JPH0837286A - 半導体基板および半導体基板の製造方法 - Google Patents
半導体基板および半導体基板の製造方法Info
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- JPH0837286A JPH0837286A JP6169588A JP16958894A JPH0837286A JP H0837286 A JPH0837286 A JP H0837286A JP 6169588 A JP6169588 A JP 6169588A JP 16958894 A JP16958894 A JP 16958894A JP H0837286 A JPH0837286 A JP H0837286A
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- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
- H10P36/07—Gettering within semiconductor bodies within silicon bodies of silicon-on-insulator structures
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
- H10P90/1914—Preparing SOI wafers using bonding
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- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
Landscapes
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 ゲッタリング能力に優れ、サーマルドナーや
結晶欠陥が無い半導体基板、および、このような半導体
基板を複雑な工程の追加やドーパント不純物濃度の低下
を伴うことなく製造するための半導体基板の製造方法を
提供する。 【構成】 支持基板11として比抵抗が０．１Ω・ｃｍ以
下となるようにボロンを導入した高濃度Ｐ型基板を使用
する。また、製造工程として、支持基板11を還元性雰囲
気での熱処理を1100℃以上で30分以上行う第１熱処理工
程と、この第１熱処理工程後の支持基板11に一方の表面
に酸化膜12を形成した高濃度Ｐ型シリコン基板を支持基
板11と酸化膜12とが接するように接着する接着工程と、
この接着工程後の支持基板11、酸化膜12およびシリコン
基板の熱処理を 950℃以上で10分以上行う第２熱処理工
程と、この第２熱処理工程後のシリコン基板を薄膜化す
る薄膜化工程とを備える。
結晶欠陥が無い半導体基板、および、このような半導体
基板を複雑な工程の追加やドーパント不純物濃度の低下
を伴うことなく製造するための半導体基板の製造方法を
提供する。 【構成】 支持基板11として比抵抗が０．１Ω・ｃｍ以
下となるようにボロンを導入した高濃度Ｐ型基板を使用
する。また、製造工程として、支持基板11を還元性雰囲
気での熱処理を1100℃以上で30分以上行う第１熱処理工
程と、この第１熱処理工程後の支持基板11に一方の表面
に酸化膜12を形成した高濃度Ｐ型シリコン基板を支持基
板11と酸化膜12とが接するように接着する接着工程と、
この接着工程後の支持基板11、酸化膜12およびシリコン
基板の熱処理を 950℃以上で10分以上行う第２熱処理工
程と、この第２熱処理工程後のシリコン基板を薄膜化す
る薄膜化工程とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板および半導
体基板の製造方法に関するものであり、より詳細には、
ＳＯＩ(Silicon On Insulator)基板およびＳＯＩ基板の
製造方法に関するものである。
体基板の製造方法に関するものであり、より詳細には、
ＳＯＩ(Silicon On Insulator)基板およびＳＯＩ基板の
製造方法に関するものである。
【０００２】
【従来の技術】従来より、シリコン基板上に絶縁膜を介
して単結晶シリコン薄膜を形成した半導体基板が知られ
ており、ＳＯＩ基板と称されている。このＳＯＩ基板
は、以下のような長所を有している。
して単結晶シリコン薄膜を形成した半導体基板が知られ
ており、ＳＯＩ基板と称されている。このＳＯＩ基板
は、以下のような長所を有している。
【０００３】通常のシリコン基板（ＳＯＩでないもの）
を使用した場合には、半導体デバイスの微細化・高集積
化に伴い、ＭＯＳトランジスタの短チャネル効果が生じ
易くなる。この短チャネル効果の発生を防止する１つの
方法として、基板表面の素子形成領域のドーパント不純
物の濃度を上げる必要がある。しかし、通常のシリコン
基板にイオン注入でドーパント不純物を導入する技術で
は、ゲート長が０．１μｍ以下となるような微細デバイ
スを形成する場合に、ドーパント不純物の濃度の制御が
十分に行なえず、ＭＯＳトランジスタのしきい値電圧の
制御が困難となる。これに対して、ＳＯＩ基板では、Ｍ
ＯＳトランジスタのチャンネル部分の完全空乏化が実現
できるため、短チャネル効果の防止を図りやすい。
を使用した場合には、半導体デバイスの微細化・高集積
化に伴い、ＭＯＳトランジスタの短チャネル効果が生じ
易くなる。この短チャネル効果の発生を防止する１つの
方法として、基板表面の素子形成領域のドーパント不純
物の濃度を上げる必要がある。しかし、通常のシリコン
基板にイオン注入でドーパント不純物を導入する技術で
は、ゲート長が０．１μｍ以下となるような微細デバイ
スを形成する場合に、ドーパント不純物の濃度の制御が
十分に行なえず、ＭＯＳトランジスタのしきい値電圧の
制御が困難となる。これに対して、ＳＯＩ基板では、Ｍ
ＯＳトランジスタのチャンネル部分の完全空乏化が実現
できるため、短チャネル効果の防止を図りやすい。
【０００４】また、ＳＯＩ基板を使用した場合には、ソ
ース・ドレイン拡散層に付随する寄生容量を低減させる
ことができるので、ＭＯＳトランジスタの高速化を図る
ことができる。
ース・ドレイン拡散層に付随する寄生容量を低減させる
ことができるので、ＭＯＳトランジスタの高速化を図る
ことができる。
【０００５】さらに、ＳＯＩ基板の使用により、デバイ
ス構造やデバイス製造プロセスの簡略化を図ることがで
きる可能性もあり、この点でもＳＯＩ基板を用いた半導
体技術が注目されている。
ス構造やデバイス製造プロセスの簡略化を図ることがで
きる可能性もあり、この点でもＳＯＩ基板を用いた半導
体技術が注目されている。
【０００６】このようなＳＯＩ基板を製造する方法とし
ては、２枚の単結晶シリコン基板を張り合わせる方法が
ある。これは、一方の単結晶シリコン基板の一方の表面
に絶縁膜（例えばシリコン酸化膜）を形成し、この絶縁
膜に他方の単結晶シリコン基板を接着し、さらに、いず
れか一方の単結晶シリコン基板を裏面（接着面でない
面）から研磨して薄膜化した後、研磨面をドライエッチ
ングで平坦化するものである。
ては、２枚の単結晶シリコン基板を張り合わせる方法が
ある。これは、一方の単結晶シリコン基板の一方の表面
に絶縁膜（例えばシリコン酸化膜）を形成し、この絶縁
膜に他方の単結晶シリコン基板を接着し、さらに、いず
れか一方の単結晶シリコン基板を裏面（接着面でない
面）から研磨して薄膜化した後、研磨面をドライエッチ
ングで平坦化するものである。
【０００７】また、ＳＯＩ基板を製造する他の方法とし
ては、単結晶シリコン基板上に絶縁膜を形成した後、こ
の絶縁膜上に非結晶シリコン層を形成し、この非結晶シ
リコン層をレーザ等により溶融再結晶することによって
単結晶シリコン層を形成する方法がある。
ては、単結晶シリコン基板上に絶縁膜を形成した後、こ
の絶縁膜上に非結晶シリコン層を形成し、この非結晶シ
リコン層をレーザ等により溶融再結晶することによって
単結晶シリコン層を形成する方法がある。
【０００８】さらに、ＳＯＩ基板を製造する第３の方法
として、単結晶シリコン基板に高濃度の酸素イオン注入
を行った後に熱処理を行うことによって埋め込み酸化膜
を形成し、これにより、絶縁層と単結晶シリコン層とを
得る方法（ＳＩＭＯＸ法）もある。
として、単結晶シリコン基板に高濃度の酸素イオン注入
を行った後に熱処理を行うことによって埋め込み酸化膜
を形成し、これにより、絶縁層と単結晶シリコン層とを
得る方法（ＳＩＭＯＸ法）もある。
【０００９】
【発明が解決しようとする課題】従来のＳＯＩ基板に
は、以下のような欠点があった。 (1) 上述したようなＳＯＩ基板を用いた場合、デバイス
製造プロセス中の、汚染不純物をゲッタリングするため
の工程を追加することが望ましい。このため、単結晶シ
リコン基板の内部に酸素析出物を形成し、この酸素析出
物に金属汚染物を捕獲させることにより素子形成領域の
金属汚染物を低減する方法（ＩＧ法）や、基板の裏面に
ポリシリコン層を形成し、このポリシリコンに金属汚染
物を捕獲させることにより金属汚染物を低減する方法
（ＢＳＰ；Backside Poly sealing 法）等が、すでに提
案されている。
は、以下のような欠点があった。 (1) 上述したようなＳＯＩ基板を用いた場合、デバイス
製造プロセス中の、汚染不純物をゲッタリングするため
の工程を追加することが望ましい。このため、単結晶シ
リコン基板の内部に酸素析出物を形成し、この酸素析出
物に金属汚染物を捕獲させることにより素子形成領域の
金属汚染物を低減する方法（ＩＧ法）や、基板の裏面に
ポリシリコン層を形成し、このポリシリコンに金属汚染
物を捕獲させることにより金属汚染物を低減する方法
（ＢＳＰ；Backside Poly sealing 法）等が、すでに提
案されている。
【００１０】しかしながら、このようなゲッタリング工
程が追加されることにより工程数が増加し、製造コスト
上昇の原因になるという欠点があった。
程が追加されることにより工程数が増加し、製造コスト
上昇の原因になるという欠点があった。
【００１１】また、ＩＧ法やＢＳＰ法は、基板内部の酸
素で誘起される結晶欠陥の密度（ＢＭＤ密度）や基板裏
面のポリシリコン膜の膜厚および結晶特性等にゲッタリ
ング能力が依存するため、安定したゲッタリング能力が
得られない場合があるという欠点もあった。 (2) また、２枚の単結晶シリコン基板を張り合わせる製
造方法では、かかる２枚の単結晶シリコン基板を接着す
るために熱処理が行われる。しかし、この熱処理工程に
おいては、酸素析出物等の結晶欠陥が基板表面に形成さ
れてしまう場合があり、デバイス不良が発生する原因と
なっていた。さらに、このような２枚の単結晶シリコン
基板を張り合わせる製造方法では、単結晶シリコンの薄
膜層内の酸素濃度が高い場合に、２枚の単結晶シリコン
基板を接着する工程でこの酸素からサーマルドナーが生
成されてしまい、比抵抗の変動あるいは結晶欠陥の発生
によるデバイス不良の発生原因となっていた。
素で誘起される結晶欠陥の密度（ＢＭＤ密度）や基板裏
面のポリシリコン膜の膜厚および結晶特性等にゲッタリ
ング能力が依存するため、安定したゲッタリング能力が
得られない場合があるという欠点もあった。 (2) また、２枚の単結晶シリコン基板を張り合わせる製
造方法では、かかる２枚の単結晶シリコン基板を接着す
るために熱処理が行われる。しかし、この熱処理工程に
おいては、酸素析出物等の結晶欠陥が基板表面に形成さ
れてしまう場合があり、デバイス不良が発生する原因と
なっていた。さらに、このような２枚の単結晶シリコン
基板を張り合わせる製造方法では、単結晶シリコンの薄
膜層内の酸素濃度が高い場合に、２枚の単結晶シリコン
基板を接着する工程でこの酸素からサーマルドナーが生
成されてしまい、比抵抗の変動あるいは結晶欠陥の発生
によるデバイス不良の発生原因となっていた。
【００１２】このような欠点を無くす方法としては、デ
バイスを形成する方の単結晶シリコン基板に対して、接
着工程の前に予め非酸化性熱処理を施す方法が考えられ
る。しかし、このような非酸化性熱処理を施すと、結晶
欠陥をほぼ完全に無くすことができるものの、非酸化性
熱処理によってドーパント不純物も外方拡散されてしま
うので、単結晶シリコン薄膜層内のドーパント不純物濃
度が低下してしまうという新たな欠点を招く。 (3) 一方、レーザ等による溶融再結晶で単結晶シリコン
層を形成する方法や、ＳＩＭＯＸ法も、単結晶シリコン
薄膜層中の欠陥を無くすことが困難であり、実用化の妨
げとなっている。
バイスを形成する方の単結晶シリコン基板に対して、接
着工程の前に予め非酸化性熱処理を施す方法が考えられ
る。しかし、このような非酸化性熱処理を施すと、結晶
欠陥をほぼ完全に無くすことができるものの、非酸化性
熱処理によってドーパント不純物も外方拡散されてしま
うので、単結晶シリコン薄膜層内のドーパント不純物濃
度が低下してしまうという新たな欠点を招く。 (3) 一方、レーザ等による溶融再結晶で単結晶シリコン
層を形成する方法や、ＳＩＭＯＸ法も、単結晶シリコン
薄膜層中の欠陥を無くすことが困難であり、実用化の妨
げとなっている。
【００１３】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、高品質の半導体基板、すなわ
ちゲッタリング能力に優れ、サーマルドナーや結晶欠陥
が無い半導体基板、および、このような半導体基板を複
雑な工程の追加やドーパント不純物濃度の低下を伴うこ
となく製造するための半導体基板の製造方法を提供する
ことを目的とする。
みてなされたものであり、高品質の半導体基板、すなわ
ちゲッタリング能力に優れ、サーマルドナーや結晶欠陥
が無い半導体基板、および、このような半導体基板を複
雑な工程の追加やドーパント不純物濃度の低下を伴うこ
となく製造するための半導体基板の製造方法を提供する
ことを目的とする。
【００１４】
(1) 第１の発明に係わる半導体基板は、単結晶シリコン
からなる支持基板と、この支持基板上に形成された酸化
膜と、この酸化膜上に形成されたＰ型、Ｎ型またはＩ型
の単結晶シリコンからなる薄膜とを有する半導体基板に
おいて、前記支持基板は、比抵抗が０．１Ω・ｃｍ以下
となるようにボロンを導入した高濃度Ｐ型基板であるこ
とを特徴とする。 (2) また、第１の発明に係わる半導体基板においては、
前記薄膜の酸素濃度を５×１０17ｃｍ-3以下とすること
が望ましい。 (3) 第２の発明に係わる半導体基板の製造方法は、ボロ
ンを導入した高濃度Ｐ型単結晶シリコンからなる支持基
板と、この支持基板上に形成された酸化膜と、この酸化
膜上に形成されたＰ型、Ｎ型またはＩ型の単結晶シリコ
ンからなる薄膜とを有する半導体基板の製造方法におい
て、前記支持基板に対して還元性雰囲気での熱処理を１
１００℃以上で３０分以上行う第１熱処理工程と、この
第１熱処理工程後の前記支持基板と、前記薄膜を形成す
るための高濃度Ｐ型シリコン基板とを、いずれかの基板
の表面に形成された前記酸化膜を介して接するように接
着する接着工程と、この接着工程後の前記支持基板、前
記酸化膜および前記シリコン基板の熱処理を９５０℃以
上で１０分以上行う第２熱処理工程と、この第２熱処理
工程後の前記シリコン基板を薄膜化する薄膜化工程と、
を備えたことを特徴とする。 (4) また、第２の発明に係わる半導体基板においては薄
膜層と支持基板の間の酸化膜層を１０μｍ以上５μｍ以
下とすることが望ましい。
からなる支持基板と、この支持基板上に形成された酸化
膜と、この酸化膜上に形成されたＰ型、Ｎ型またはＩ型
の単結晶シリコンからなる薄膜とを有する半導体基板に
おいて、前記支持基板は、比抵抗が０．１Ω・ｃｍ以下
となるようにボロンを導入した高濃度Ｐ型基板であるこ
とを特徴とする。 (2) また、第１の発明に係わる半導体基板においては、
前記薄膜の酸素濃度を５×１０17ｃｍ-3以下とすること
が望ましい。 (3) 第２の発明に係わる半導体基板の製造方法は、ボロ
ンを導入した高濃度Ｐ型単結晶シリコンからなる支持基
板と、この支持基板上に形成された酸化膜と、この酸化
膜上に形成されたＰ型、Ｎ型またはＩ型の単結晶シリコ
ンからなる薄膜とを有する半導体基板の製造方法におい
て、前記支持基板に対して還元性雰囲気での熱処理を１
１００℃以上で３０分以上行う第１熱処理工程と、この
第１熱処理工程後の前記支持基板と、前記薄膜を形成す
るための高濃度Ｐ型シリコン基板とを、いずれかの基板
の表面に形成された前記酸化膜を介して接するように接
着する接着工程と、この接着工程後の前記支持基板、前
記酸化膜および前記シリコン基板の熱処理を９５０℃以
上で１０分以上行う第２熱処理工程と、この第２熱処理
工程後の前記シリコン基板を薄膜化する薄膜化工程と、
を備えたことを特徴とする。 (4) また、第２の発明に係わる半導体基板においては薄
膜層と支持基板の間の酸化膜層を１０μｍ以上５μｍ以
下とすることが望ましい。
【００１５】
(1) 第１の発明に係わる半導体基板によれば、支持基板
に比抵抗が０．１Ω・ｃｍ以下となるようにボロンを導
入したことにより、安定したゲッタリング能力を得るこ
とができる。 (2) また、第１の発明に係わる半導体基板に半導体基板
において、薄膜の酸素濃度を５×１０17ｃｍ-3以下（旧
ＡＳＴＭ）とすることにより、サーマルドナーの発生を
防止することができる。 (3) 第２の発明に係わる半導体基板によれば、還元性雰
囲気での熱処理を１１００℃以上で３０分以上行う第１
熱処理工程を備えているので、結晶欠陥をほぼ完全に無
くすことができる。ここで、この第１熱処理工程でドー
パント不純物も外方拡散されてしまうが、ボロンを導入
した高濃度Ｐ型単結晶シリコンからなる支持基板を使用
すること及び接着工程後の支持基板、酸化膜およびシリ
コン基板の熱処理を９５０℃以上で１０分以上行う第２
熱処理工程を備えていることにより、この支持基板内の
ボロンを単結晶シリコン薄膜層内に拡散させることがで
きるので、この単結晶シリコン薄膜層内のドーパント不
純物濃度の低下を防止することができる。 (4) また、第２の発明に係わる半導体基板においては薄
膜層と支持基板の間の酸化膜層を１０μｍ以上とするこ
とで十分な電気的絶縁性を確保し、また５μｍ以下とす
ることで基板のそりを実用上十分な範囲にすることがで
きる。
に比抵抗が０．１Ω・ｃｍ以下となるようにボロンを導
入したことにより、安定したゲッタリング能力を得るこ
とができる。 (2) また、第１の発明に係わる半導体基板に半導体基板
において、薄膜の酸素濃度を５×１０17ｃｍ-3以下（旧
ＡＳＴＭ）とすることにより、サーマルドナーの発生を
防止することができる。 (3) 第２の発明に係わる半導体基板によれば、還元性雰
囲気での熱処理を１１００℃以上で３０分以上行う第１
熱処理工程を備えているので、結晶欠陥をほぼ完全に無
くすことができる。ここで、この第１熱処理工程でドー
パント不純物も外方拡散されてしまうが、ボロンを導入
した高濃度Ｐ型単結晶シリコンからなる支持基板を使用
すること及び接着工程後の支持基板、酸化膜およびシリ
コン基板の熱処理を９５０℃以上で１０分以上行う第２
熱処理工程を備えていることにより、この支持基板内の
ボロンを単結晶シリコン薄膜層内に拡散させることがで
きるので、この単結晶シリコン薄膜層内のドーパント不
純物濃度の低下を防止することができる。 (4) また、第２の発明に係わる半導体基板においては薄
膜層と支持基板の間の酸化膜層を１０μｍ以上とするこ
とで十分な電気的絶縁性を確保し、また５μｍ以下とす
ることで基板のそりを実用上十分な範囲にすることがで
きる。
【００１６】
【実施例】以下、本発明の一実施例について、図面を用
いて説明する。
いて説明する。
【００１７】まず、本発明に係わる半導体基板および従
来の半導体基板を作製した。これらの基板の層構造は、
いずれも、図１に示すように、単結晶シリコンからなる
支持基板１１と、この支持基板１１上に形成された酸化
膜１２と、この酸化膜１２上に形成された単結晶シリコ
ン薄膜１３とを有する構造とした。
来の半導体基板を作製した。これらの基板の層構造は、
いずれも、図１に示すように、単結晶シリコンからなる
支持基板１１と、この支持基板１１上に形成された酸化
膜１２と、この酸化膜１２上に形成された単結晶シリコ
ン薄膜１３とを有する構造とした。
【００１８】実施例１として、第１の発明（請求項１）
に係わる半導体基板を作製した。この半導体基板におい
ては、支持基板１１としては比抵抗ρsub ＝０．０５Ω
・ｃｍのボロンドープのＰ＋型単結晶シリコン基板を用
い、酸化膜１２としては膜厚１μｍの熱酸化膜ＳｉＯ2
を用い、また、単結晶シリコン薄膜１３としては膜厚
０．１μｍ、比抵抗ρ＝１０Ω・ｃｍ、酸素濃度［Ｏ
ｉ］＝１３．５×１０17ｃｍ-3のボロンドープのＰ型単
結晶シリコンを用いた。
に係わる半導体基板を作製した。この半導体基板におい
ては、支持基板１１としては比抵抗ρsub ＝０．０５Ω
・ｃｍのボロンドープのＰ＋型単結晶シリコン基板を用
い、酸化膜１２としては膜厚１μｍの熱酸化膜ＳｉＯ2
を用い、また、単結晶シリコン薄膜１３としては膜厚
０．１μｍ、比抵抗ρ＝１０Ω・ｃｍ、酸素濃度［Ｏ
ｉ］＝１３．５×１０17ｃｍ-3のボロンドープのＰ型単
結晶シリコンを用いた。
【００１９】実施例１の半導体基板は、以下のようにし
て作製した。まず、支持基板１１に熱酸化を施すことに
より、酸化膜１２を形成する。単結晶シリコン薄膜１３
を形成するためのシリコン基板と支持基板１１とを接合
した後、窒素雰囲気中で１０００℃、３０分の熱処理を
行うことにより、これらの基板の接着を行う。そして、
単結晶シリコン薄膜１３を形成するためのシリコン基板
の裏面（接着面でない方の面）を研磨し、続いてドライ
エッチングにより表面を平坦化し、その後タッチミラー
加工によってさらに平坦化することにより、単結晶シリ
コン薄膜１３を形成し、実施例１の半導体基板を得る。
て作製した。まず、支持基板１１に熱酸化を施すことに
より、酸化膜１２を形成する。単結晶シリコン薄膜１３
を形成するためのシリコン基板と支持基板１１とを接合
した後、窒素雰囲気中で１０００℃、３０分の熱処理を
行うことにより、これらの基板の接着を行う。そして、
単結晶シリコン薄膜１３を形成するためのシリコン基板
の裏面（接着面でない方の面）を研磨し、続いてドライ
エッチングにより表面を平坦化し、その後タッチミラー
加工によってさらに平坦化することにより、単結晶シリ
コン薄膜１３を形成し、実施例１の半導体基板を得る。
【００２０】なお、２種類の単結晶シリコン基板の結晶
育成法としては、いずれもＣＺ(Czochralski) 法を用い
た。
育成法としては、いずれもＣＺ(Czochralski) 法を用い
た。
【００２１】また、実施例２として、第１の発明（請求
項１および請求項２）に係わる半導体基板を作製した。
この半導体基板においては、支持基板１１としては比抵
抗ρsub ＝０．０５Ω・ｃｍのボロンドープのＰ＋型単
結晶シリコン基板を用い、酸化膜１２としては膜厚１μ
ｍの熱酸化膜ＳｉＯ2 を用い、また、単結晶シリコン薄
膜１３としては膜厚０．１μｍ、比抵抗ρ＝１０Ω・ｃ
ｍ、酸素濃度［Ｏｉ］＝３×１０17ｃｍ-3のボロンドー
プのＰ型単結晶シリコンを用いた。ここで、半導体基板
の製造方法は、上述の実施例１と同様とした。また、２
種類の単結晶シリコン基板の結晶育成法としては、ＣＺ
法あるいはＭＣＺ法を用いた。
項１および請求項２）に係わる半導体基板を作製した。
この半導体基板においては、支持基板１１としては比抵
抗ρsub ＝０．０５Ω・ｃｍのボロンドープのＰ＋型単
結晶シリコン基板を用い、酸化膜１２としては膜厚１μ
ｍの熱酸化膜ＳｉＯ2 を用い、また、単結晶シリコン薄
膜１３としては膜厚０．１μｍ、比抵抗ρ＝１０Ω・ｃ
ｍ、酸素濃度［Ｏｉ］＝３×１０17ｃｍ-3のボロンドー
プのＰ型単結晶シリコンを用いた。ここで、半導体基板
の製造方法は、上述の実施例１と同様とした。また、２
種類の単結晶シリコン基板の結晶育成法としては、ＣＺ
法あるいはＭＣＺ法を用いた。
【００２２】実施例３として、第２の発明（請求項３及
び４）に係わる半導体基板を作製した。この半導体基板
においては、支持基板１１としては比抵抗ρsub ＝０．
０５Ω・ｃｍのボロンドープのＰ＋型単結晶シリコン基
板を用い、酸化膜１２としては膜厚５０ｎｍの熱酸化膜
ＳｉＯ2 を用い、また、単結晶シリコン薄膜１３として
は膜厚０．１μｍ、比抵抗ρ＝１０Ω・ｃｍ、酸素濃度
［Ｏｉ］＝１３．５×１０17ｃｍ-3のボロンドープのＰ
型単結晶シリコンを用いた。なお、酸化膜１２の膜厚を
実施例１，２の場合よりも薄くしたのは、酸化膜厚が薄
い場合であって請求項４で規定した範囲であれば実用上
十分な電気的絶縁性が得られる事を確認するためであ
る。
び４）に係わる半導体基板を作製した。この半導体基板
においては、支持基板１１としては比抵抗ρsub ＝０．
０５Ω・ｃｍのボロンドープのＰ＋型単結晶シリコン基
板を用い、酸化膜１２としては膜厚５０ｎｍの熱酸化膜
ＳｉＯ2 を用い、また、単結晶シリコン薄膜１３として
は膜厚０．１μｍ、比抵抗ρ＝１０Ω・ｃｍ、酸素濃度
［Ｏｉ］＝１３．５×１０17ｃｍ-3のボロンドープのＰ
型単結晶シリコンを用いた。なお、酸化膜１２の膜厚を
実施例１，２の場合よりも薄くしたのは、酸化膜厚が薄
い場合であって請求項４で規定した範囲であれば実用上
十分な電気的絶縁性が得られる事を確認するためであ
る。
【００２３】実施例３の半導体基板は、以下のようにし
て作製した。まず、支持基板１１に熱酸化を施すことに
より、酸化膜１２を形成する。次に、単結晶シリコン薄
膜１３を形成するためのシリコン基板に対して、水素Ｈ
2 雰囲気中で、１２００℃、６０分の熱処理（結晶欠陥
を無くすための非酸化性熱処理）を行う。続いて、単結
晶シリコン薄膜１３を形成するためのシリコン基板と支
持基板１１とを接合した後、窒素雰囲気中で１０００
℃、３０分の熱処理を行うことにより、これらの基板の
接着を行う。最後に、単結晶シリコン薄膜１３を形成す
るためのシリコン基板の裏面（接着面でない方の面）を
研磨し、続いてドライエッチングにより表面を平坦化
し、その後タッチミラー加工によってさらに平坦化する
ことにより、単結晶シリコン薄膜１３を形成し、実施例
１の半導体基板を得る。
て作製した。まず、支持基板１１に熱酸化を施すことに
より、酸化膜１２を形成する。次に、単結晶シリコン薄
膜１３を形成するためのシリコン基板に対して、水素Ｈ
2 雰囲気中で、１２００℃、６０分の熱処理（結晶欠陥
を無くすための非酸化性熱処理）を行う。続いて、単結
晶シリコン薄膜１３を形成するためのシリコン基板と支
持基板１１とを接合した後、窒素雰囲気中で１０００
℃、３０分の熱処理を行うことにより、これらの基板の
接着を行う。最後に、単結晶シリコン薄膜１３を形成す
るためのシリコン基板の裏面（接着面でない方の面）を
研磨し、続いてドライエッチングにより表面を平坦化
し、その後タッチミラー加工によってさらに平坦化する
ことにより、単結晶シリコン薄膜１３を形成し、実施例
１の半導体基板を得る。
【００２４】なお、２種類の単結晶シリコン基板の結晶
育成法としては、いずれもＣＺ法を用いた。
育成法としては、いずれもＣＺ法を用いた。
【００２５】従来例１として、支持基板１１としては比
抵抗ρsub ＝１０Ω・ｃｍのボロンドープのＰ型単結晶
シリコン基板を用い、酸化膜１２としては膜厚１μｍの
熱酸化膜ＳｉＯ2 を用い、また、単結晶シリコン薄膜１
３としては膜厚０．１μｍ、比抵抗ρ＝１０Ω・ｃｍ、
酸素濃度［Ｏｉ］＝１３．５×１０17ｃｍ-3のボロンド
ープのＰ型単結晶シリコンを用いた半導体基板を作製し
た。ここで、半導体基板の製造方法は、上述の実施例１
の場合と同様とした。また、２種類の単結晶シリコン基
板の結晶育成法としては、いずれもＣＺ法を用いた。
抵抗ρsub ＝１０Ω・ｃｍのボロンドープのＰ型単結晶
シリコン基板を用い、酸化膜１２としては膜厚１μｍの
熱酸化膜ＳｉＯ2 を用い、また、単結晶シリコン薄膜１
３としては膜厚０．１μｍ、比抵抗ρ＝１０Ω・ｃｍ、
酸素濃度［Ｏｉ］＝１３．５×１０17ｃｍ-3のボロンド
ープのＰ型単結晶シリコンを用いた半導体基板を作製し
た。ここで、半導体基板の製造方法は、上述の実施例１
の場合と同様とした。また、２種類の単結晶シリコン基
板の結晶育成法としては、いずれもＣＺ法を用いた。
【００２６】従来例２として、支持基板１１としては比
抵抗ρsub ＝１０Ω・ｃｍのボロンドープのＰ型単結晶
シリコン基板を用い、酸化膜１２としては膜厚５０ｎｍ
の熱酸化膜ＳｉＯ2 を用い、また、単結晶シリコン薄膜
１３としては膜厚０．１μｍ、比抵抗ρ＝１０Ω・ｃ
ｍ、酸素濃度［Ｏｉ］＝１３．５×１０17ｃｍ-3のボロ
ンドープのＰ型単結晶シリコンを用いた半導体基板を作
製した。ここで、２種類の単結晶シリコン基板の結晶育
成法としては、いずれもＣＺ法を用いた。
抵抗ρsub ＝１０Ω・ｃｍのボロンドープのＰ型単結晶
シリコン基板を用い、酸化膜１２としては膜厚５０ｎｍ
の熱酸化膜ＳｉＯ2 を用い、また、単結晶シリコン薄膜
１３としては膜厚０．１μｍ、比抵抗ρ＝１０Ω・ｃ
ｍ、酸素濃度［Ｏｉ］＝１３．５×１０17ｃｍ-3のボロ
ンドープのＰ型単結晶シリコンを用いた半導体基板を作
製した。ここで、２種類の単結晶シリコン基板の結晶育
成法としては、いずれもＣＺ法を用いた。
【００２７】従来例２の半導体基板は、以下のようにし
て作製した。まず、支持基板１１に熱酸化を施すことに
より、酸化膜１２を形成する。次に、単結晶シリコン薄
膜１３を形成するためのシリコン基板に対して、水素雰
囲気中で、１２００℃、６０分の熱処理（結晶欠陥を無
くすための非酸化性熱処理）を行う。続いて、単結晶シ
リコン薄膜１３を形成するためのシリコン基板と支持基
板１１とを接合した後、窒素雰囲気中で１０００℃、３
０分の熱処理を行うことにより、これらの基板の接着を
行う。最後に、単結晶シリコン薄膜１３を形成するため
のシリコン基板の裏面（接着面でない方の面）を研磨
し、続いてドライエッチングにより表面を平坦化し、そ
の後タッチミラー加工によってさらに平坦化することに
より、単結晶シリコン薄膜１３を形成し、従来例２の半
導体基板を得る。
て作製した。まず、支持基板１１に熱酸化を施すことに
より、酸化膜１２を形成する。次に、単結晶シリコン薄
膜１３を形成するためのシリコン基板に対して、水素雰
囲気中で、１２００℃、６０分の熱処理（結晶欠陥を無
くすための非酸化性熱処理）を行う。続いて、単結晶シ
リコン薄膜１３を形成するためのシリコン基板と支持基
板１１とを接合した後、窒素雰囲気中で１０００℃、３
０分の熱処理を行うことにより、これらの基板の接着を
行う。最後に、単結晶シリコン薄膜１３を形成するため
のシリコン基板の裏面（接着面でない方の面）を研磨
し、続いてドライエッチングにより表面を平坦化し、そ
の後タッチミラー加工によってさらに平坦化することに
より、単結晶シリコン薄膜１３を形成し、従来例２の半
導体基板を得る。
【００２８】次に、実施例１〜３および従来例１，２の
評価結果について説明する。
評価結果について説明する。
【００２９】まず、実施例１，２（第１の発明）と従来
例１との比較結果について説明する。なお、上述のよう
に、実施例１は、高濃度のボロンをドープして支持基板
１１の比抵抗ρsub を小さくした（ρsub ＝０．０５Ω
・ｃｍ）点で、従来例１と異なる。また、実施例２は、
比抵抗ρsub を小さくした点と、薄膜１３の酸素濃度を
小さくした（［Ｏｉ］＝３×１０17ｃｍ-3）点で、従来
例１と異なる。
例１との比較結果について説明する。なお、上述のよう
に、実施例１は、高濃度のボロンをドープして支持基板
１１の比抵抗ρsub を小さくした（ρsub ＝０．０５Ω
・ｃｍ）点で、従来例１と異なる。また、実施例２は、
比抵抗ρsub を小さくした点と、薄膜１３の酸素濃度を
小さくした（［Ｏｉ］＝３×１０17ｃｍ-3）点で、従来
例１と異なる。
【００３０】実施例１，２および従来例１の半導体基板
をそれぞれ用いて６４ＭＤＲＡＭ(Dynamic Random Acce
ss Memory)を作製し、これらの６４ＭＤＲＡＭのＤ／Ｓ
試験を行った。その結果、実施例１の歩留まりは、従来
例１の歩留まりよりも５パーセント高かった。本発明者
の検討によれば、ボロンドープの高濃度Ｐ型単結晶シリ
コン支持基板１１の比抵抗（ボロンのドープ量に依存す
る）と不良品の発生率（歩留まりの逆数）との関係は、
図２のようになった。
をそれぞれ用いて６４ＭＤＲＡＭ(Dynamic Random Acce
ss Memory)を作製し、これらの６４ＭＤＲＡＭのＤ／Ｓ
試験を行った。その結果、実施例１の歩留まりは、従来
例１の歩留まりよりも５パーセント高かった。本発明者
の検討によれば、ボロンドープの高濃度Ｐ型単結晶シリ
コン支持基板１１の比抵抗（ボロンのドープ量に依存す
る）と不良品の発生率（歩留まりの逆数）との関係は、
図２のようになった。
【００３１】また、実施例１，２および従来例１の不良
カテゴリーおよび基板表面の結晶欠陥評価を行った結
果、従来例１の基板表面の一部にはＯＳＦ(Oxidation i
nducedStacking Fault)等の結晶欠陥の発生が見られ、
ＰＮ接合リーク不良の発生も確認された。一方、実施例
１，２では、基板表面の結晶欠陥の発生は見られず、Ｐ
Ｎ接合リーク不良の発生も確認されなかった。これは、
実施例１，２では、高濃度のボロンを含む支持基板を用
いたため、ボロンによるゲッタリング効果によってデバ
イス製造プロセス中の汚染が基板表面から除去され、プ
ロセス汚染に起因する結晶欠陥の発生が防止できたため
である。
カテゴリーおよび基板表面の結晶欠陥評価を行った結
果、従来例１の基板表面の一部にはＯＳＦ(Oxidation i
nducedStacking Fault)等の結晶欠陥の発生が見られ、
ＰＮ接合リーク不良の発生も確認された。一方、実施例
１，２では、基板表面の結晶欠陥の発生は見られず、Ｐ
Ｎ接合リーク不良の発生も確認されなかった。これは、
実施例１，２では、高濃度のボロンを含む支持基板を用
いたため、ボロンによるゲッタリング効果によってデバ
イス製造プロセス中の汚染が基板表面から除去され、プ
ロセス汚染に起因する結晶欠陥の発生が防止できたため
である。
【００３２】また、実施例１では実施例２よりわずかに
Ｄ／Ｓ歩留りの低下が見られた。これは実施例１ではシ
リコン薄膜中の固溶酸素の影響でサーマルドナーが発生
し、しきい値分布をわずかに変動させたためである。ま
た、サーマルドナー起因と思われる結晶欠陥も見られ、
これも歩留り低下の原因となった。
Ｄ／Ｓ歩留りの低下が見られた。これは実施例１ではシ
リコン薄膜中の固溶酸素の影響でサーマルドナーが発生
し、しきい値分布をわずかに変動させたためである。ま
た、サーマルドナー起因と思われる結晶欠陥も見られ、
これも歩留り低下の原因となった。
【００３３】さらに、実施例１，２および従来例１の各
半導体基板について、１０12atoms/cm2 のＦｅを用いて
強制的に汚染し、デバイス相当の熱処理を行った後で、
基板表面より深さ方向のＦｅ分布評価を行った。この結
果、従来例１では、支持基板１１と酸化膜１２と界面お
よび酸化膜１２と薄膜１３と界面にＦｅの偏析が見ら
れ、また、支持基板１１内や薄膜１３内でもＦｅが検出
された。また、基板表面の一部にはＯＳＦが発生してい
た。一方、実施例１，２では、Ｆｅは支持基板１１中に
は多量に検出されたが薄膜１３中では検出限界以下であ
った。また、基板表面のＯＳＦも検出されなかった。こ
れは、実施例１，２では、支持基板１１中の高濃度ボロ
ンによってＦｅがゲッタリングされ、これにより薄膜１
３中の結晶欠陥の発生が防止されたことを示している。
半導体基板について、１０12atoms/cm2 のＦｅを用いて
強制的に汚染し、デバイス相当の熱処理を行った後で、
基板表面より深さ方向のＦｅ分布評価を行った。この結
果、従来例１では、支持基板１１と酸化膜１２と界面お
よび酸化膜１２と薄膜１３と界面にＦｅの偏析が見ら
れ、また、支持基板１１内や薄膜１３内でもＦｅが検出
された。また、基板表面の一部にはＯＳＦが発生してい
た。一方、実施例１，２では、Ｆｅは支持基板１１中に
は多量に検出されたが薄膜１３中では検出限界以下であ
った。また、基板表面のＯＳＦも検出されなかった。こ
れは、実施例１，２では、支持基板１１中の高濃度ボロ
ンによってＦｅがゲッタリングされ、これにより薄膜１
３中の結晶欠陥の発生が防止されたことを示している。
【００３４】続いて、実施例３（第２の発明）と従来例
２との比較結果について説明する。上述のように、実施
例３は、高濃度のボロンをドープして支持基板１１の比
抵抗ρsub を小さくし（ρsub ＝０．０５Ω・ｃｍ）た
点で、従来例２と異なる。なお、実施例３は、熱処理工
程の条件等が上述の実施例１，２と異なっている。
２との比較結果について説明する。上述のように、実施
例３は、高濃度のボロンをドープして支持基板１１の比
抵抗ρsub を小さくし（ρsub ＝０．０５Ω・ｃｍ）た
点で、従来例２と異なる。なお、実施例３は、熱処理工
程の条件等が上述の実施例１，２と異なっている。
【００３５】続いて、実施例３および従来例２の半導体
基板をそれぞれ用いて６４ＭのＤＲＡＭを作製し、これ
らのＤＲＡＭのＤ／Ｓ試験を行った。その結果、実施例
３の歩留まりは、従来例１の歩留まりよりも１０パーセ
ント以上高かった。
基板をそれぞれ用いて６４ＭのＤＲＡＭを作製し、これ
らのＤＲＡＭのＤ／Ｓ試験を行った。その結果、実施例
３の歩留まりは、従来例１の歩留まりよりも１０パーセ
ント以上高かった。
【００３６】また、不良カテゴリーを調べたところ、図
３に示すように、従来例２では、しきい値電圧ＶTHが設
計値よりも大きく変化し、分布の幅も大きくなったのに
対し、実施例３では、しきい値電圧ＶTHが設計値とほぼ
一致し、分布の幅も小さかった。
３に示すように、従来例２では、しきい値電圧ＶTHが設
計値よりも大きく変化し、分布の幅も大きくなったのに
対し、実施例３では、しきい値電圧ＶTHが設計値とほぼ
一致し、分布の幅も小さかった。
【００３７】この原因を調べるために、実施例３および
従来例２の薄膜１３の比抵抗を測定した。その結果、実
施例３の薄膜１３の比抵抗は、この薄膜１３を形成する
前のシリコン基板の比抵抗とほぼ同じ値であった。一
方、従来例２の薄膜１３の比抵抗は、この薄膜１３を形
成する前のシリコン基板の比抵抗の３倍以上高くなって
おり、また、比抵抗値の分布の幅も大きくなっていた。
すなわち、従来例２では、高温非酸化性熱処理によりド
ーパント不純物の外方拡散が生じて比抵抗が増加し、こ
のために、しきい値電圧ＶTHが増加したのである。これ
に対し、実施例３では、ドーパント不純物の外方拡散は
生じるものの、その後の接着工程での熱処理で支持基板
１１から薄膜１３にドーパント不純物が供給されるの
で、比抵抗は増加せず、したがって、しきい値電圧ＶTH
も変化しない。ここで、実施例３の半導体基板において
支持基板１１から薄膜１３へのドーパント不純物の拡散
が行われるのは、支持基板１１のドーパント濃度が高
く、且つ、本発明の第２の熱処理工程が行われたからで
ある。
従来例２の薄膜１３の比抵抗を測定した。その結果、実
施例３の薄膜１３の比抵抗は、この薄膜１３を形成する
前のシリコン基板の比抵抗とほぼ同じ値であった。一
方、従来例２の薄膜１３の比抵抗は、この薄膜１３を形
成する前のシリコン基板の比抵抗の３倍以上高くなって
おり、また、比抵抗値の分布の幅も大きくなっていた。
すなわち、従来例２では、高温非酸化性熱処理によりド
ーパント不純物の外方拡散が生じて比抵抗が増加し、こ
のために、しきい値電圧ＶTHが増加したのである。これ
に対し、実施例３では、ドーパント不純物の外方拡散は
生じるものの、その後の接着工程での熱処理で支持基板
１１から薄膜１３にドーパント不純物が供給されるの
で、比抵抗は増加せず、したがって、しきい値電圧ＶTH
も変化しない。ここで、実施例３の半導体基板において
支持基板１１から薄膜１３へのドーパント不純物の拡散
が行われるのは、支持基板１１のドーパント濃度が高
く、且つ、本発明の第２の熱処理工程が行われたからで
ある。
【００３８】なお、図３では、従来例２の方がしきい値
分圧の分布の幅も大きくなっているが、このような分布
幅を製造プロセスにおけるイオン注入等で補正すること
は困難である。これに対して、実施例３では、しきい値
電圧の分布の幅を小さく抑えることができる。
分圧の分布の幅も大きくなっているが、このような分布
幅を製造プロセスにおけるイオン注入等で補正すること
は困難である。これに対して、実施例３では、しきい値
電圧の分布の幅を小さく抑えることができる。
【００３９】また、実施例３および従来例２の不良カテ
ゴリーおよび基板表面の結晶欠陥評価を行った結果、従
来例２の一部の半導体基板の表面に結晶欠陥の発生が見
られ、ＰＮ接合リーク不良の発生も確認された。一方、
実施例３では、基板表面の結晶欠陥の発生は見られず、
ＰＮ接合リーク不良の発生も確認されなかった。これ
は、実施例３では、上述の実施例１，２の場合と同様、
高濃度のボロンを含む支持基板を用いたため、ボロンに
よるゲッタリング効果によってデバイス製造プロセス中
の汚染が基板表面から除去され、プロセス汚染に起因す
る結晶欠陥の発生が防止できたためである。このよう
に、実施例３は、高濃度のボロンをドープして支持基板
１１の比抵抗ρsub を小さくしている（ρsub ＝０．０
５Ω・ｃｍ）点で実施例１，２と一致しているので、第
２の発明の効果に加えて第１の発明の効果も得ることが
できる。
ゴリーおよび基板表面の結晶欠陥評価を行った結果、従
来例２の一部の半導体基板の表面に結晶欠陥の発生が見
られ、ＰＮ接合リーク不良の発生も確認された。一方、
実施例３では、基板表面の結晶欠陥の発生は見られず、
ＰＮ接合リーク不良の発生も確認されなかった。これ
は、実施例３では、上述の実施例１，２の場合と同様、
高濃度のボロンを含む支持基板を用いたため、ボロンに
よるゲッタリング効果によってデバイス製造プロセス中
の汚染が基板表面から除去され、プロセス汚染に起因す
る結晶欠陥の発生が防止できたためである。このよう
に、実施例３は、高濃度のボロンをドープして支持基板
１１の比抵抗ρsub を小さくしている（ρsub ＝０．０
５Ω・ｃｍ）点で実施例１，２と一致しているので、第
２の発明の効果に加えて第１の発明の効果も得ることが
できる。
【００４０】次に、実施例１，２と実施例３とを比較し
た結果について説明する。
た結果について説明する。
【００４１】Ｄ／Ｓ試験の結果について実施例１，２と
実施例３とを比較すると、実施例３は実施例１，２と比
較して歩留まりが５パーセント高くなっている。また、
不良カテゴリーについては、実施例３は、実施例１，２
と比較して、ＰＮ接合リークおよびゲート酸化膜不良
が、さらに少ない。これは、実施例３では高熱非酸化処
理を行っているので、薄膜１３の結晶欠陥やサーマルド
ナーをほぼ完全に無くすことができ、ＯＳＦ等の結晶欠
陥に起因するＰＮ接合リークや、ＢＭＤ等の結晶欠陥に
起因するゲート酸化膜不良及びサーマルドナー起因のし
きい値電圧のずれを低減することができるためである。
実施例３とを比較すると、実施例３は実施例１，２と比
較して歩留まりが５パーセント高くなっている。また、
不良カテゴリーについては、実施例３は、実施例１，２
と比較して、ＰＮ接合リークおよびゲート酸化膜不良
が、さらに少ない。これは、実施例３では高熱非酸化処
理を行っているので、薄膜１３の結晶欠陥やサーマルド
ナーをほぼ完全に無くすことができ、ＯＳＦ等の結晶欠
陥に起因するＰＮ接合リークや、ＢＭＤ等の結晶欠陥に
起因するゲート酸化膜不良及びサーマルドナー起因のし
きい値電圧のずれを低減することができるためである。
【００４２】以上説明したように、実施例１〜３によれ
ば、ゲッタリング能力に優れ、サーマルドナーや結晶欠
陥が無い半導体基板を提供することができ、且つ、この
ような半導体基板をドーパント不純物濃度の低下を伴う
ことなく製造することができる。
ば、ゲッタリング能力に優れ、サーマルドナーや結晶欠
陥が無い半導体基板を提供することができ、且つ、この
ような半導体基板をドーパント不純物濃度の低下を伴う
ことなく製造することができる。
【００４３】また、複雑なゲッタリング工程を追加する
ことなくゲッタリング能力を向上させることができるの
で、製造コストの上昇を抑えることができる。
ことなくゲッタリング能力を向上させることができるの
で、製造コストの上昇を抑えることができる。
【００４４】さらに、高濃度Ｐ型基板を用いたので、Ｉ
Ｇ基板を使用する場合のような熱処理工程や、ＢＳＰ基
板を使用する場合ようなＣＶＤ工程を追加する必要がな
く、基板製造工程のさらなる簡略化が可能である。
Ｇ基板を使用する場合のような熱処理工程や、ＢＳＰ基
板を使用する場合ようなＣＶＤ工程を追加する必要がな
く、基板製造工程のさらなる簡略化が可能である。
【００４５】なお、以上説明した各実施例１〜３では、
支持基板の比抵抗をρsub ＝０．０５Ω・ｃｍとした
が、図２に示すＤ／Ｓ不良率の測定結果より、０．１Ω
・ｃｍ以下であれば第１の発明の効果を得ることができ
る。
支持基板の比抵抗をρsub ＝０．０５Ω・ｃｍとした
が、図２に示すＤ／Ｓ不良率の測定結果より、０．１Ω
・ｃｍ以下であれば第１の発明の効果を得ることができ
る。
【００４６】また、実施例２では薄膜１３の酸素濃度を
［Ｏｉ］＝３×１０17ｃｍ-3としたが、本発明者の検討
によれば、５×１０17ｃｍ-3以下であれば、サーマルド
ナーの発生を防止することができる。酸素濃度が５×１
０17ｃｍ-3以下の薄膜を得るためには、もともと酸素濃
度が５×１０17ｃｍ-3以下の単結晶シリコン基板を用い
るか、または、還元性雰囲気での高温熱処理を行えばよ
い。
［Ｏｉ］＝３×１０17ｃｍ-3としたが、本発明者の検討
によれば、５×１０17ｃｍ-3以下であれば、サーマルド
ナーの発生を防止することができる。酸素濃度が５×１
０17ｃｍ-3以下の薄膜を得るためには、もともと酸素濃
度が５×１０17ｃｍ-3以下の単結晶シリコン基板を用い
るか、または、還元性雰囲気での高温熱処理を行えばよ
い。
【００４７】酸化膜１２（ＳＯＩ基板の絶縁膜）として
は、ＳｉＯ2 膜を使用することが望ましく、また、膜厚
は１０ｎｍ以上５μｍ以下とすることが望ましい。膜厚
が１０ｎｍ未満の場合は電気的な絶縁不良が発生し、ま
た、５μｍを越える場合は半導体基板の反りが大きくな
り過ぎて、実用化が困難なためである。
は、ＳｉＯ2 膜を使用することが望ましく、また、膜厚
は１０ｎｍ以上５μｍ以下とすることが望ましい。膜厚
が１０ｎｍ未満の場合は電気的な絶縁不良が発生し、ま
た、５μｍを越える場合は半導体基板の反りが大きくな
り過ぎて、実用化が困難なためである。
【００４８】薄膜１３の厚さは、１０ｎｍ以上１０μｍ
以下とすることが望ましい。１０ｎｍ未満ではデバイス
製造プロセス中の酸化や酸化膜エッチングによりシリコ
ン薄膜の消失が起こってしまい、また、１０μｍを越え
ると支持基板１１から供給されたボロンが薄膜１３の表
面にまで拡散しなくなるからである。
以下とすることが望ましい。１０ｎｍ未満ではデバイス
製造プロセス中の酸化や酸化膜エッチングによりシリコ
ン薄膜の消失が起こってしまい、また、１０μｍを越え
ると支持基板１１から供給されたボロンが薄膜１３の表
面にまで拡散しなくなるからである。
【００４９】また、高温非酸化性熱処理（第２の発明の
第１熱処理工程）は、実施例３では１２００℃、６０分
としたが、少なくとも１１００℃以上且つ３０分以上と
しなければならない。これ以下の条件では酸素の十分な
外方拡散が行えず、結晶欠陥やサーマルドナーの発生が
防止できないからである。また、実施例３では、この高
温非酸化性熱処理を水素ガスＨ2 雰囲気下で行ったが、
ＣＯ，ＣＯ2 ，Ａｒ，Ｈｅ，Ｎｅ，Ｋｒ，Ｘｅ等のガス
を使用してもよいし、これらのガスを組み合わせたもの
を使用してもよい。
第１熱処理工程）は、実施例３では１２００℃、６０分
としたが、少なくとも１１００℃以上且つ３０分以上と
しなければならない。これ以下の条件では酸素の十分な
外方拡散が行えず、結晶欠陥やサーマルドナーの発生が
防止できないからである。また、実施例３では、この高
温非酸化性熱処理を水素ガスＨ2 雰囲気下で行ったが、
ＣＯ，ＣＯ2 ，Ａｒ，Ｈｅ，Ｎｅ，Ｋｒ，Ｘｅ等のガス
を使用してもよいし、これらのガスを組み合わせたもの
を使用してもよい。
【００５０】基板接着のための熱処理（第２の発明の第
２熱処理工程）は、実施例３では１０００℃、３０分と
したが、少なくとも９５０℃以上且つ１０分以上とすれ
ば、薄膜１３の比抵抗が０．１〜１００Ω・ｃｍの範囲
で、第２の発明の効果を得ることができる。但し、薄膜
１３の比抵抗に応じて支持基板１１の比抵抗、酸化膜１
２の膜厚および該熱処理の温度・時間を変更する必要が
ある。ここで、実施例３では基板接着のための熱処理工
程を本発明の第２熱処理工程としたが、両工程を別個に
行ってもよいことはもちろんである。すなわち、基板接
着のための熱処理工程を行った後で、支持基板１１から
薄膜１３へのドーパント不純物の供給のための熱処理工
程（本発明の第２熱処理工程）を行うこととしても、本
発明の効果を得ることができ、このような製造方法も本
願の第２の発明（請求項３）に含まれるものとする。但
し、製造工程を簡略化するためには、本実施例のよう
に、両工程を一工程として同時に実施することが望まし
い。
２熱処理工程）は、実施例３では１０００℃、３０分と
したが、少なくとも９５０℃以上且つ１０分以上とすれ
ば、薄膜１３の比抵抗が０．１〜１００Ω・ｃｍの範囲
で、第２の発明の効果を得ることができる。但し、薄膜
１３の比抵抗に応じて支持基板１１の比抵抗、酸化膜１
２の膜厚および該熱処理の温度・時間を変更する必要が
ある。ここで、実施例３では基板接着のための熱処理工
程を本発明の第２熱処理工程としたが、両工程を別個に
行ってもよいことはもちろんである。すなわち、基板接
着のための熱処理工程を行った後で、支持基板１１から
薄膜１３へのドーパント不純物の供給のための熱処理工
程（本発明の第２熱処理工程）を行うこととしても、本
発明の効果を得ることができ、このような製造方法も本
願の第２の発明（請求項３）に含まれるものとする。但
し、製造工程を簡略化するためには、本実施例のよう
に、両工程を一工程として同時に実施することが望まし
い。
【００５１】実施例１〜３では、ＣＺ法で結晶育成させ
たＰ型基板により薄膜１３を形成したが、他の方法で結
晶育成させたもの、例えばＦＺ(Floating zone) 法，Ｍ
ＣＺ(Magnetic Czochralski)法，ＣＣＺ(Continuous Cz
ochralski)法，ＤＬＣＺ(Double Layered Czochralski)
法等でもよく、また、Ｎ型やＩ型の基板を用いてもよ
い。
たＰ型基板により薄膜１３を形成したが、他の方法で結
晶育成させたもの、例えばＦＺ(Floating zone) 法，Ｍ
ＣＺ(Magnetic Czochralski)法，ＣＣＺ(Continuous Cz
ochralski)法，ＤＬＣＺ(Double Layered Czochralski)
法等でもよく、また、Ｎ型やＩ型の基板を用いてもよ
い。
【００５２】また、各実施例１〜３において、単結晶シ
リコン薄膜１３の比抵抗は１０Ω・ｃｍとしたが、０．
１〜１００Ω・ｃｍであれば、本発明の効果を得ること
ができる。
リコン薄膜１３の比抵抗は１０Ω・ｃｍとしたが、０．
１〜１００Ω・ｃｍであれば、本発明の効果を得ること
ができる。
【００５３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ゲッタリング能力に優れ、サーマルドナーや結晶
欠陥が無い半導体基板、および、このような半導体基板
を複雑な工程の追加やドーパント不純物濃度の低下を伴
うことなく製造するための半導体基板の製造方法を提供
することができる。
れば、ゲッタリング能力に優れ、サーマルドナーや結晶
欠陥が無い半導体基板、および、このような半導体基板
を複雑な工程の追加やドーパント不純物濃度の低下を伴
うことなく製造するための半導体基板の製造方法を提供
することができる。
【００５４】そして、本発明の半導体基板よれば、ＰＮ
接合リーク不良やしきい値電圧の製造ばらつきを低減さ
せたＤＲＡＭを製造することができる。
接合リーク不良やしきい値電圧の製造ばらつきを低減さ
せたＤＲＡＭを製造することができる。
【図１】本発明の各実施例１〜３に係わる半導体基板の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図２】高濃度Ｐ型単結晶シリコン支持基板の比抵抗と
不良品の発生率との関係を示すグラフである。
不良品の発生率との関係を示すグラフである。
【図３】しきい値電圧および製造ばらつきについて、実
施例３と従来例２とを比較するためのグラフである。
施例３と従来例２とを比較するためのグラフである。
１１ 支持基板 １２ 酸化膜 １３ 単結晶シリコン薄膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松 下 嘉 明 神奈川県川崎市幸区堀川町72番地 株式会 社東芝堀川町工場内
Claims (4)
- 【請求項１】単結晶シリコンからなる支持基板と、この
支持基板上に形成された酸化膜と、この酸化膜上に形成
されたＰ型、Ｎ型またはＩ型の単結晶シリコンからなる
薄膜とを有する半導体基板において、 前記支持基板は、比抵抗が０．１Ω・ｃｍ以下となるよ
うにボロンを導入した高濃度Ｐ型基板であることを特徴
とする半導体基板。 - 【請求項２】前記薄膜の酸素濃度を５×１０17ｃｍ-3以
下とすることを特徴とする請求項１記載の半導体基板。 - 【請求項３】ボロンを導入した高濃度Ｐ型単結晶シリコ
ンからなる支持基板と、この支持基板上に形成された酸
化膜と、この酸化膜上に形成されたＰ型、Ｎ型またはＩ
型の単結晶シリコンからなる薄膜とを有する半導体基板
の製造方法において、 前記支持基板に対して還元性雰囲気での熱処理を１１０
０℃以上で３０分以上行う第１熱処理工程と、 この第１熱処理工程後の前記支持基板と、前記薄膜を形
成するための高濃度Ｐ型シリコン基板とを、いずれかの
基板の表面に形成された前記酸化膜を介して接するよう
に接着する接着工程と、 この接着工程後の前記支持基板、前記酸化膜および前記
シリコン基板の熱処理を９５０℃以上で１０分以上行う
第２熱処理工程と、 この第２熱処理工程後の前記シリコン基板を薄膜化する
薄膜化工程と、 を備えたことを特徴とする半導体基板の製造方法。 - 【請求項４】前記支持基板上に厚さが１０μｍ以上５μ
ｍ以下の前記酸化膜を形成する工程を有することを特徴
とする請求項３記載の半導体基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169588A JPH0837286A (ja) | 1994-07-21 | 1994-07-21 | 半導体基板および半導体基板の製造方法 |
| EP95111519A EP0697713A1 (en) | 1994-07-21 | 1995-07-21 | Silicon on insulator substrate and method of manufacturing the same |
| KR1019950021530A KR100288815B1 (ko) | 1994-07-21 | 1995-07-21 | 반도체기판의제조방법 |
| US08/799,696 US6008110A (en) | 1994-07-21 | 1997-02-11 | Semiconductor substrate and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169588A JPH0837286A (ja) | 1994-07-21 | 1994-07-21 | 半導体基板および半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837286A true JPH0837286A (ja) | 1996-02-06 |
Family
ID=15889274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6169588A Pending JPH0837286A (ja) | 1994-07-21 | 1994-07-21 | 半導体基板および半導体基板の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0697713A1 (ja) |
| JP (1) | JPH0837286A (ja) |
| KR (1) | KR100288815B1 (ja) |
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| JPH08139295A (ja) * | 1994-11-07 | 1996-05-31 | Nec Corp | Ｓｏｉ基板 |
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| KR20000076594A (ko) * | 1999-02-02 | 2000-12-26 | 가네코 히사시 | 반도체 장치 및 그 제조 방법 |
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| WO2005027217A1 (ja) * | 2003-09-08 | 2005-03-24 | Sumco Corporation | Ｓｏｉウェーハおよびその製造方法 |
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| WO2008146441A1 (ja) | 2007-05-22 | 2008-12-04 | Shin-Etsu Handotai Co., Ltd. | Ｓｏｉウエーハの製造方法 |
| WO2022054429A1 (ja) | 2020-09-11 | 2022-03-17 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ |
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| FR2777115B1 (fr) * | 1998-04-07 | 2001-07-13 | Commissariat Energie Atomique | Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede |
| JP3762144B2 (ja) | 1998-06-18 | 2006-04-05 | キヤノン株式会社 | Ｓｏｉ基板の作製方法 |
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| JP2008263087A (ja) | 2007-04-12 | 2008-10-30 | Shin Etsu Chem Co Ltd | Ｓｏｉ基板の製造方法 |
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| JP2685819B2 (ja) * | 1988-03-31 | 1997-12-03 | 株式会社東芝 | 誘電体分離半導体基板とその製造方法 |
| JPH0237771A (ja) * | 1988-07-28 | 1990-02-07 | Fujitsu Ltd | Ｓｏｉ基板 |
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-
1994
- 1994-07-21 JP JP6169588A patent/JPH0837286A/ja active Pending
-
1995
- 1995-07-21 KR KR1019950021530A patent/KR100288815B1/ko not_active Expired - Fee Related
- 1995-07-21 EP EP95111519A patent/EP0697713A1/en not_active Withdrawn
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| KR20230065995A (ko) | 2020-09-11 | 2023-05-12 | 신에쯔 한도타이 가부시키가이샤 | Soi 웨이퍼의 제조방법 및 soi 웨이퍼 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0697713A1 (en) | 1996-02-21 |
| KR960005898A (ko) | 1996-02-23 |
| KR100288815B1 (ko) | 2001-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021129 |