JPH083805B2 - Ｔｌｂ制御方法 - Google Patents
Ｔｌｂ制御方法Info
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- JPH083805B2 JPH083805B2 JP61123188A JP12318886A JPH083805B2 JP H083805 B2 JPH083805 B2 JP H083805B2 JP 61123188 A JP61123188 A JP 61123188A JP 12318886 A JP12318886 A JP 12318886A JP H083805 B2 JPH083805 B2 JP H083805B2
- Authority
- JP
- Japan
- Prior art keywords
- tlb
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- page
- virtual
- physical
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は仮想アドレスから物理アドレスへの変換に用
いられるTLB（Table Lookaside Buffer）のエントリの
書換を命令により明示的に制御可能なTLB制御方法に関
する。
いられるTLB（Table Lookaside Buffer）のエントリの
書換を命令により明示的に制御可能なTLB制御方法に関
する。
コンピユータ環境では、仮想アドレスはソフトウエア
で命令やデータに参照をするのに用いられ、他方、物理
アドレスは命令やデータが記憶されているメモリの実際
の物理的位置である。この２つの形式のアドレスを用い
るには、ソフトウエアで参照された仮想アドレスが対応
する物理アドレスのアクセスを生じるように、仮想アド
レスから物理アドレスへの変換がなされなければならな
い。
で命令やデータに参照をするのに用いられ、他方、物理
アドレスは命令やデータが記憶されているメモリの実際
の物理的位置である。この２つの形式のアドレスを用い
るには、ソフトウエアで参照された仮想アドレスが対応
する物理アドレスのアクセスを生じるように、仮想アド
レスから物理アドレスへの変換がなされなければならな
い。
一般に、仮想アドレス空間は物理アドレス空間よりず
つと大きい。仮想アドレス空間および物理アドレス空間
は通常、ページと呼ばれる同じ大きさのメモリブロツク
に分割されているので、仮想アドレスから物理アドレス
への変換の過程で、仮想ページ番号から物理ページ番号
への変換が行なわれる。このため、ページ・デイレクト
リを用いて仮想アドレス、物理アドレス間の変換が行な
われる。このページ・デイレクトリには、仮想ページ番
号に対応付けられている物理ページ全てにつき、１ペー
ジ毎に１つのエントリが含まれており、またこのページ
・デイレクトリはメイン・メモリ上に置かれる。従つて
変換を行なうためにその都度ページ・デイレクトリを直
接参照したとすれば、通常、変換速度は極めて遅くな
る。変換速度を向上させるために、多くのコンピユータ
ではTLBと呼ばれる高速のバツフア・メモリを用いて仮
想アドレスから物理アドレスへの変換を支援する。
つと大きい。仮想アドレス空間および物理アドレス空間
は通常、ページと呼ばれる同じ大きさのメモリブロツク
に分割されているので、仮想アドレスから物理アドレス
への変換の過程で、仮想ページ番号から物理ページ番号
への変換が行なわれる。このため、ページ・デイレクト
リを用いて仮想アドレス、物理アドレス間の変換が行な
われる。このページ・デイレクトリには、仮想ページ番
号に対応付けられている物理ページ全てにつき、１ペー
ジ毎に１つのエントリが含まれており、またこのページ
・デイレクトリはメイン・メモリ上に置かれる。従つて
変換を行なうためにその都度ページ・デイレクトリを直
接参照したとすれば、通常、変換速度は極めて遅くな
る。変換速度を向上させるために、多くのコンピユータ
ではTLBと呼ばれる高速のバツフア・メモリを用いて仮
想アドレスから物理アドレスへの変換を支援する。
高速のバツフア・メモリの利点は、それに対するメモ
リ・アクセスがメイン・メモリへのアクセスよりも通常
ずつと高速であるということである。通常、アクセス速
度を高速とするためにはバツフア・メモリの容量を小さ
くすることが必要である。多くの場合、TLBは全ページ
・デイレクトリを収容することができないので、TLBを
更新する手続きが必要となる。TLBにない仮想ページが
アクセスされると、ページ・デイレクトリがアクセスさ
れてこの仮想ページ番号から物理ベージ番号への変換を
行ない、この情報がTLBに入れられる。ページ・テーブ
ルへのアクセスはTLBへのアクセスより50倍程も長くな
ることがあるので、プログラム実行速度を最適化、つま
り速くするためには、盛んに利用されているアドレス変
換対等のアドレス変換情報をTLBに保持しておけばよ
い。
リ・アクセスがメイン・メモリへのアクセスよりも通常
ずつと高速であるということである。通常、アクセス速
度を高速とするためにはバツフア・メモリの容量を小さ
くすることが必要である。多くの場合、TLBは全ページ
・デイレクトリを収容することができないので、TLBを
更新する手続きが必要となる。TLBにない仮想ページが
アクセスされると、ページ・デイレクトリがアクセスさ
れてこの仮想ページ番号から物理ベージ番号への変換を
行ない、この情報がTLBに入れられる。ページ・テーブ
ルへのアクセスはTLBへのアクセスより50倍程も長くな
ることがあるので、プログラム実行速度を最適化、つま
り速くするためには、盛んに利用されているアドレス変
換対等のアドレス変換情報をTLBに保持しておけばよ
い。
多くのシステムでは、物理メモリはバツキング・メモ
リ（baeking memory,たとえばデイスク・メモリやテー
プ・メモリ）、メイン・メモリおよびキヤツシユ・メモ
リからなる。バツキング・メモリは通常、メイン・メモ
リより大きく、それによつて、メイン・メモリしか利用
できない場合に較べて大きなプログラムが実行できる。
プログラムの長さおよびメイン・メモリに対する他のプ
ログラムとの競合いかんによつて、プログラムの一部ま
たは全部が一時にメイン・メモリにロードされる。メモ
リ・アクセス速度を向上させるために、多くのコンピユ
ータはキヤツシユ・メモリと呼ばれる付加メモリを用い
る。キヤツシユ・メモリは通常、メイン・メモリより高
速であるが、このような高速性を実現するためにこれも
また通常、メイン・メモリよりずつと小さい。従つて、
通常、メイン・メモリ内のプログラム・セグメントの一
部分しか、メイン・メモリからキヤツシユ・メモリへロ
ードできない。プログラム実行速度は、現在活発にアク
セスされている仮想アドレスに対する変換情報がTLBに
ロードされている状態になつているようにすることによ
つて最適化される。メモリ・キヤツシユ方式という考え
方は、あるメモリ・ロケーシヨンが参照されたら、その
近傍のメモリ・ロケーシヨンが近い将来アクセスされる
可能性がかなり高いという事実に立脚している。この性
質は局所性といわれる。従つて、キヤツシユ・メモリは
最近参照されたデータのブロツクを記憶し、またTLBは
これらのページに対応した変換情報を記憶する。
リ（baeking memory,たとえばデイスク・メモリやテー
プ・メモリ）、メイン・メモリおよびキヤツシユ・メモ
リからなる。バツキング・メモリは通常、メイン・メモ
リより大きく、それによつて、メイン・メモリしか利用
できない場合に較べて大きなプログラムが実行できる。
プログラムの長さおよびメイン・メモリに対する他のプ
ログラムとの競合いかんによつて、プログラムの一部ま
たは全部が一時にメイン・メモリにロードされる。メモ
リ・アクセス速度を向上させるために、多くのコンピユ
ータはキヤツシユ・メモリと呼ばれる付加メモリを用い
る。キヤツシユ・メモリは通常、メイン・メモリより高
速であるが、このような高速性を実現するためにこれも
また通常、メイン・メモリよりずつと小さい。従つて、
通常、メイン・メモリ内のプログラム・セグメントの一
部分しか、メイン・メモリからキヤツシユ・メモリへロ
ードできない。プログラム実行速度は、現在活発にアク
セスされている仮想アドレスに対する変換情報がTLBに
ロードされている状態になつているようにすることによ
つて最適化される。メモリ・キヤツシユ方式という考え
方は、あるメモリ・ロケーシヨンが参照されたら、その
近傍のメモリ・ロケーシヨンが近い将来アクセスされる
可能性がかなり高いという事実に立脚している。この性
質は局所性といわれる。従つて、キヤツシユ・メモリは
最近参照されたデータのブロツクを記憶し、またTLBは
これらのページに対応した変換情報を記憶する。
第５図には、プログラム実行中に仮想アドレスが与え
られたときの応答動作が示されている。与えられた仮想
アドレスの変換情報がTLB内にある場合（TLBヒツト）、
対応する物理アドレスがTLBから取出されて物理メモリ
をアクセスするのに用いられる。他方、仮想アドレスに
対する変換情報がTLB内にない場合（TLBミス）、その仮
想アドレスに対する変換情報はページ・デイレクトリ内
でサーチされる。その変換情報がページ・デイレクトリ
内にある場合、この情報がTLB内に挿入され、同じ仮想
アドレスが再び与えられる。今度はTLBヒツトとなり、
得られた物理アドレスを用いて物理メモリをアクセスす
る。
られたときの応答動作が示されている。与えられた仮想
アドレスの変換情報がTLB内にある場合（TLBヒツト）、
対応する物理アドレスがTLBから取出されて物理メモリ
をアクセスするのに用いられる。他方、仮想アドレスに
対する変換情報がTLB内にない場合（TLBミス）、その仮
想アドレスに対する変換情報はページ・デイレクトリ内
でサーチされる。その変換情報がページ・デイレクトリ
内にある場合、この情報がTLB内に挿入され、同じ仮想
アドレスが再び与えられる。今度はTLBヒツトとなり、
得られた物理アドレスを用いて物理メモリをアクセスす
る。
物理アドレスが対応していない仮想アドレス・ページ
を指示する仮想アドレスが与えられた場合には、ページ
・デイレクトリにはこのページに対するエントリがな
い。これはページ・フオルトと呼ばれる。ページ・フオ
ルトが起つたときには、参照された仮想ページに物理ペ
ージを割当て、またこの情報をページ・デイレクトリに
挿入する。全ての物理ページが既に他の仮想ページに割
当てられている場合には、ページ・フオルト・ハンドラ
は物理ページのうち現在参照されている仮想アドレス・
ページに割当て直すべきものを選択する必要がある。こ
のような選択を行なうにはFIFOアルゴリズムやLRUアル
ゴリズム等の多くのアルゴリズムがある。以上説明した
プロセス全体は、通常マイクロコードで実現されるルー
チンよりも複雑であるから、ページ・フオルト・ハンド
ラは通常ソフトウエアで実現される。マイクロコード
は、マイクロコードをストアするのに用いられる比較的
小型で高速のメモリに収容できるように通常簡単にして
おく。
を指示する仮想アドレスが与えられた場合には、ページ
・デイレクトリにはこのページに対するエントリがな
い。これはページ・フオルトと呼ばれる。ページ・フオ
ルトが起つたときには、参照された仮想ページに物理ペ
ージを割当て、またこの情報をページ・デイレクトリに
挿入する。全ての物理ページが既に他の仮想ページに割
当てられている場合には、ページ・フオルト・ハンドラ
は物理ページのうち現在参照されている仮想アドレス・
ページに割当て直すべきものを選択する必要がある。こ
のような選択を行なうにはFIFOアルゴリズムやLRUアル
ゴリズム等の多くのアルゴリズムがある。以上説明した
プロセス全体は、通常マイクロコードで実現されるルー
チンよりも複雑であるから、ページ・フオルト・ハンド
ラは通常ソフトウエアで実現される。マイクロコード
は、マイクロコードをストアするのに用いられる比較的
小型で高速のメモリに収容できるように通常簡単にして
おく。
ページ・フオルト・ハンドラ・ルーチンの実行が完了
した後、同じ仮総アドレスが再び与えられる。TLBはま
だこの仮想アドレス用の変換情報をもつていないので、
TLBミスがまた発生する。従つて、この変換情報のサー
チはページ・デイレクトリ上で行なわれる。そして、こ
こで発見された変換情報がTLBに挿入される。次に同じ
仮想アドレスが３回目に与えられると、TLBヒツトとな
るので、ここで生成された物理アドレスが物理メモリを
アクセスするのに用いられる。
した後、同じ仮総アドレスが再び与えられる。TLBはま
だこの仮想アドレス用の変換情報をもつていないので、
TLBミスがまた発生する。従つて、この変換情報のサー
チはページ・デイレクトリ上で行なわれる。そして、こ
こで発見された変換情報がTLBに挿入される。次に同じ
仮想アドレスが３回目に与えられると、TLBヒツトとな
るので、ここで生成された物理アドレスが物理メモリを
アクセスするのに用いられる。
上述の手続はページ・デイレクトリを２回アクセスし
なければならないという欠点をもつている。このこと
は、ページ・デイレクトリ上での変換情報のサーチがTL
B上でのサーチよりも50倍も長く時間がかかる点で不都
合である。
なければならないという欠点をもつている。このこと
は、ページ・デイレクトリ上での変換情報のサーチがTL
B上でのサーチよりも50倍も長く時間がかかる点で不都
合である。
本発明は上述した従来技術の欠点を解消し、仮想メモ
リの効率を向上させることを目的とする。
リの効率を向上させることを目的とする。
本発明の一実施例によれば、ソフトウエアによりアド
レス変換対等の変換情報をTLBに直接に挿入できるよう
にする一組のソフトウエア命令が導入される。これによ
つて、ページ・フオルト・ハンドラは、変換情報をペー
ジ・デイレクトリに挿入するだけでなく、その情報をTL
Bに挿入できるようになる。従つて、ページ・フオルト
・ハンドラ・ルーチンの実行が完了すると、次に同じ仮
想アドレスが与えられたときTLBミスとはならないで、T
LBヒツトが起ることが保証される。
レス変換対等の変換情報をTLBに直接に挿入できるよう
にする一組のソフトウエア命令が導入される。これによ
つて、ページ・フオルト・ハンドラは、変換情報をペー
ジ・デイレクトリに挿入するだけでなく、その情報をTL
Bに挿入できるようになる。従つて、ページ・フオルト
・ハンドラ・ルーチンの実行が完了すると、次に同じ仮
想アドレスが与えられたときTLBミスとはならないで、T
LBヒツトが起ることが保証される。
TLBおよびキヤツシユ・メモリを用いる多くのコンピ
ユータにおいて、命令用のキヤツシユおよびデータ用の
別のキヤツシユが設けられる。さらに、その命令用キヤ
ツシユおよびデータ用キヤツシユに対して別々のTLBが
設けられる。このような構成では、変換情報を直接デー
タTLBおよび命令TLBに挿入する別々のソフトウエア命令
が設けられる。同様に、構成によつては、これらの機能
はそれぞれ、一対の命令で実現するのが好都合である。
ある構成では、この命令対のうちの第１のものは仮想ペ
ージ番号とそれに対応した物理ページ番号の変換を示す
情報をTLBに挿入する。第２の命令は、保護情報、つま
りページをアクセスする正当性を確認するために用いら
れるフラグあるいは他の情報をTLBに挿入する。
ユータにおいて、命令用のキヤツシユおよびデータ用の
別のキヤツシユが設けられる。さらに、その命令用キヤ
ツシユおよびデータ用キヤツシユに対して別々のTLBが
設けられる。このような構成では、変換情報を直接デー
タTLBおよび命令TLBに挿入する別々のソフトウエア命令
が設けられる。同様に、構成によつては、これらの機能
はそれぞれ、一対の命令で実現するのが好都合である。
ある構成では、この命令対のうちの第１のものは仮想ペ
ージ番号とそれに対応した物理ページ番号の変換を示す
情報をTLBに挿入する。第２の命令は、保護情報、つま
りページをアクセスする正当性を確認するために用いら
れるフラグあるいは他の情報をTLBに挿入する。
第２図には、仮想アドレスが与えられたときTLB内の
エントリをアクセスするための概念的な構成が図示され
ている。仮想アドレスはレジスタ21にロードされる。仮
想アドレスの下位Ｌビツトは物理オフセツトで、2L個の
ロケーシヨンを含む仮想ページ内のどのロケーシヨンを
アクセスするかを示す。レジスタ21内の残りのビツトは
仮想ページ番号を示す。TLB22が2N個のエントリを含
み、仮想アドレス空間が2M+Nページを含む本実施例で
は、（Ｍ＋Ｎ）ビツト長の仮想ページ番号を、インデク
スと呼ばれるＮビツトの数に変換するための何らかのア
ルゴリズムが必要である。第２図に示された実施例で
は、仮想ページ番号の最下位Ｎビツトを用いてこれを行
なつている。仮想ページ番号の残りのＭビツトは仮想タ
グと呼ばれる。
エントリをアクセスするための概念的な構成が図示され
ている。仮想アドレスはレジスタ21にロードされる。仮
想アドレスの下位Ｌビツトは物理オフセツトで、2L個の
ロケーシヨンを含む仮想ページ内のどのロケーシヨンを
アクセスするかを示す。レジスタ21内の残りのビツトは
仮想ページ番号を示す。TLB22が2N個のエントリを含
み、仮想アドレス空間が2M+Nページを含む本実施例で
は、（Ｍ＋Ｎ）ビツト長の仮想ページ番号を、インデク
スと呼ばれるＮビツトの数に変換するための何らかのア
ルゴリズムが必要である。第２図に示された実施例で
は、仮想ページ番号の最下位Ｎビツトを用いてこれを行
なつている。仮想ページ番号の残りのＭビツトは仮想タ
グと呼ばれる。
インデクスはTLB22をアクセスするアドレスとして用
いられる。比較器23はレジスタ21からの仮想タグをTLB2
2から得られるＭビツトと比較して一致するか否か調べ
る。本実施例では、TLB22のＭ個の最上位ビツトがTLBタ
グとなつている。一致した場合には比較器23の出力は真
となり、TLBヒツトであることを示す。一致しないとき
には比較器23の出力は偽で、TLBミスであることを示
す。2Pページの物理メモリをもつ実施例では、各TLBエ
ントリのTLBビツトのうちのＰビツトはそのエントリが
対応している物理アドレスを示す。TLBヒツトが起つた
場合、これらのビツトはレジスタ21内の仮想アドレスに
対応付けられた物理ページ番号として用いられる。仮想
アドレスの下位ビツトの物理オフセツトをこの物理ペー
ジ番号と連結して物理アドレスを生成する。通常、第２
図に特に示された（Ｍ＋Ｐ）個のTLBビツトの他に、各T
LBエントリは、保護情報やフラグのような各物理ページ
に対する他の情報を保持する一組のビツトも含む。
いられる。比較器23はレジスタ21からの仮想タグをTLB2
2から得られるＭビツトと比較して一致するか否か調べ
る。本実施例では、TLB22のＭ個の最上位ビツトがTLBタ
グとなつている。一致した場合には比較器23の出力は真
となり、TLBヒツトであることを示す。一致しないとき
には比較器23の出力は偽で、TLBミスであることを示
す。2Pページの物理メモリをもつ実施例では、各TLBエ
ントリのTLBビツトのうちのＰビツトはそのエントリが
対応している物理アドレスを示す。TLBヒツトが起つた
場合、これらのビツトはレジスタ21内の仮想アドレスに
対応付けられた物理ページ番号として用いられる。仮想
アドレスの下位ビツトの物理オフセツトをこの物理ペー
ジ番号と連結して物理アドレスを生成する。通常、第２
図に特に示された（Ｍ＋Ｐ）個のTLBビツトの他に、各T
LBエントリは、保護情報やフラグのような各物理ページ
に対する他の情報を保持する一組のビツトも含む。
第３図には、物理アドレスを用いてキヤツシユ・メモ
リ32をアクセスするための構成を示す。キヤツシユ・メ
モリ32の各エントリにはＭビツトのキヤツシユ・タグお
よび32ビツトのキヤツシユ・データのセグメントが含ま
れている。キヤツシユ・メモリ32のどのエントリが選択
されるかは、レジスタ31にロードされた物理アドレスに
よつて決定される。本実施例では、32ビツト・メモリが
用いられるので、各エントリは４語のデータを含む。こ
れらの語の中で選択を行なうために、物理アドレスの最
下位２ビツトがマルチプレクサ34に対する入力として用
いられる。次のＮ個の下位ビツトはキヤツシユ・メモリ
・インデクスと呼ばれ、キヤツシユ・メモリ内でアクセ
スされるアドレスを選択するのに用いられる。比較器32
は、レジスタ31のＭ個の最上位ビツトを、キヤツシユ・
メモリ・インデクスによつて指示されたアドレスのキヤ
ツシユ・メモリ・エントリ中のＭ個の最上位ビツトと比
較する。物理アドレス中のアドレス・タグがキヤツシユ
・メモリ中でアクセスされたエントリのタグと同じ場
合、比較器33の出力は真となり、キヤツシユ・メモリ・
ヒツトであることを示す。同じでない場合は、比較器33
の出力は偽となり、キヤツシユ・ミスが起つたことを示
す。
リ32をアクセスするための構成を示す。キヤツシユ・メ
モリ32の各エントリにはＭビツトのキヤツシユ・タグお
よび32ビツトのキヤツシユ・データのセグメントが含ま
れている。キヤツシユ・メモリ32のどのエントリが選択
されるかは、レジスタ31にロードされた物理アドレスに
よつて決定される。本実施例では、32ビツト・メモリが
用いられるので、各エントリは４語のデータを含む。こ
れらの語の中で選択を行なうために、物理アドレスの最
下位２ビツトがマルチプレクサ34に対する入力として用
いられる。次のＮ個の下位ビツトはキヤツシユ・メモリ
・インデクスと呼ばれ、キヤツシユ・メモリ内でアクセ
スされるアドレスを選択するのに用いられる。比較器32
は、レジスタ31のＭ個の最上位ビツトを、キヤツシユ・
メモリ・インデクスによつて指示されたアドレスのキヤ
ツシユ・メモリ・エントリ中のＭ個の最上位ビツトと比
較する。物理アドレス中のアドレス・タグがキヤツシユ
・メモリ中でアクセスされたエントリのタグと同じ場
合、比較器33の出力は真となり、キヤツシユ・メモリ・
ヒツトであることを示す。同じでない場合は、比較器33
の出力は偽となり、キヤツシユ・ミスが起つたことを示
す。
第４図には、ページ・デイレクトリの例が示されてい
る。ページ・デイレクトリが所与の仮想アドレスに対応
するエントリを含むかどうかを確認するためにページ・
デイレクトリ内の各エントリを端から順に調べなければ
ならない事態を避けるためには、ページ・デイレクトリ
のエントリを複数の組に分割するのが有効である。ハツ
シユ・アルゴリズムを用いて仮想アドレスを変換するこ
とにより、その仮想アドレスが属する組の先頭のエント
リを指すポインタを得ることができる。第４図におい
て、このようなエントリの組は文字Ａ、Ｂ、……Ｚによ
つて示されている。各組内のエントリはリンクト・リス
トを構成しているので、所与の仮想ページ番号がページ
・デイレクトリ内に既に挿入されたかどうかを確認する
ためには、ページ・デイレクトリ全体をサーチしなくと
も、その関連した組のエントリだけを順次リンクをたど
つてチエツクするだけでよい。その関連した組内の全て
のエントリをチエツクしたが、いずれもサーチされてい
る仮想ページ番号と一致しない場合は、ページ・フオル
トであるということを意味する。
る。ページ・デイレクトリが所与の仮想アドレスに対応
するエントリを含むかどうかを確認するためにページ・
デイレクトリ内の各エントリを端から順に調べなければ
ならない事態を避けるためには、ページ・デイレクトリ
のエントリを複数の組に分割するのが有効である。ハツ
シユ・アルゴリズムを用いて仮想アドレスを変換するこ
とにより、その仮想アドレスが属する組の先頭のエント
リを指すポインタを得ることができる。第４図におい
て、このようなエントリの組は文字Ａ、Ｂ、……Ｚによ
つて示されている。各組内のエントリはリンクト・リス
トを構成しているので、所与の仮想ページ番号がページ
・デイレクトリ内に既に挿入されたかどうかを確認する
ためには、ページ・デイレクトリ全体をサーチしなくと
も、その関連した組のエントリだけを順次リンクをたど
つてチエツクするだけでよい。その関連した組内の全て
のエントリをチエツクしたが、いずれもサーチされてい
る仮想ページ番号と一致しない場合は、ページ・フオル
トであるということを意味する。
第１図には、第２図〜第４図に示された要素を用い
て、プログラム実行中に仮想アドレスが与えられたとき
の応答手続の流れ図が示されている。ステツプ51では、
仮想アドレスがレジスタ21に与えられる。その仮想アド
レスについての変換情報がTLB内に存在する場合（TLBヒ
ツトという）、それに対応した物理アドレスがTLBから
取出され、ステツプ52で物理メモリをアクセスするのに
用いられる。その仮想アドレスについての変換情報がTL
B内に存在しない場合（TLBミスという）、ステツプ53で
その仮想アドレスについての変換情報をページ・デイレ
クトリ内でサーチする。この変換情報がページ・デイレ
クトリ内にあつた場合には、ステツプ54で、この情報を
TLB内に挿入し、同じ仮想アドレスを再び与える。今度
はTLBヒツトが起るので、ここで得られる物理アドレス
が物理メモリをアクセスするのに用いられる。
て、プログラム実行中に仮想アドレスが与えられたとき
の応答手続の流れ図が示されている。ステツプ51では、
仮想アドレスがレジスタ21に与えられる。その仮想アド
レスについての変換情報がTLB内に存在する場合（TLBヒ
ツトという）、それに対応した物理アドレスがTLBから
取出され、ステツプ52で物理メモリをアクセスするのに
用いられる。その仮想アドレスについての変換情報がTL
B内に存在しない場合（TLBミスという）、ステツプ53で
その仮想アドレスについての変換情報をページ・デイレ
クトリ内でサーチする。この変換情報がページ・デイレ
クトリ内にあつた場合には、ステツプ54で、この情報を
TLB内に挿入し、同じ仮想アドレスを再び与える。今度
はTLBヒツトが起るので、ここで得られる物理アドレス
が物理メモリをアクセスするのに用いられる。
仮想アドレスが物理アドレスのどのページも対応付け
られていない仮想アドレスのページを指示している場
合、ページ・デイレクトリにはこのページに対するエン
トリが存在しない。これはページ・フオルトと呼ばれ
る。ページ・フオルトが起つた場合、ステツプ55におい
て、参照されている仮想ページに物理ページを割当て
る。そして、この情報をページ・デイレクトリに挿入す
る。全ての物理ページが既に他の仮想ページに対応付け
られていた場合には、ページ・フオルト・ハンドラは物
理ページのうちから現在参照されている仮想アドレス・
ページに再割当をすべきものを選択する必要がある。こ
のような選択のためには、FIFOアルゴリズムやLRUアル
ゴリズム等の多くのアルゴリズムがある。このプロセス
全体は通常マイクロコードで実現されるルーチンよりも
複雑であるから、ページ・フオルト・ハンドラは普通は
ソフトウエアで実現される。
られていない仮想アドレスのページを指示している場
合、ページ・デイレクトリにはこのページに対するエン
トリが存在しない。これはページ・フオルトと呼ばれ
る。ページ・フオルトが起つた場合、ステツプ55におい
て、参照されている仮想ページに物理ページを割当て
る。そして、この情報をページ・デイレクトリに挿入す
る。全ての物理ページが既に他の仮想ページに対応付け
られていた場合には、ページ・フオルト・ハンドラは物
理ページのうちから現在参照されている仮想アドレス・
ページに再割当をすべきものを選択する必要がある。こ
のような選択のためには、FIFOアルゴリズムやLRUアル
ゴリズム等の多くのアルゴリズムがある。このプロセス
全体は通常マイクロコードで実現されるルーチンよりも
複雑であるから、ページ・フオルト・ハンドラは普通は
ソフトウエアで実現される。
このソフトウエアは変換情報等をTLB内に挿入するこ
とを明示的に指示する命令を含む。このような命令が実
行されるとその直接的かつ確実な結果として、所要情報
がTLBに挿入される。これに対して、第５図に関連して
述べたようなTLBを更新するための従来の構成では、情
報は単にあるソフトウエア命令の実行の間接的な結果と
して挿入される。たとえば、仮想アドレスが与えられる
と、TLB内の情報は、TLBヒツトが起つたかTLBミスが起
つたかによつて変化したりしなかつたりする。したがつ
て、仮想アドレスが与えられたことの直接的な結果とし
ての、TLBに確実に然々の結果が残るということはな
い。TLBへの情報の挿入を明示的に制御することによつ
て、TLBの内容をこれまでよりも極めて柔軟かつ効果的
に制御できる。ページ・フオルト・ハンドラ・ルーチン
の最後の部分において、物理ページ割当てによつて得ら
れた変換情報をページ・デイレクトリに挿入することに
加えて、変換情報をTLBに入れることを明示的に指示す
るソフトウエア命令を置くことによつてこの変換情報は
TLBにも挿入されるようになる。これによつて、TLB内の
情報を一層効果的に更新することができる。第１図の流
れ図では、ページ・デイレクトリを高々１回しかアクセ
スする必要がない。他方、第５図に示した従来技術では
ページ・フオルトが起つた場合はページ・デイレクトリ
を２回もアクセスしなければならない。これに加えて、
このTLBの特別の制御によつて、TLBの内容をより柔軟に
変更できるようになる。たとえば、複数のエントリをソ
フトウエアの制御の下にTLBに挿入できる。また、TLBエ
ントリを事前にロードして、クリテイカル・コード・セ
クシヨンの実行中にはTLBフオルトが起きないようにし
たり、TLBミスの数を減らすことによつて動作速度を改
善したりすることができる。
とを明示的に指示する命令を含む。このような命令が実
行されるとその直接的かつ確実な結果として、所要情報
がTLBに挿入される。これに対して、第５図に関連して
述べたようなTLBを更新するための従来の構成では、情
報は単にあるソフトウエア命令の実行の間接的な結果と
して挿入される。たとえば、仮想アドレスが与えられる
と、TLB内の情報は、TLBヒツトが起つたかTLBミスが起
つたかによつて変化したりしなかつたりする。したがつ
て、仮想アドレスが与えられたことの直接的な結果とし
ての、TLBに確実に然々の結果が残るということはな
い。TLBへの情報の挿入を明示的に制御することによつ
て、TLBの内容をこれまでよりも極めて柔軟かつ効果的
に制御できる。ページ・フオルト・ハンドラ・ルーチン
の最後の部分において、物理ページ割当てによつて得ら
れた変換情報をページ・デイレクトリに挿入することに
加えて、変換情報をTLBに入れることを明示的に指示す
るソフトウエア命令を置くことによつてこの変換情報は
TLBにも挿入されるようになる。これによつて、TLB内の
情報を一層効果的に更新することができる。第１図の流
れ図では、ページ・デイレクトリを高々１回しかアクセ
スする必要がない。他方、第５図に示した従来技術では
ページ・フオルトが起つた場合はページ・デイレクトリ
を２回もアクセスしなければならない。これに加えて、
このTLBの特別の制御によつて、TLBの内容をより柔軟に
変更できるようになる。たとえば、複数のエントリをソ
フトウエアの制御の下にTLBに挿入できる。また、TLBエ
ントリを事前にロードして、クリテイカル・コード・セ
クシヨンの実行中にはTLBフオルトが起きないようにし
たり、TLBミスの数を減らすことによつて動作速度を改
善したりすることができる。
構成によつては、各TLBエントリ内には１つのソフト
ウエア命令で入力できるよりも多くの情報ビツトが入つ
ている。たとえば、好適実施例では、最大32ビツトのデ
ータしか単一の命令サイクルで移動できない。更に全て
の命令は単一のサイクル内で動作するように設計されて
いる。しかし、ここにおいては各TLBエントリは32ビツ
トよりも長い。したがつて、全ての情報を各エントリへ
入れるには複数のソフトウエア命令が必要である。
ウエア命令で入力できるよりも多くの情報ビツトが入つ
ている。たとえば、好適実施例では、最大32ビツトのデ
ータしか単一の命令サイクルで移動できない。更に全て
の命令は単一のサイクル内で動作するように設計されて
いる。しかし、ここにおいては各TLBエントリは32ビツ
トよりも長い。したがつて、全ての情報を各エントリへ
入れるには複数のソフトウエア命令が必要である。
各TLBエントリにはそのエントリが有効であるかどう
かを示すビツトが含まれている。そのビツトが設定され
ると、そのエントリのTLBタグが与えられた比較器23
は、いかなる仮想アドレスの仮想タグが与えられても、
一致と判定することはない。これによつて、このエント
リ中のまた不完全な情報が使用されるのが防止される。
このような無効の情報は、そのエントリ内に全ての情報
が入力され終つたときには（後述）有効とマークされる
か、後にTLBの内容の更新の時に置換されるかのいずれ
かになる。ある構成では、第１図の明示的なTLBエント
リ挿入用の命令に応答して、仮想ページ番号および物理
ページ番号がTLBに挿入される。さらに、この命令はこ
のエントリを、無効と設定する。これを行なうことによ
り、この時点で（たとえば、機械故障、時分割環境で生
じるような外部割込によつて）割込が発生して更新作業
がここで中断された場合には、この部分的データは用い
ることができず、エラーを生じさせるようにする。全て
の情報が入力されると、このTLBエントリは有効とマー
クされる。第２の明示的なTLBエントリ挿入用の命令
は、許可されていないアクセスから当該ページを保護す
るため保護情報を挿入する。この第２の命令は、仮想ア
ドレスと保護情報の両者を与える。これにより第１の命
令によつて挿入された仮想アドレスと照合をとることに
より、データの挿入ミスが起らないようにしている。
かを示すビツトが含まれている。そのビツトが設定され
ると、そのエントリのTLBタグが与えられた比較器23
は、いかなる仮想アドレスの仮想タグが与えられても、
一致と判定することはない。これによつて、このエント
リ中のまた不完全な情報が使用されるのが防止される。
このような無効の情報は、そのエントリ内に全ての情報
が入力され終つたときには（後述）有効とマークされる
か、後にTLBの内容の更新の時に置換されるかのいずれ
かになる。ある構成では、第１図の明示的なTLBエント
リ挿入用の命令に応答して、仮想ページ番号および物理
ページ番号がTLBに挿入される。さらに、この命令はこ
のエントリを、無効と設定する。これを行なうことによ
り、この時点で（たとえば、機械故障、時分割環境で生
じるような外部割込によつて）割込が発生して更新作業
がここで中断された場合には、この部分的データは用い
ることができず、エラーを生じさせるようにする。全て
の情報が入力されると、このTLBエントリは有効とマー
クされる。第２の明示的なTLBエントリ挿入用の命令
は、許可されていないアクセスから当該ページを保護す
るため保護情報を挿入する。この第２の命令は、仮想ア
ドレスと保護情報の両者を与える。これにより第１の命
令によつて挿入された仮想アドレスと照合をとることに
より、データの挿入ミスが起らないようにしている。
以上説明したように、本発明によれば、TLBのエント
リをソフトウエアによつて直接的に挿入できるので、ペ
ージ・フオルトが起つた場合のオーバーヘツドやコード
中の特に高速性を要求される部分の実行時のTLBミスの
低減等を簡単に達成できる。
リをソフトウエアによつて直接的に挿入できるので、ペ
ージ・フオルトが起つた場合のオーバーヘツドやコード
中の特に高速性を要求される部分の実行時のTLBミスの
低減等を簡単に達成できる。
なお、本発明は第４図中に示したものとは異なるアド
レス変換方式、たとえば、セグメント・テーブルとペー
ジ・テーブルを用いてアドレス変換を行なつているもの
にも適用できることは当業者にとつては明らかであろ
う。
レス変換方式、たとえば、セグメント・テーブルとペー
ジ・テーブルを用いてアドレス変換を行なつているもの
にも適用できることは当業者にとつては明らかであろ
う。
第１図は本発明を用いた場合の仮想アドレスから実アド
レスへの変換処理を示す流れ図、第２図はTLBを用いた
アドレス変換を説明するためのブロック図、第３図は物
理アドレスを用いたキヤツシユ・メモリ・アクセス動作
を説明するためのブロツク図、第４図はページ・デイレ
クトリの構成例を示す図、第５図は従来技術にかかる仮
想アドレスから実アドレスへの変換処理を示す流れ図で
ある。 21:レジスタ、22:TLB、23:比較器。
レスへの変換処理を示す流れ図、第２図はTLBを用いた
アドレス変換を説明するためのブロック図、第３図は物
理アドレスを用いたキヤツシユ・メモリ・アクセス動作
を説明するためのブロツク図、第４図はページ・デイレ
クトリの構成例を示す図、第５図は従来技術にかかる仮
想アドレスから実アドレスへの変換処理を示す流れ図で
ある。 21:レジスタ、22:TLB、23:比較器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−89357（ＪＰ，Ａ) 特開 昭60−95658（ＪＰ，Ａ) 特開 昭58−57688（ＪＰ，Ａ)
Claims (7)
- 【請求項１】以下のステップ（ａ）ないし（ｃ）を設け
たTLB制御方法： （ａ）物理ページ番号を仮想ページ番号に割り当て、当
該物理ページ番号から当該仮想ページ番号への変換情報
を作成するステップ； （ｂ）前記仮想ページ番号から前記物理ページ番号への
変換情報のTLBへの導入を明示的に指示する少なくとも
１つのソフトウエア命令を実行するステップ； （ｃ）前記ソフトウエア命令の実行の直接的かつ確実な
結果として、ページ・ディレクトリにアクセスすること
なしに前記TLB中の前記仮想ページ番号に割り当てられ
た記憶位置に前記物理ページ番号を挿入するステップ。 - 【請求項２】前記ステップ（ｃ）が以下のステップ（ｃ
−１）及び（ｃ−２）を含むことを特徴とする特許請求
の範囲第１項記載のTLB制御方法： （ｃ−１）前記ソフトウエア命令の最初の命令の実行の
直接的かつ確実な結果として、前記記憶位置中のデータ
が無効である旨マークするステップ； （ｃ−２）前記ソフトウエア命令に応答して必要なデー
タが完全に前記記憶位置にロードされ終わった段階で前
記記憶位置中のデータが有効である旨マークするステッ
プ。 - 【請求項３】前記ソフトウエア命令の最初の命令は前記
仮想ページ番号とそれに割り当てられた物理ページ番号
をTLBエントリに挿入し、 前記ソフトウエア命令の２番目の命令は保護情報を前記
TLBエントリに挿入する ことを特徴とする特許請求の範囲第２項記載のTLB制御
方法。 - 【請求項４】前記TLBは命令用TLBであることを特徴とす
る特許請求の範囲第１項、第２項または第３項記載のTL
B制御方法。 - 【請求項５】前記TLBはデータ用TLBであることを特徴と
する特許請求の範囲第１項、第２項または第３項記載の
TLB制御方法。 - 【請求項６】前記ソフトエア命令の実行に応答して前記
変換情報のTLBへの導入が複数組行われることを特徴と
する特許請求の範囲第１項、第２項、第３項、第４項ま
たは第５項記載のTLB制御方法。 - 【請求項７】前記ソフトウエア命令に応答して、少なく
とも１つの仮想ページ番号から物理ページ番号への変換
情報が前記TLBへ事前にロードされることを特徴とする
特許請求の範囲第１項、第２項、第３項、第４項、第５
項または第６項記載のTLB制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75039085A | 1985-06-28 | 1985-06-28 | |
| US750390 | 1985-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS623357A JPS623357A (ja) | 1987-01-09 |
| JPH083805B2 true JPH083805B2 (ja) | 1996-01-17 |
Family
ID=25017671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61123188A Expired - Lifetime JPH083805B2 (ja) | 1985-06-28 | 1986-05-28 | Ｔｌｂ制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0212129B1 (ja) |
| JP (1) | JPH083805B2 (ja) |
| CA (1) | CA1262287A (ja) |
| DE (1) | DE3689276T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2503702B2 (ja) * | 1989-12-19 | 1996-06-05 | 日本電気株式会社 | アドレス変換装置 |
| DE69130757T2 (de) * | 1990-11-30 | 1999-07-29 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Ausführungsvorrichtung für bedingte Verzweigungsbefehle |
| DE4410060B4 (de) * | 1993-04-08 | 2006-02-09 | Hewlett-Packard Development Co., L.P., Houston | Übersetzungsvorrichtung zum Umsetzen einer virtuellen Speicheradresse in eine physikalische Speicheradresse |
| US5515522A (en) * | 1994-02-24 | 1996-05-07 | Hewlett-Packard Company | Coherence index generation for use by an input/output adapter located outside of the processor to detect whether the updated version of data resides within the cache |
| US8332598B2 (en) | 2005-06-23 | 2012-12-11 | Intel Corporation | Memory micro-tiling request reordering |
| US7765366B2 (en) | 2005-06-23 | 2010-07-27 | Intel Corporation | Memory micro-tiling |
| US8253751B2 (en) | 2005-06-30 | 2012-08-28 | Intel Corporation | Memory controller interface for micro-tiled memory access |
| US7558941B2 (en) | 2005-06-30 | 2009-07-07 | Intel Corporation | Automatic detection of micro-tile enabled memory |
| US8878860B2 (en) | 2006-12-28 | 2014-11-04 | Intel Corporation | Accessing memory using multi-tiling |
| WO2012070291A1 (ja) | 2010-11-26 | 2012-05-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | キャッシュコヒーレンシ制御の方法、システムおよびプログラム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734586B2 (ja) * | 1975-02-03 | 1982-07-23 | ||
| JPS6047622B2 (ja) * | 1981-09-30 | 1985-10-22 | 富士通株式会社 | 動的アドレス変換制御方式 |
| WO1984002784A1 (en) * | 1982-12-30 | 1984-07-19 | Ibm | Virtual memory address translation mechanism with controlled data persistence |
| JPS6095658A (ja) * | 1983-10-28 | 1985-05-29 | Toshiba Corp | 仮想記憶制御方法 |
-
1986
- 1986-05-28 JP JP61123188A patent/JPH083805B2/ja not_active Expired - Lifetime
- 1986-06-20 DE DE19863689276 patent/DE3689276T2/de not_active Expired - Lifetime
- 1986-06-20 EP EP19860108415 patent/EP0212129B1/en not_active Expired - Lifetime
- 1986-06-27 CA CA000512685A patent/CA1262287A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0212129B1 (en) | 1993-11-10 |
| JPS623357A (ja) | 1987-01-09 |
| CA1262287A (en) | 1989-10-10 |
| EP0212129A3 (en) | 1990-05-30 |
| DE3689276T2 (de) | 1994-02-24 |
| DE3689276D1 (de) | 1993-12-16 |
| EP0212129A2 (en) | 1987-03-04 |
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Legal Events
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|---|---|---|---|
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