JPS6095658A

JPS6095658A - 仮想記憶制御方法

Info

Publication number: JPS6095658A
Application number: JP58202319A
Authority: JP
Inventors: Toshio Iwao; 岩尾　俊雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-10-28
Filing date: 1983-10-28
Publication date: 1985-05-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、ＴＬＢ　（Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏ
ｏｋ　ａｓｉｄｅＢｕｆｆｅｒ）を備えた仮想記憶シス
テムにおいて、特に高機能命令によｐ主記憶を連続して
アクセスする場合に好適する仮想記憶制御方法に関する
。

〔発明の技術的背景とその問題点〕

近年、マイクロプログ制御方式を適用したデータ処理装
置では、それまでソフトウェアで行なっていたプログラ
ム処理を、処理時間の短縮や性能の同筆を図るために、
一つのユーザ命令で定義し、ファームウェアで実行する
ようになってきている。この種合金は一般に高機能命令
と称されている。この高機能命令は、ブイクロプログラ
ム制御方式を適用した仮想記憶システムにおいても導入
される傾向にある。しかし、仮想記憶システムでは、従
来の高機能命令をその１ま導入した場合、後述するよう
に神々の問題が発生する。この原因の一つは、仮想記憶
システムでは、実行するプログラムが全て主記憶（実記
憶装置）上になくてもプログラムの実行ができる点であ
る。この点は、一般に仮想記憶システムの長所とされて
いるが、高機能命令を導入する場合には短所にもなるこ
とがある。この問題について高機能命令の一つであるチ
ェインキー−操作命令を用いて以下に説明する。

チェインキューとは、周知のように、成る語長から構成
される複数個のデータブロックがそのアドレスでチェイ
ンされているデータ構造のことである。また、チェイン
キュー操作命令とは、チェインキニーに対するデータブ
ロックの追加、削除、検索などを行なう命令のことであ
る。第１図はチェインキー−データ構造の−・例を示す
もので、１０〜ノ２はデータブロックを示す。データブ
ロック１０．１１は主記儂上に存在し、データブロック
ノ２は外部記憶上に存在するものとする。またＡ、Ｂ、
Ｃはチェイン先のデータグロックの仮想アドレス、に、
Ｂ′。

Ｃ′は同データブロックの実アドレス、×は不定を示す
。

データブロックノＯとデータブロックノ１とが接がれて
いるチェインキューに対してデータブロックＪ２を追加
する場合、チェインキー−操作命令を実行すると、まず
主記憶のＡ’　（仮嶽アドレスＡに対応する実アドレス
）番地から（Ａ’番地の内容である）Ｂが取り出され、
続いてこのＢを次のチェインアドレスとして主ｆ４ｄ　
ｉ、虻のＢ’（仮想アドレスＢに対応する実アドレスン
番地から＜　Ｂ／番地の内容である）Ａが取出される。

ここでＡが見つけられたので、データブロック１２を追
加するためにＢ′番地の内容をＡからＣに書き換える。

次にデータグロック１２をデータブロック１０にチェイ
ンするため、Ｃ′（仮想アドレスＣに対応する実アドレ
ス）番地の内容×をＡＫｉ＃Ａ、き換える処理に進む。

しかし、データブロック１２は外部記憶装置にのみ存在
し主記憶（実記憶装置）に存在しないため凋−ジ不在が
発生する。Ｋ−ノ不在が発生すると・・−ドウエアによ
る割込みが生じ、ベージイン動作（外部記憶装置から実
記憶装置へ該当４−ジを持ってくる動作）が行なわれる
。この４−ダイン動作は実行時間が長い。そこで、一般
に仮想記憶システムでは、Ｋ−ジイン動作に伴う演算制
御装置の稼動効率の低下を防止するだめに、ベージイン
動作が始まると現在実行中のプログラム処理を一時中断
し、他のプログラムへ処理を移すようになっている。こ
こで次の問題が発生する。

実行中のプログラム処理を中断して他のプログラムに処
理が移った段階では、チェインキュー操作命令で、すで
にＢ′番地の内容はＡからＣに書き換えられているもの
の　ｃｌ　番地の内容は×のままでＡ［書き換えられて
いない。即ち、チェインキュー操作命令は実行途中にあ
υ、当該命令は終了したわけではない。しだがって、こ
の段階で、上述の如く他のプログラムに制御が移ったの
では、チェインキュー操作命令がきまれている（現在実
行中の）プログラムを正格に実行できなくなってしまう
。

〔発明の目的〕

この発明は上記事情に鑑みてなされたものでその目的は
、ＴＬＢを用いて仮想アドレスを実アドレスに変換する
際に検出される各種割込み要因に基づくハードウェア割
込みが、プログラムレベルで禁止可能となシ、プログラ
ムレベルで割込み処理プログラムへの分岐が行なえ、も
って仮想記憶システムにおける塙、に高機能命令の効率
的実行が図れる仮想記憶制御方法を提供することにある
。

〔発明の概要〕

この発明では、ＴＬＢを用いて仮想アドレスを実アドレ
スに変換する際に検出されるページ不在等の各種割込み
要因を、ＰＳＷ中のコンディションコードフィールドま
たはｒＪｒ定レジスタに設定し、前者の場合にはソフト
ウェアに通知できることからソフトウェアレベルでの割
込み処理が行なえ、後者の場合にはマイクログログラム
レベルでの割込み処理が行なえるようにしている。後者
の場合には、上記各種割込み要因に基ツく・−一ドウェ
ア割込み信号の発生をマイクロプログラムレベルで禁止
するステップが上記割込み要因の設定に先立って実行さ
れ、自動的に割込み処理が行なわれるのを禁止している
。そして割込み要因の設定の後に当該設定内容を判断し
、この判断結果（即ち割込み装置の有無判断結果）にＬ
６じて割込み処理プログラム（ソフトウェアプログラム
またはマイクロプログラム）にプログラム分岐するか否
かを決定するステップが実行される。

〔発明の実施例〕

第２図はこの発明の一実施例に係る仮想記憶システムに
おける演算制御装置の要部構成を示す。同図において２
０は仮想アドレスを保持する例えば３２ビツトの仮想ア
ドレスレジスタである。仮想アドレスレジスタ２０の出
力情報は、２２ビツトの仮想（−ジアドレスＶＰＡ　（
ビットＯ〜ビット２１）と、ｉｏビットのぜ−ジ内オフ
セット０ｆｆｓｅｔ　（ビット２２〜ビツト３１）から
なる。仮想ページアドレスＶＰＡｌｄ１２ビットの上位
仮想ページアドレスＶＰＡＨ（ピッ）Ｏ〜ビット１１）
と１０ビツトの下位仮想に一ジアドレスＶＰＡＬ　（ビ
ット１２〜ビツト２１）とからなる。３０はＴＬＢ　（
Ｔｒａｎｓｌａｔｉｏｎ　Ｌｏｏｋ　ａｓｉｄｅＢｕｆ
ｆｅｒ　；高速アドレス変換バッファ）である。

ＴＬＢ　３０の各エントリは、上位仮想ページアドレス
ＶＰＡ、のフィールド３ノ、制御情報のフィールド３２
、および実ページアドレス（ページフレーム番号）のフ
ィールド３３からなっている。

制御情報は、Ｖ、Ｍ、Ｒ，Ｗのフラグからなる。

エフラグＶ（１ビツト）は該当エントリのフィールド３ノ
およびフィールド３３からなるアドレス変換対が有効で
あるか否かを示す。■＝“１”で有効、ｖ　＝”ｏ’で
無効が指定される。また、フラグＭ（１ビツト）は該当
エントリで指定される（図示せぬ主記憶上の）−２−ゾ
の内容が書き換えられているか否かを示す。また、フラ
グＲ，Ｗ（各２ビツト）は該当エントリで指定されるペ
ージに対するそれぞれリードアクセス、ライトアクセス
の許可／禁止レベルを示し、主記憶保護のフラグとして
使用される。ＴＬＢ　Ｊ　Ｏのエントリは仮想アドレス
レジスタ２０の出力情報中の下位仮想に一ノアドレスＶ
ＰＡＬによって指定される。

４０は実アドレスを保持する実アドレスレジスタである
。この実アドレスはＴＬＢ　、？　０の該当エントリの
フィールド３３の情報（集波−ジアドレス）と仮想アド
レスレジスタ２０の出力情報中のオフセット０ｆｆａｓ
ｔとの連結情報である。

５０は仮想アドレスレジスタ２０の出力情報中の上位仮
想ページアドレスＶＰＡＨトＴＬＢ　３０　（７）該当
エントリのフィールド３ノの情報との一致／不一致を検
出する比較器、６０はＰＳＷ　（ＰｒｏｇｒａｍＳｔａ
ｔｕｓ　Ｗｏｒｄ　）である。ＰＳＷ　６θはリング情
報Ｒｉｎｇを設定する動作モード指定フィールド６ノお
よびフンディジ日ンコーＦ’ＣＣを設定するコンディシ
ョンコードフィールド６２を含んでいる。リング情報Ｒ
１ｎｇはフラグＲ，Ｗに対応するもので、該箔プログラ
ム（命令）による主記憶アクセスの割当て許可／禁止レ
ベルを示す。また、コンディションコードＣＣは前述し
たフラグＭと７ラグｖ／　、　Ｒ／　、　Ｗ／からなる
。フラグＶ′はページ不在を示し、フラグＲ／　、　ｗ
ｌ　（各１ビツト）はそれぞれリードアクセス、ライト
アクセスの可／否を示す。

７０はＰｆ３Ｗ６０の動作指定フィールド６ノの情報（
Ｒｌｎｇ）、比較器５０の一致／不一致検出結果、およ
びＴＬＢ　３０の該当エントリのフィールド３２の情報
（Ｖ、Ｍ、Ｒ，Ｗ）に基づいて割込み要因（Ｖ　、　Ｍ
　、　Ｒ’　、　Ｗ’　）を検出するチェック回路、８
θはチェック回路７０のチェック結果、即ち割込み要因
（Ｖ’、　Ｍ　、　Ｒ’、Ｗ’）を保持するレソスタ、
例えばフラグレジスタである。

また、チェック回路７ｏのチェック結果はＰＳＷ６０の
コンディションコードフィールド６２にも保持される。

９０は割込み処理回路、１００は割込み処理回路９θに
対して割込み信号出方禁止を指定する割込み禁止フリッ
プフロップ（以下、ＤＩＮＴ　Ｆ／Ｆと称する）である
。ＤＩＮＴＦ／Ｆ″Ｊθ０はマイクロプログラムレベル
でセット／リセットされる。割込み処理回路９ｏはチェ
ック回路７θのチェック結果、およびライトアクセスで
あるか否かを示すライト信号ＷＲＩＴＥに基づいて割込
み信号および割込み先アドレス（図示せぬ制御記憶に対
するマイクロアドレス）を発生する。但し、ＤＩＮＴ　
Ｆ／Ｆ　１００がセットしている場合を除く。

次にこの発明の一実施例の動作全説明する。

まず、仮想アドレスを実アドレスに変換する際の動作を
説明する。図示せぬ主記憶をアクセスする場合、仮想ア
ドレスが仮想アドレスレノスタ２０に保持される。仮想
アドレスレジスタ２０の出力情報（仮想アドレス）中の
上位仮想ページアドレスＶＰＡＨ（ビットＯ〜ビット１
１の１２ビツト）は比較器５０の一方の入力部に４ｔか
れ、下位仮想ページアドレスＶＰＡＬ　（ビット１２〜
ビツト２１０１０ビツト）はＴＬＢ　３θ（のアドレス
入力部）に導かれ、ページ内オフセット０ｆｆｓｅｔ　
（ビット２２〜ビツト３１の１０ビツト）は実アドレス
レジスタ４０のビット２２〜ピツ）３１のフィールドに
導かれる。

ＴＬＢ　、９０は上記下位仮Ｈ−ｓｒ−ノアドレスＶＰ
Ａ、によってアドレッシングされる。これによシ、当該
アドレスＶＰＡＬで指定されたエントリの内容がＴＬＢ
　３０から読み出される。このエントリはフィールド３
１〜３３からなっている。

ＴＬＢ　３０から読み出されたエントリ内容中のフィー
ルド３ノの内容（即ち上位仮想ページアドレスＶＰＡ、
　）は比較器５０の他方の入力部に導かれる。これに−
よシ比較器６０は当該フィールド３１の内容と仮想アド
レスレジスタ２０の出力情報中の上位仮想アドレスＶＰ
ＡＨとを比較し、一致／不一致を検出する。比較器５０
の一致／不一致検出結果はチェック回路７０に導かれる
。

またＮ　ＴＬＢ　３０から読み出されたエントリ内容中
のフィールド３２の内容（即チＶ　、　Ｍ　、　Ｒ。

Ｗからなる制御情報）もチェック回路７０に導かれる。

このチェック回路７θにはＰＳＷ　６０の動作モード指
定フィールド６ノの情報であるリング情報Ｒｉｎｇも導
かれる。一方、ＴＬＢ　、？　０から読み出されたエン
トリ内容中のフィールド３３ノ内容（即ち実ページアド
レス）は実アドレスレジスタ４００ビツトθ〜ビツト２
１のフィールドに導かれる。そして、実アドレスレジス
タ４０に導かれていた上記フィールド３３の内容と仮想
アドレスレジスタ２０の出力情報中のに一ノ内オフセッ
ト０ｆｆｓｅｔとの連結情報が実アドレスとして実アド
レスレジスタ４０にセットサれる。この例では、比較器
５０の一致／不一致検出結果、７ラグＶの内容などに無
関係に実アドレスを生成している。したがって、比較器
５０が不一致を検出した場合、或いは■＝“０″（アド
レス変換対無効）の場合などには、実アドレスレジスタ
４０の内容は無効アドレスとなってしまう。しかし、こ
のよりなＴＬＢミスの場合などには、割込み処理が行な
われ、実アドレスレジスタ４０の内容を用いた主記憶ア
クセスは行なわれないので問題はない。勿論、ＴＬＢ　
ミスの場合などに、実アドレスレジスタ４０へのアドレ
スセットを禁止することは可能である。

チェック回路７０は、比較器５０の一致／不一致検出結
果、Ｖ、Ｍ、Ｒ，Ｗからなる制御情報、およびリング情
報Ｒ１ｎｇに基づいてＶ’、Ｍ。

Ｒ１、ｗ／からなる４棟の割込み嶽因情報を発生する。

具体的には、チェック回路７０は比較器５０が一致を検
出し、且つＶ＝“１″（該当エントリ中のアドレス変換
対が有効）の場合にｖ′−１″とし、それ以外の場合、
即ち比較器５０が不一致を検出したか或いはｖ　＝”ｏ
”の場合にｖ′＝“０”とする。またチェック回路７０
はＲｌｎｇとＲとの大小比較、ＲｌｎｇとＷとの大小比
Ｉ＃ヲ行ない、例えばＲ１ｎｇ≦Ｒ、Ｒ１ｎｇ≦Ｗの場
合にＲ’＝”ｌ”（リードアクセス司）、ｗ／　＝＝“
ｌ”（ライトアクセス可）とし、Ｒｌｎｇ　）　Ｒ、Ｒ
ｌｎＨ，＞Ｖ／の場合にＲ’　＝　”　０“（リードア
クセス不’ｆｉｇ’　）、ｗ’＝＠ｏ”（ライトアクセ
ス不可）とする。更にチェック回路７０は制御情報中の
Ｍについてはそのままの状態で出力する。チェック回路
７０のチェック結果であるＶ’　、　Ｍ　、　Ｒ’　、
　Ｗ’の割込み要因情報はＰＳＷ６０のコンディジ７ン
コードフイールド６２、フラグレジスタ８０、および割
込み処理回路９０に導かれる。割込み処理回路９０には
ライトアクセスであるか否かを示すライト信号ＷＲＩＴ
Ｅ、　オよびＤＩＮＴ　Ｆ／Ｆ　７　ｏ　Ｏ（Ｄ出力信
号も導かれる。

割込み処理回路９０はチェック回路７０のチェック結果
（Ｖ’、　Ｍ　、　Ｒ’　、Ｗ’）および信号ＷＲＩＴ
Ｅに基づいて割込み処理の必要の有無を検出する。例え
はｖ′−”θ″の場合、ＤＩＮＴ　Ｆ／Ｆ１００によシ
割込みが禁止されていなければ、割込み処理回路９０は
（ページ不在を判断し）ページイン動作に入る割込みル
ーチン（マイクログログラム）へ分岐するための（図示
せぬ制御記憶に対する）マイクロアドレス、および割込
み信号を出力する。これに対し、ｖ’＝“１″或いはＤ
ＩＮＴ　Ｆ／Ｆ　７　ｏ　ｏによシ割込みが禁止されて
いる場合には、割込み処理回路９０はページイン動作に
入る割込みルーチンへ分岐するだめのマイクロアドレス
、、および割込み信号を出力しない。なお、割込み処理
回路９０は、Ｉ）ＩＮＴＦ／Ｆ　７　ｏ　ｏによシ割込
みが禁止されていなければ、ｖ′＝“１″の場合でも割
込み信号を出力することがある。即ち、割込み処理回路
９０は、ライト信号ＷＲＩＴＥがリードアクセスを示し
、且つＲ′＝“０”の場合、ライト信号ＷＲＩＴＥがラ
イトアクセスを示し且つＷ′＝“Ｏ”の場合、或いはラ
イト信号ＷＲＩＴＥがライトアクセスを示し且つＭ−０
”の場合などにも、それぞれ対しＥ、する割込みルーチ
ンへ分岐するだめのマイクロアドレス、および割込：み
信号を出力する。

ここで、従来例で問題となっていたチェインキュー操作
命令の実行について、第１図に示した如くデータブロッ
クＪＯとデータブロック１ノとが接がれているチェイン
キューに対してデータブロック１２を追加する場合を例
にとシ、第３図のフローチャートを参照して説明する。

この例ではチェインキュー操作命令を実現するマイクロ
プログラム（ファームウェア）を、チェインキー−操作
に際しページ不在などで割込みが発生する可能性がある
か否かをチェックするチェックルーチンと、割込み発生
の可能性のない場合にチェインキュー操作を実行する実
行ルーチンとで構成している。チェックルーチンの基本
構成は、ＤＩＮＴ　Ｆ／Ｆ　１００をセットして割込み
処理回路９０から割込み信号が出力されるのを禁止する
第１ブロツクと、チェインキュー操作命令を実行するの
に必袈となる全てのページが主記憶上に存在するか否か
など、ＴＬＢを用いてアドレス変換する際に割込みが発
生するか否かを各ページ毎に予めチェックする第２ブロ
ツクとからなる。

チェックルーチンの先頭では、ＤＩＮＴ　Ｆ／Ｆ１００
をセットするマイクロ命令が丈行される（第３図に示す
フローチャートのステップＳ　７）。

ＤＩＮＴ　Ｆ／Ｆ　７００の出力（セット出力）は卵、
１込み処理回路９０に導かれる。この例のようにＤＩＮ
Ｔ　Ｆ／Ｆ　１　ｏ　ｏがセット状態（Ｃある場合、割
込み処理回路９０からの割込み４．１弓の出力は清面さ
れる。このステップ８７が上記第１ブロツクに対応して
いる。

このようにして、割込み処理回路９０からの割込み信号
の出力をマイクロプログラムレベルで禁止すると、続い
て上述した第２ブロツクに対応するチェック処理用マイ
クロプログラムか実行される。このマイクログログラム
は、例えば第３図に示すようにステップ８２〜Ｓ６から
なる。ステップＳ２は、チェック対象となる４−ジの仮
想アドレスを実アドレスに袈倶するステップでおる。ス
テップＳ３は、ステップＳ２でのアドレス変換時に発生
する割込み要因情報（Ｖ’　、　Ｍ　、　Ｒ’　、　Ｗ
’　）をＰＳＷ６０およびフラグレジスタ８０にセット
するステップである。ステッ７ａＳ４は、フラグレジス
タ８０の内容を用いて割込み要因の有無を調べ、次のマ
イクロ命令に進むか、或いは割込み処理ルーチン（ステ
ラ７°Ｓ６）にマイクロプログラム分岐するかを決定す
るステップである。ステップＳ５は、割込み要因が無く
、且つチェック対象となる４−ジが存在している場合、
次の（−ジの仮想アドレスをめてステップＳ２に戻るス
テップである。

この例では、まずチェインキューの初期値である仮想ア
ドレスＡ（第１図に示す先頭データフロック１０の仮想
アドレス）が仮想アドレスレジスタ２０にセットされ、
前述したようにして仮想アドレスＡが実アドレス（Ａ′
）に変換される（ステップ８２）。このときチェック回
路７０で、前述の如く割込み要因が検出され、Ｖ′。

Ｍ　、　Ｒ’　、　Ｗ’からなる４種の割込み要因情報
が発生される。これら情報Ｖ’　、　Ｍ　、　Ｒ’　、
　Ｗ’は（前述したように割込み処理回路９０に導かれ
ると共に）ＰＳＷ６０のコンディションコードフィール
ド６２およびフラグレジスタ８０にセットされる（ステ
ップＳ　、？　）。

チェック回路７０のチェック結果（Ｖ’　、　Ｍ　。

Ｒ／　、　ｗ／　＞をＰＳＷ　６０　（のコンディジロ
ンコードフィールド６２）およびフラグレジスタ８０に
セットする動作（マイクロ命令）が終了すると、フラグ
レジスタ８０の内容を参照して割込み要因が有ったか否
かを判断し、この判断結果によシ次のマイクロ命令を実
行するか、或いは割込み処理ルーチンにマイクロプログ
ラム分岐するかを決定する動作（条件付分岐マイクロ命
令）が実行される（ステップ８４）。このステップＳ４
において割込み要因が無いものと判断された場合、次の
チェック対象ページの有無が判断され、対象ページがあ
れは当該４−ジの仮想アドレスがめられる（ステップ８
５）。この例では、ステラｆ８２のアドレス変換により
得られた実アドレス（実アドレスレジスタ４０の内容）
を用いて図示せぬ主記憶から次のアドレス（チェイン先
のデータブロックの仮想アドレス）を読み出す処理が行
なわれる。このとき主記憶から読み出されるアドレスは
第１図から明らかなようにＢ（チェイン先のデータブロ
ック１１の仮想アドレス）である。

このようにめた仮想アドレスがＡでない場合、このめた
アドレスＢが次のチェック対象ページの仮想アドレスと
判断され、今度はアドレスＢを実アドレスに変換する処
理（ステップＳ２）が行なわれる。このときも、続いて
ステップＳＪ、Ｓ（が行なわれる。そして割込み要因が
無いものと判断され（ステップｓ２のアドレス変換で得
られる実アドレスが正常に使えるも０と１ｔＪａ＠ｌＬ
）、＊／Ｃ次□　ｆ　ｘ　ｙり対象＜−ジが有るものと
判断された場合、実アドレス（仮想アドレスＢに対応す
る実アドレスＢ’）を用いて主記憶から次のアドレスを
読み出す処理が行なわれる。このとき主記憶から読み出
されるアドレスは、第１図から明らかなようにＡである
。このため、チェインキューのチェックは、ここで終了
となる。そこで次のチェック対象ページの仮想アドレス
として、チェインキューに追加するデータブロックＪ２
の仮想アドレスＣが決定され、ステラ７′ｓ２のアドレ
ス変換処理に進む。

この例では、データブロックノ２は外部記１．←上にの
み存在し、主記憶上に存在しない。したがって、仮想ア
ドレスＣを実アドレスに変換するアドレス変換の過程で
、チェック回路７ｏにおいてに一シネ在が割込み要因と
して検出される。この場合、チェック回路７ｏのチェッ
ク結果（Ｖ’　、　Ｍ　、　Ｒ’　、　Ｗ’　）中（７
）Ｖ’は”ｏ”となる。チェ、り回路７０のチェック結
果は割込み処理回路９０に導かれると共に、ＰＳＷ６０
およびフラグレジスタ８ｏにも導かれる。割込み処理回
路９０にはＤＩＮＴ　Ｆ／Ｆ　１０θのセット出力も導
かれている。このＤＩＮＴ　Ｆ／Ｆ　７００のセット出
力にょシ、割込み処理回路９０からの割込み信号の出力
が禁止される。このため、ＤＩＮＴ　Ｆ／Ｆ　１００が
セット状態にある場合には、この例のようにｖ′＝“Ｏ
″（−１！−シネ在）が検出されたとしても、ハードウ
ェアでの割込み信号は発生しない。したがって自動的に
４−ダイン動作に入る恐れはない。

ＰＳＷ　６０およびフラグレジスタ８θに導かれたチェ
ック回路７０のチェッ結果（Ｖ’　、　Ｍ　、　Ｒ’。

ｗｌ　）は、次のステップＳ　、？でこれらＰＳＷ　６
　。

（のコンディションコードフィールド６２）およびフラ
グレジスタ８０にセットされる。続いて、フラグレジス
タ８０が参照され、割込み要因の有無が判断される（ス
テップ８４）。この例のようにＶ′＝“Ｏ＃の場合、４
−シネ在に起因する割込み要因有シが判断され、マイク
ロプログ２ムレベルでのベージ不在に関する割込み処理
ルーチンが実行される（ステップ８６）。この割込み処
理ルーチンには、従来の自動的に４−ジイン動作を行な
う割込み処理ルーチンと異なって、４−ジイン動作が始
まると実行中のプログラムを中断して他のプログラムへ
処理を移すルーチンは含まれていない。即ち、この割込
み処理ルーチンでは、ベージイン動作だけが行なわれる
。このベージイン動作については説明を省略する。この
割込み処理ルーチンが終了すると、次のチェック対象ペ
ージが存在するか否かの判断が行なわれる。この例のよ
うに、次のチェ、り対象ページが存在しない場合には、
ＤＩＮＴ　Ｆ／Ｆ　１　ｏ　ｏをリセ、トシてハードウ
ェア割込みの禁止状態を解除する処理（ステップ８７）
が行なわれる。そして、マイクロプログラムはチェイン
キュー操作命令の実行ルーチン（ステップＳ８）に進む
。マイクロプログラムがステップＳＲに進んだ段階では
、チェインキー−操作を実行するのに必要となる全ペー
ジが主起１．Ｑに存在する。したがってステラ７″Ｓ８
でのチェインキュー操作実行ルーチンでは、（ＤＩＮＴ
　Ｆ／Ｆ１００がリセットされていても）−２−ノ不在
のハードウェア割込みは発生せず、命令を正常に実行す
ることができる。

なお、前記実施例では、チェックルーチンがチェインキ
ー−操作命令に対応するマイクロプログラム中に含まれ
ている場合について説明したが、チェックルーチンの実
行を指定する単独の命令（ソフトウェア命令）を用いる
ことも可能である。また、前記実施例ではマイクロプロ
グラム（ファームウェア）レベルの割込みについて説明
したが、従来のチェインキー−操作命令に先立って上述
のチェックルーチンを実行する命令を適用する場合、ン
７トゥエアレベルでの７００グラム割込みも可能となる
。この場合、チェインキー−操作命令の実行で必要とな
る各（−ゾについて、アドレス変換時の割込み要因の有
無を検出し、その結果を（コンディションコ−１’ＣＣ
としＣ）ＰＳＷ６０のコンｒイシゴンコードフィールド
６２に設定し、ソフトウェアにコンディジ９ンコードＣ
Ｃでエラー情報を通知する命令と、このコンディジ９ン
コードＣＣによシ、次の命令に進むか、或いは割込み処
理プログラムにプログラム分岐するかを決定す本命令を
適用すればよい。この方法では、仮想記憶システムのハ
ードウェア情報（ＴＬＢの制御情報など）のプログラム
での確認が可能となるので、効率のよいプログラムを作
成することが可能となる。

Ｃ発明の効果〕以上詳述したようにこの発明によれば、仮想記憶システ
ムにおいてチェインキー−操作命令など主記憶連続アク
セスを伴う高機能命令を効率的に実行することができる
。

【図面の簡単な説明】

第１図はチェインキー−データ構造の一例を示す図、第
２図はこの発明の一実施例に係る仮想記憶システムにお
ける演算制御装置の装部構成を示すブロック図、第３図
は動作を説明するための７０−チャートである。ＪＯ〜Ｊ２・・・データブロック、２０・・・仮想アド
レスレジスタ、３０・・・ＴＬＢ、４０・・・実アドレ
スレジスタ、６０・・・ＰＳＷ、６２・・・コンディシ
ョンコードフィールド、７０・・・チェック回路、８０
・・・フラグレジスタ、９０・・・割込み処理回路、１
００・・・割込み禁止フリツプフロツプ（ＤＩＮＴＦ／
Ｆ　）。

Claims

【特許請求の範囲】（り仮想アドレスを実アドレスに高速アドレス変換する
ためにＴＬＢを備えだ仮想記憶システムにおいて、上記
ＴＬＢを用いて仮想アドレスを実アドレスに変換する際
に検出される各種割込み要因ヲコンディションコードと
してＰＳＷ中のコンディションコードフィールドに設定
スるステップト、上記コンディションコードフィールド
に設定された上記コンディションコードを判断し、割込
み要因の肩無に応じて割込み処理プログラムにプログラ
ム分岐するか否かを決定するステップとを具備すること
を特徴とする仮想記憶制御方法。（２）仮想アドレスを実アドレスに高速アＰレス変換す
るためにＴＬＢを備えた仮想記憶システムにおいて、上
記ＴＬＢを用いて仮想アドレスを実アドレスに変換する
際に検出される各種割込み要因に基づく八−ドウェア割
込み信号の発生をマイクロプログラムレベルで禁止する
ステップと、上記各種割込み要因を所定レジスタに設定
するステップ、と、上記所定レジスタに設定畜れた上記
割込み要因を判断し、割込み要因の有無に応じて割込み
処理マイクロプログラムに分岐するふ否かを決定するス
テップとを具備することを特徴とする仮想記憶制御方法
。