JPH084221B2 - データ処理システムのバス補助回路 - Google Patents
データ処理システムのバス補助回路Info
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- JPH084221B2 JPH084221B2 JP60503814A JP50381485A JPH084221B2 JP H084221 B2 JPH084221 B2 JP H084221B2 JP 60503814 A JP60503814 A JP 60503814A JP 50381485 A JP50381485 A JP 50381485A JP H084221 B2 JPH084221 B2 JP H084221B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理システムにおけるバス導体の信
号の遷移を補助する回路に関する。
号の遷移を補助する回路に関する。
データ処理システムにおいては、例えば、CPUからメ
モリ装置にデータを転送するために、電源電圧に所定抵
抗値でプルアップされたデータ・バスを用いて、クロッ
ク・パルスに基づく所定のタイミングで、CPUは該デー
タ・バスを構成するバス導体を所定のビット毎にGND側
にドライブすることにより書込みデータを設定し、メモ
リは所定時間内に当該データを読み込むこととしてい
る。
モリ装置にデータを転送するために、電源電圧に所定抵
抗値でプルアップされたデータ・バスを用いて、クロッ
ク・パルスに基づく所定のタイミングで、CPUは該デー
タ・バスを構成するバス導体を所定のビット毎にGND側
にドライブすることにより書込みデータを設定し、メモ
リは所定時間内に当該データを読み込むこととしてい
る。
しかし、データ処理システムにおけるバス・ライン
は、システムを構成する各種装置及びその回路基板の隅
々にまで配線されるため、当該バス・ラインとGND間に
おいては無視できない浮遊容量値を有することとなる。
このため、特にバス導体の電位が、ローの状態からハイ
の状態に遷移する際には、信号の立上がり特性が緩慢と
なり、その分、メモリ装置側のデータ読取り許容期間が
減縮され、ひいては、読取りエラーを起こす危険性を有
していた。
は、システムを構成する各種装置及びその回路基板の隅
々にまで配線されるため、当該バス・ラインとGND間に
おいては無視できない浮遊容量値を有することとなる。
このため、特にバス導体の電位が、ローの状態からハイ
の状態に遷移する際には、信号の立上がり特性が緩慢と
なり、その分、メモリ装置側のデータ読取り許容期間が
減縮され、ひいては、読取りエラーを起こす危険性を有
していた。
本願発明は、バス導体の電位レベルの遷移の高速化を
図り、以て、データを読取る装置側の読取り許容時間に
余裕を与えることにより、上記従来技術の課題を解決す
ることを目的とする。
図り、以て、データを読取る装置側の読取り許容時間に
余裕を与えることにより、上記従来技術の課題を解決す
ることを目的とする。
本願発明は、プロセッサあるいは、メモリ等の周辺装
置の出力が通常ハイインピーダンス状態であるシステム
について適用される。すなわち、バスがプルアップ抵抗
あるいはプルダウン抵抗に接続され、通常インアクティ
ブ状態（ハイ、あるいはロー）にバスが維持され、デー
タの読み込み／書き込みの際に、アクティブ状態に該当
するバスについてのみ強制的に反対側の電位にドライブ
するデータ処理システムについて適用される。
置の出力が通常ハイインピーダンス状態であるシステム
について適用される。すなわち、バスがプルアップ抵抗
あるいはプルダウン抵抗に接続され、通常インアクティ
ブ状態（ハイ、あるいはロー）にバスが維持され、デー
タの読み込み／書き込みの際に、アクティブ状態に該当
するバスについてのみ強制的に反対側の電位にドライブ
するデータ処理システムについて適用される。
本願発明においては、個々のバス導体の電位の状態を
入力するためのフィードバック手段と、個々のバス導体
と電源を抵抗を介して接続する抵抗手段と、前記バス導
体の信号が第１の状態から第２の状態に遷移することを
補助するためにクロック・パルスに応答して前記電源電
圧を前記バス導体に供給できるスイッチ手段とからなる
補助手段と、前記フィードバック手段と前記補助手段に
接続され、前記スイッチ手段を制御するフリップ・フロ
ップ回路とゲート回路からなるロジック手段とからな
り、前記ロジック手段は、前記フィードバック手段から
の前記信号が前記第１の状態であり且つ前記クロック・
パルスの信号がアクティブになった場合に前記スイッチ
手段をオンにすることにより前記バス導体に前記電源電
圧を直接に印可供給し当該バス導体の信号の遷移を加速
し、それ以外のときはオフ状態に保つように前記スイッ
チ手段を制御することを特徴とするデータ処理システム
のバス補助回路を提供するものである。
入力するためのフィードバック手段と、個々のバス導体
と電源を抵抗を介して接続する抵抗手段と、前記バス導
体の信号が第１の状態から第２の状態に遷移することを
補助するためにクロック・パルスに応答して前記電源電
圧を前記バス導体に供給できるスイッチ手段とからなる
補助手段と、前記フィードバック手段と前記補助手段に
接続され、前記スイッチ手段を制御するフリップ・フロ
ップ回路とゲート回路からなるロジック手段とからな
り、前記ロジック手段は、前記フィードバック手段から
の前記信号が前記第１の状態であり且つ前記クロック・
パルスの信号がアクティブになった場合に前記スイッチ
手段をオンにすることにより前記バス導体に前記電源電
圧を直接に印可供給し当該バス導体の信号の遷移を加速
し、それ以外のときはオフ状態に保つように前記スイッ
チ手段を制御することを特徴とするデータ処理システム
のバス補助回路を提供するものである。
本願発明の一実施例を、以下、図の記載に基づいて説
明する。
明する。
第１図はプロセッサ10と、メモリー装置12と、プロセ
ッサ10及びメモリー装置12間に接続された多重導体デー
タ・バス14とを含む簡略に描いたデータ処理システムの
ブロック図である。データ・バス14はシステムが希望す
る特定データの増加による各データ・ビットのために別
個な導体を有する。
ッサ10及びメモリー装置12間に接続された多重導体デー
タ・バス14とを含む簡略に描いたデータ処理システムの
ブロック図である。データ・バス14はシステムが希望す
る特定データの増加による各データ・ビットのために別
個な導体を有する。
システム・クロック16はプロセッサ10及びメモリー装
置12間及び他の装置間のデータ転送及びその他の制御を
実行する。クロック16はデータ処理システムを制御する
ために出力18,20のような１つ又はそれ以上のクロック
出力を含むことができる。バス補助回路22はバス14の各
ビット導体に１つの複数のモジュール24を含む。バス補
助モジュール24はデータ・バス14の各導体に接続され、
プロセッサ10を補助してプロセッサ10からメモリー12へ
のデータ転送が行われる前にデータ・バス14の個々の導
体をインアクティブ（ハイ）状態に復帰する。共通入力
26はクロック出力20の１つに接続され、回路22は各モジ
ュール24について１つの複数の個々の出力28を持ち、そ
の各々はバス14の各ビット導体の１つに接続される。各
バス補助モジュール24はプルアップ回路30と後述するロ
ジック回路32とを持つ。
置12間及び他の装置間のデータ転送及びその他の制御を
実行する。クロック16はデータ処理システムを制御する
ために出力18,20のような１つ又はそれ以上のクロック
出力を含むことができる。バス補助回路22はバス14の各
ビット導体に１つの複数のモジュール24を含む。バス補
助モジュール24はデータ・バス14の各導体に接続され、
プロセッサ10を補助してプロセッサ10からメモリー12へ
のデータ転送が行われる前にデータ・バス14の個々の導
体をインアクティブ（ハイ）状態に復帰する。共通入力
26はクロック出力20の１つに接続され、回路22は各モジ
ュール24について１つの複数の個々の出力28を持ち、そ
の各々はバス14の各ビット導体の１つに接続される。各
バス補助モジュール24はプルアップ回路30と後述するロ
ジック回路32とを持つ。
第２図はプルアップ回路30とロジック回路32とを含む
第１図のバス補助モジュール24のブロック図である。プ
ルアップ回路30は電源34と、抵抗36,38から成る分圧回
路と、Ｎチャンネル・エンハンスメントMOSトランジス
タ46とを含む。プルアップ回路30の入力42はトランジス
タ46のゲートに接続され、プルアップ回路30の出力44は
前述の導体28によってデータ・バス14のビット導体の１
つに接続される。入力42に対する正パルスはトランジス
タ46をターンオンして電源34から導体28に接続されてい
る出力44に電流を流しうるようにする。フィードバック
導体44は出力導体28とロジック回路32との間に接続さ
れ、出力導体28の状態を感知してロジック回路32を制御
する感知手段を提供する。
第１図のバス補助モジュール24のブロック図である。プ
ルアップ回路30は電源34と、抵抗36,38から成る分圧回
路と、Ｎチャンネル・エンハンスメントMOSトランジス
タ46とを含む。プルアップ回路30の入力42はトランジス
タ46のゲートに接続され、プルアップ回路30の出力44は
前述の導体28によってデータ・バス14のビット導体の１
つに接続される。入力42に対する正パルスはトランジス
タ46をターンオンして電源34から導体28に接続されてい
る出力44に電流を流しうるようにする。フィードバック
導体44は出力導体28とロジック回路32との間に接続さ
れ、出力導体28の状態を感知してロジック回路32を制御
する感知手段を提供する。
ノア・ゲート50の１入力は共通入力導体26に接続さ
れ、ノア・ゲート50の他の入力はフィードバック導体44
に接続されているインバータ52の出力に接続される。第
２のノア・ゲート54は１方の入力が共通入力導体26に接
続され、他の入力はフィードバック導体44に接続され
る。
れ、ノア・ゲート50の他の入力はフィードバック導体44
に接続されているインバータ52の出力に接続される。第
２のノア・ゲート54は１方の入力が共通入力導体26に接
続され、他の入力はフィードバック導体44に接続され
る。
ノア・ゲート56及び58はノア・ゲート50の出力に接続
されているリセット端子Ｒとノア・ゲート54に接続され
ているセット端子Ｓとを持つセット・リセット・フリッ
プ・フロップ59を形成するように接続される。アンド・
ゲート60はその１入力が共通入力導体26に接続され、他
の入力はセット・リセット・フリップ・フロップ59のＱ
出力に接続されてロジック回路32のための出力ゲートを
提供する。
されているリセット端子Ｒとノア・ゲート54に接続され
ているセット端子Ｓとを持つセット・リセット・フリッ
プ・フロップ59を形成するように接続される。アンド・
ゲート60はその１入力が共通入力導体26に接続され、他
の入力はセット・リセット・フリップ・フロップ59のＱ
出力に接続されてロジック回路32のための出力ゲートを
提供する。
この実施例においては、出力導体28の“ハイ”信号は
そこに接続されている第１図のデータ・バス14のビット
導体においてインアクティブ状態である。出力導体28の
“ロー”信号は出力導体28に接続されているビット導体
においてアクティブ状態を表わす。
そこに接続されている第１図のデータ・バス14のビット
導体においてインアクティブ状態である。出力導体28の
“ロー”信号は出力導体28に接続されているビット導体
においてアクティブ状態を表わす。
データ転送サイクルが始まると、第１図のクロック16
はその出力20に正パルスを出力し、その出力パルスは第
２図のロジック回路32のアンド・ゲート60及びノア・ゲ
ート50の入力に導体26を介して入力する。出力導体28の
状態が“ロー”であると、それは導体44を介してフィー
ドバックされ、インバータ52で反転され、ノア・ゲート
50の他の入力に入力される。ノア・ゲート50の出力は
“ロー”となり、それはノア・ゲート56,58で形成され
ているフリップ・フロップ59のリセット端子Ｒに供給さ
れる。共通入力導体26の“ハイ”はノア・ゲート54の１
入力に供給され、導体44の“ロー”は他の入力に供給さ
れる。そのため、ノア・ゲート54の出力は“ハイ”にな
り、それがフリップ・フロップ59のセット端子Ｓに供給
される。リセット端子Ｒの“ロー”とセット端子Ｓの
“ハイ”とはフリップ・フロップのＱ端子を“ハイ”に
する。従って、アンド・ゲート60の２つの入力は“ハ
イ”となってアンドゲート60の出力を“ハイ”にし、そ
れがプルアップ回路の入力42に供給されてトランジスタ
46をターンオンする。前述のように、トランジスタ46の
ターンオンは出力導体28に電流を流して“ロー”アクテ
ィブ状態から“ハイ”インアクティブ状態に導体28の状
態を変化させる補助をする。この状態は第3A図乃至第3C
図に示す。第3A図は入力導体26の信号の波形であり、第
3B図は出力導体28の信号の波形であり、第3C図はプルア
ップ回路の入力42の入力信号の波形を表わす。第3A図の
正パルス61が第２図の共通入力導体26に達したとき、及
び第3B図の“ロー"62が第２図の出力導体28にあるとき
にはアンド・ゲート60の出力は入力パルス61の存在中第
3C図のパルス64で示すように“ハイ”となる。前述のよ
うに、これは第3B図の66で表わすように第２図のトラン
ジスタ46をターンオンする。
はその出力20に正パルスを出力し、その出力パルスは第
２図のロジック回路32のアンド・ゲート60及びノア・ゲ
ート50の入力に導体26を介して入力する。出力導体28の
状態が“ロー”であると、それは導体44を介してフィー
ドバックされ、インバータ52で反転され、ノア・ゲート
50の他の入力に入力される。ノア・ゲート50の出力は
“ロー”となり、それはノア・ゲート56,58で形成され
ているフリップ・フロップ59のリセット端子Ｒに供給さ
れる。共通入力導体26の“ハイ”はノア・ゲート54の１
入力に供給され、導体44の“ロー”は他の入力に供給さ
れる。そのため、ノア・ゲート54の出力は“ハイ”にな
り、それがフリップ・フロップ59のセット端子Ｓに供給
される。リセット端子Ｒの“ロー”とセット端子Ｓの
“ハイ”とはフリップ・フロップのＱ端子を“ハイ”に
する。従って、アンド・ゲート60の２つの入力は“ハ
イ”となってアンドゲート60の出力を“ハイ”にし、そ
れがプルアップ回路の入力42に供給されてトランジスタ
46をターンオンする。前述のように、トランジスタ46の
ターンオンは出力導体28に電流を流して“ロー”アクテ
ィブ状態から“ハイ”インアクティブ状態に導体28の状
態を変化させる補助をする。この状態は第3A図乃至第3C
図に示す。第3A図は入力導体26の信号の波形であり、第
3B図は出力導体28の信号の波形であり、第3C図はプルア
ップ回路の入力42の入力信号の波形を表わす。第3A図の
正パルス61が第２図の共通入力導体26に達したとき、及
び第3B図の“ロー"62が第２図の出力導体28にあるとき
にはアンド・ゲート60の出力は入力パルス61の存在中第
3C図のパルス64で示すように“ハイ”となる。前述のよ
うに、これは第3B図の66で表わすように第２図のトラン
ジスタ46をターンオンする。
第２図の出力導体28の状態が“ハイ”のとき、この
“ハイ”はインバータ52で“ロー”に反転され、クロッ
ク16からの導体26の正パルスと共にノア・ゲート50に供
給される。この場合、ノア・ゲート50及び54の出力が両
方共“ロー”となり、フリップ・フロップ59のＱ出力が
“ロー”のままとなるのでアンド・ゲート60の出力を
“ロー”に保持する。この“ロー”はトランジスタ46の
ゲートに供給されてトランジスタ46をディセーブルする
が、プルアップ回路が導体28の状態に影響を与えない。
この状態は第4A図乃至第4C図に表わす。第4A図は入力導
体26の信号の波形であって、導体28の状態が第4B図の72
で示すように、“ハイ”のときに発生するクロック・パ
ルス70を示す。第4C図はプルアップ回路の出力44の波形
を示し、この場合、アンド・ゲート60が前述のように
“ロー”又はオフに保持されているので“ロー”に維持
されたままである。
“ハイ”はインバータ52で“ロー”に反転され、クロッ
ク16からの導体26の正パルスと共にノア・ゲート50に供
給される。この場合、ノア・ゲート50及び54の出力が両
方共“ロー”となり、フリップ・フロップ59のＱ出力が
“ロー”のままとなるのでアンド・ゲート60の出力を
“ロー”に保持する。この“ロー”はトランジスタ46の
ゲートに供給されてトランジスタ46をディセーブルする
が、プルアップ回路が導体28の状態に影響を与えない。
この状態は第4A図乃至第4C図に表わす。第4A図は入力導
体26の信号の波形であって、導体28の状態が第4B図の72
で示すように、“ハイ”のときに発生するクロック・パ
ルス70を示す。第4C図はプルアップ回路の出力44の波形
を示し、この場合、アンド・ゲート60が前述のように
“ロー”又はオフに保持されているので“ロー”に維持
されたままである。
出力導体28の状態が“ハイ”であるが、第１図のプロ
セッサ10によって“ロー”又はアクティブに変化する
と、アンド・ゲート60は第4A図乃至第4C図と共に前述し
たようにターンオフ又は“ロー”状態となる。アンド・
ゲート60がオフのままであり、トランジスタ46を十分な
時間中オフに保持すると、第１図のプロセッサ10が第２
図の出力導体28の状態を“ロー”又はアクティブ状態に
変化させることができる。これはプロセッサ10の出力と
プルアップ回路30の出力との間のコンテンションをすべ
て防止して、それにより導体28の状態を、この場合、
“ハイ”又はインアクティブ状態から“ロー”又はアク
ティブ状態に変化させるに必要な時間を短くすることが
できる。この状態は第5A図乃至第5C図に示してあり、第
5A図のパルス80は第１図のクロック16からの正パルスを
表わし、導体28の状態ば第5B図の82で示すように“ハ
イ”である。入力42の信号は第5C図に示すように正パル
ス80の存在中“ロー”のままに保持される。“ハイ”状
態から“ロー”状態へのトランジスタ84の遷移は第１図
のプロセッサ10の出力によって制御され、前述したよう
にプルアップ回路30によって干渉されない。
セッサ10によって“ロー”又はアクティブに変化する
と、アンド・ゲート60は第4A図乃至第4C図と共に前述し
たようにターンオフ又は“ロー”状態となる。アンド・
ゲート60がオフのままであり、トランジスタ46を十分な
時間中オフに保持すると、第１図のプロセッサ10が第２
図の出力導体28の状態を“ロー”又はアクティブ状態に
変化させることができる。これはプロセッサ10の出力と
プルアップ回路30の出力との間のコンテンションをすべ
て防止して、それにより導体28の状態を、この場合、
“ハイ”又はインアクティブ状態から“ロー”又はアク
ティブ状態に変化させるに必要な時間を短くすることが
できる。この状態は第5A図乃至第5C図に示してあり、第
5A図のパルス80は第１図のクロック16からの正パルスを
表わし、導体28の状態ば第5B図の82で示すように“ハ
イ”である。入力42の信号は第5C図に示すように正パル
ス80の存在中“ロー”のままに保持される。“ハイ”状
態から“ロー”状態へのトランジスタ84の遷移は第１図
のプロセッサ10の出力によって制御され、前述したよう
にプルアップ回路30によって干渉されない。
ロジック回路32のノア・ゲート50,54,56,58はカリフ
ォルニア州マウンテンビューのフェアチャイルド・カメ
ラ・アンド・インスツルーメント・コーポレーションか
ら購入できる74FO2チップで与えられ、インバータ52及
びアンド・ゲート60はテキサス州リチャードソンのテキ
サス・インスツルーメント・コーポレーションから購入
できる74S38チップを用いて適当に接続することができ
る。プルアップ回路30はバス補助チップで形成するか、
又はVQ1001の名でカリフォルニア州サンタクララのシリ
コニックスから購入できるＮチャンネル・エンハンスメ
ントMOSトランジスタで形成することができる。分圧回
路は2kΩ抵抗36と3kΩ抵抗38で作ることができる。
ォルニア州マウンテンビューのフェアチャイルド・カメ
ラ・アンド・インスツルーメント・コーポレーションか
ら購入できる74FO2チップで与えられ、インバータ52及
びアンド・ゲート60はテキサス州リチャードソンのテキ
サス・インスツルーメント・コーポレーションから購入
できる74S38チップを用いて適当に接続することができ
る。プルアップ回路30はバス補助チップで形成するか、
又はVQ1001の名でカリフォルニア州サンタクララのシリ
コニックスから購入できるＮチャンネル・エンハンスメ
ントMOSトランジスタで形成することができる。分圧回
路は2kΩ抵抗36と3kΩ抵抗38で作ることができる。
バス補助回路は個々の回路成分で作るように表わして
あるが、プルアップ回路30、ロジック回路32又はそれら
を全部含めた標準の設計及び製造技術により集積回路チ
ップに作ることができるということは当然である。
あるが、プルアップ回路30、ロジック回路32又はそれら
を全部含めた標準の設計及び製造技術により集積回路チ
ップに作ることができるということは当然である。
以上の説明により、この発明によるデータ転送バスを
有するデータ処理システムに使用するためのバス補助回
路はデータ転送バスの個々のビット導体の状態の遷移、
すなわちアクティブ状態からインアクティブ状態への遷
移を助け、しかしそれがディセーブルされてバス補助回
路からコンテンションなしにインアクティブ状態からア
クティブ状態に対する遷移を可能にする。これはプロセ
ッサ及びメモリー装置間以外のデータ送信バスにも使用
することができ、その他、例えば、データ・ビットの状
態もインアクティブ状態を“ロー”にし、アクティブ状
態を“ハイ”にするという設定を入れ換えることもでき
るということは容易に理解できる。
有するデータ処理システムに使用するためのバス補助回
路はデータ転送バスの個々のビット導体の状態の遷移、
すなわちアクティブ状態からインアクティブ状態への遷
移を助け、しかしそれがディセーブルされてバス補助回
路からコンテンションなしにインアクティブ状態からア
クティブ状態に対する遷移を可能にする。これはプロセ
ッサ及びメモリー装置間以外のデータ送信バスにも使用
することができ、その他、例えば、データ・ビットの状
態もインアクティブ状態を“ロー”にし、アクティブ状
態を“ハイ”にするという設定を入れ換えることもでき
るということは容易に理解できる。
以上説明した実施例はプロセッサ及びメモリー装置間
のデータ・バスに関するものであり、プロセッサはデー
タ・バスの導体の状態を制御するものであるが、この発
明はメモリーがバス導体の状態を制御するようにしたメ
モリー・バスについても、プロセッサ及び周辺装置間を
接続するデータ・バスについても、又各周辺装置間を接
続するデータ・バスについても等しく有益である。
のデータ・バスに関するものであり、プロセッサはデー
タ・バスの導体の状態を制御するものであるが、この発
明はメモリーがバス導体の状態を制御するようにしたメ
モリー・バスについても、プロセッサ及び周辺装置間を
接続するデータ・バスについても、又各周辺装置間を接
続するデータ・バスについても等しく有益である。
本願発明は、以上の様な構成を採用したことにより、
バス上の信号の遷移、特にロー・アクティブ状態からハ
イ・アクティブ状態にセットするに必要な時間を大幅に
減縮でき、以て、メモリ・アクセスに与えられた許容時
間に余裕を与え、データ処理システムにおけるハードウ
エアの拡張等によるバス・ラインとGND間における浮遊
容量の増大に伴うメモリ転送エラーを回避することがで
きた。
バス上の信号の遷移、特にロー・アクティブ状態からハ
イ・アクティブ状態にセットするに必要な時間を大幅に
減縮でき、以て、メモリ・アクセスに与えられた許容時
間に余裕を与え、データ処理システムにおけるハードウ
エアの拡張等によるバス・ラインとGND間における浮遊
容量の増大に伴うメモリ転送エラーを回避することがで
きた。
第１図は、この発明のバス補助回路を利用したデータ
処理システムの簡略ブロック図である。 第２図は、第１図のバス補助回路のロジック図であ
る。 第3A図乃至第3C図は、バス導体がインアクティブ状態
に復帰するときの第２図のバス補助回路の波形を表わす
図である。 第4A図乃至第4C図は、バス導体がインアクティブ状態
に残るときの第２図のバス補助回路の波形を例示する図
である。 第5A図乃至第5C図は、バス導体の状態がそのインアク
ティブ状態からそのアクティブ状態に変化するときの第
２図のバス補助回路の波形を表わす図である。
処理システムの簡略ブロック図である。 第２図は、第１図のバス補助回路のロジック図であ
る。 第3A図乃至第3C図は、バス導体がインアクティブ状態
に復帰するときの第２図のバス補助回路の波形を表わす
図である。 第4A図乃至第4C図は、バス導体がインアクティブ状態
に残るときの第２図のバス補助回路の波形を例示する図
である。 第5A図乃至第5C図は、バス導体の状態がそのインアク
ティブ状態からそのアクティブ状態に変化するときの第
２図のバス補助回路の波形を表わす図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロステツク，ポール アイクル アメリカ合衆国 92127 カリフオルニア サン デイエゴ，カレラ プレイス 11480 (72)発明者 サーニー，マデイ ハミデイ アメリカ合衆国 92037 カリフオルニア ラ ホイア，ヴアイア サノマ 8430- 53 (56)参考文献 特開 昭57−152588（ＪＰ，Ａ) 特開 昭58−33739（ＪＰ，Ａ)
Claims (1)
- 【請求項１】個々のバス導体の電位の状態を入力するた
めのフィードバック手段（44）と、 個々のバス導体と電源を抵抗を介して接続する抵抗手段
（36）と、前記バス導体の信号が第１の状態から第２の
状態に遷移することを補助するためにクロック・パルス
（16）に応答して前記電源電圧を前記バス導体に供給で
きるスイッチ手段（46）とからなる補助手段（30）と、 前記フィードバック手段（44）と前記補助手段（30）に
接続され、前記スイッチ手段（46）を制御するフリップ
・フロップ回路（50、54、56、58）とゲート回路（52、
60）からなるロジック手段（32）とからなり、 前記ロジック手段（32）は、前記フィードバック手段
（44）からの前記信号が前記第１の状態であり且つ前記
クロック・パルス（16）の信号がアクティブになった場
合に前記スイッチ手段（46）をオンにすることにより前
記バス導体に前記電源電圧を直接に印可供給し当該バス
導体の信号の遷移を加速し、それ以外のときはオフ状態
に保つように前記スイッチ手段（46）を制御することを
特徴とするデータ処理システムのバス補助回路。
Applications Claiming Priority (3)
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|---|---|---|---|
| US06/644,407 US4598216A (en) | 1984-08-27 | 1984-08-27 | Assist circuit for a data bus in a data processing system |
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