JPH0523452B2 - - Google Patents
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- JPH0523452B2 JPH0523452B2 JP61030314A JP3031486A JPH0523452B2 JP H0523452 B2 JPH0523452 B2 JP H0523452B2 JP 61030314 A JP61030314 A JP 61030314A JP 3031486 A JP3031486 A JP 3031486A JP H0523452 B2 JPH0523452 B2 JP H0523452B2
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- JP
- Japan
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- bus
- circuit
- output
- line driver
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
トライステート出力のラインドライバによつて
複数のバスマスタが接続されるバスにおいて、バ
スに存在する静電容量により、過渡現象が発生し
て、該バスの論理レベルの変化が、バスマスタの
出力インピーダンスの変化時点より遅延すること
を防止する。
複数のバスマスタが接続されるバスにおいて、バ
スに存在する静電容量により、過渡現象が発生し
て、該バスの論理レベルの変化が、バスマスタの
出力インピーダンスの変化時点より遅延すること
を防止する。
本発明は一つのバスにトライステート出力のラ
インドライバによつて接続された複数のバスマス
タが存在する回路において、バスに存在する静電
容量による動作時間の遅延を防止するバス制御回
路に関する。
インドライバによつて接続された複数のバスマス
タが存在する回路において、バスに存在する静電
容量による動作時間の遅延を防止するバス制御回
路に関する。
一つのバスに、このバスの占有権を主張する複
数のバスマスタが存在する回路、例えば複数のプ
ロセサが共通のバスを使用してメモリをアクセス
するような計算機の回路等においては、論理素子
の節約、論理のスピードアツプ、消費電力の低減
に有効なトライステート出力のラインドライバに
よるワイヤード結合と呼ばれる接続方法で、各プ
ロセサのバスマスタをバスに接続するのが一般的
である。
数のバスマスタが存在する回路、例えば複数のプ
ロセサが共通のバスを使用してメモリをアクセス
するような計算機の回路等においては、論理素子
の節約、論理のスピードアツプ、消費電力の低減
に有効なトライステート出力のラインドライバに
よるワイヤード結合と呼ばれる接続方法で、各プ
ロセサのバスマスタをバスに接続するのが一般的
である。
この場合、装置の高速化を計るためには、一つ
のバスマスタがバスの占有権を放棄した時、他の
バスマスタが直ちにバスの占有権を取得しうるこ
とが必要である。
のバスマスタがバスの占有権を放棄した時、他の
バスマスタが直ちにバスの占有権を取得しうるこ
とが必要である。
第３図は従来のバスマスタ接続の一例を示すブ
ロツク図で、第４図は第３図の動作を説明する図
である。
ロツク図で、第４図は第３図の動作を説明する図
である。
バス５には例えばプロセサのバスマスタ２と３
が接続され、負荷としてメモリ４が接続されてい
る。そしてバスマスタ２と３からの制御信号がト
ライステート出力のラインドライバにより出力さ
れ、バス５上でワイヤード結合がとられている。
が接続され、負荷としてメモリ４が接続されてい
る。そしてバスマスタ２と３からの制御信号がト
ライステート出力のラインドライバにより出力さ
れ、バス５上でワイヤード結合がとられている。
トライステート出力とは、通常の論理素子の出
力レベルが“Ｈ”，“Ｌ”の二つの電圧レベルであ
り、それを論理“１”，“０”に対応させているの
に対し、“Ｈ”，“Ｌ”の二つの電圧レベルの他に、
出力線が実質的に切り離された状態（高インピー
ダンス：“High Ｚ”という）にすることができ
る出力（回路）のことである。
力レベルが“Ｈ”，“Ｌ”の二つの電圧レベルであ
り、それを論理“１”，“０”に対応させているの
に対し、“Ｈ”，“Ｌ”の二つの電圧レベルの他に、
出力線が実質的に切り離された状態（高インピー
ダンス：“High Ｚ”という）にすることができ
る出力（回路）のことである。
トライステート出力の素子は、イネーブル端子
に“１”を入力すると通常のTTL論理素子と同
等になり、論理入力端子の入力と素子の論理機能
によつて出力が決まり、出力電圧が“Ｈ”，“Ｌ”
いずれのレベルであつても出力インピーダンスは
非常に低い（０〜数10Ω）。
に“１”を入力すると通常のTTL論理素子と同
等になり、論理入力端子の入力と素子の論理機能
によつて出力が決まり、出力電圧が“Ｈ”，“Ｌ”
いずれのレベルであつても出力インピーダンスは
非常に低い（０〜数10Ω）。
イネーブル端子に“０”を入力すると“High
Ｚ”になり出力が電気的に切り離され、電気的に
も論理的にも無関係になる。
Ｚ”になり出力が電気的に切り離され、電気的に
も論理的にも無関係になる。
従つて、すべてのラインドライバのイネーブル
端子に“０”を入力すると出力するものがなくな
り、バスの電位が定まらなくなるので、プルアツ
プ抵抗１により電源Vcの電圧を印加して電位を
“Ｈ”にして使用する。このプルアツプ抵抗１の
値は、ラインドライバの負荷能力の点からあまり
抵くすることはできず、一般に数ＫΩの値が用い
られる。
端子に“０”を入力すると出力するものがなくな
り、バスの電位が定まらなくなるので、プルアツ
プ抵抗１により電源Vcの電圧を印加して電位を
“Ｈ”にして使用する。このプルアツプ抵抗１の
値は、ラインドライバの負荷能力の点からあまり
抵くすることはできず、一般に数ＫΩの値が用い
られる。
なおトライステート出力の素子をワイヤード結
合するときはイネーブル入力を“１”とするもの
は必ず一つにしなければならない。同時に２つ以
上の素子がイネーブルされると素子破壊が起こり
うるためである。
合するときはイネーブル入力を“１”とするもの
は必ず一つにしなければならない。同時に２つ以
上の素子がイネーブルされると素子破壊が起こり
うるためである。
上記のようにバスマスタ２及び３が共にライン
ドライバのイネーブル端子に“０”を入力し、バ
ス５に信号を送出していない時、プルアツプ抵抗
１により、電源Vcの電圧が印加されてバス５上
の電圧レベルは“Ｈ”になつている。
ドライバのイネーブル端子に“０”を入力し、バ
ス５に信号を送出していない時、プルアツプ抵抗
１により、電源Vcの電圧が印加されてバス５上
の電圧レベルは“Ｈ”になつている。
バスマスタ２と３は同等であるため、第４図を
用いてバスマスタ２の動作で代表させて説明す
る。
用いてバスマスタ２の動作で代表させて説明す
る。
バスマスタ２のラインドライバ６はトライステ
ート出力であり、端子Ａから与えられるイネーブ
ル信号および論理入力が第４図１に示す如く、共
に“１”の時は、その出力インピーダンスを低く
し接地電位にするため、バスから電流を吸収して
出力電圧レベルを“Ｌ”とする。これによりバス
マスタ２はバスの占有を主張する。
ート出力であり、端子Ａから与えられるイネーブ
ル信号および論理入力が第４図１に示す如く、共
に“１”の時は、その出力インピーダンスを低く
し接地電位にするため、バスから電流を吸収して
出力電圧レベルを“Ｌ”とする。これによりバス
マスタ２はバスの占有を主張する。
ここで、バスマスタ２がバス５の使用を完了す
ると、端子Ａから与えられるイネーブル信号が
“１”から“０”に変化する。ラインドライバ６
はイネーブル信号が“１”から“０”に変化する
と、“High Ｚ”になり出力が切り離される。従
つて、バス５上では電流を吸収するものが無くな
り、プルアツプ抵抗１を流れる電流が少なくなつ
て電位が上昇し、レベルは“Ｈ”となる。
ると、端子Ａから与えられるイネーブル信号が
“１”から“０”に変化する。ラインドライバ６
はイネーブル信号が“１”から“０”に変化する
と、“High Ｚ”になり出力が切り離される。従
つて、バス５上では電流を吸収するものが無くな
り、プルアツプ抵抗１を流れる電流が少なくなつ
て電位が上昇し、レベルは“Ｈ”となる。
ここで理想的には第４図２に示す如く、バスマ
スタ２のバス占有権が終了したことが示される。
スタ２のバス占有権が終了したことが示される。
しかし、バス５上には回路の浮遊容量による静
電容量が存在するため、この静電容量をプルアツ
プ抵抗１を通して充電する過渡現象が発生し、第
４図３に示す如くバス５の電位は除々に上昇す
る。従つて、バス５の負荷であるメモリ４のレシ
ーバ７の出力Ｂは、入力が閾値に達する迄、第４
図４に示す如く“１”から“０”になるタイミン
グが時間Ｔの間遅延することとなる。
電容量が存在するため、この静電容量をプルアツ
プ抵抗１を通して充電する過渡現象が発生し、第
４図３に示す如くバス５の電位は除々に上昇す
る。従つて、バス５の負荷であるメモリ４のレシ
ーバ７の出力Ｂは、入力が閾値に達する迄、第４
図４に示す如く“１”から“０”になるタイミン
グが時間Ｔの間遅延することとなる。
上記の如く、従来の回路では第４図１に示すバ
スマスタの端子Ａから与えられるイネーブル信号
の変化時点から、第４図４に示すメモリのレシー
バ出力Ｂの変化時点まで、時間差Ｔが発生する。
バス設計上、この時間差Ｔを考慮して常に時間的
余裕をもつた回路にする必要があり（例えばライ
ンドライバの遅延時間が大きいものと見なして設
計する）、高速化のための障害となつているとい
う問題がある。
スマスタの端子Ａから与えられるイネーブル信号
の変化時点から、第４図４に示すメモリのレシー
バ出力Ｂの変化時点まで、時間差Ｔが発生する。
バス設計上、この時間差Ｔを考慮して常に時間的
余裕をもつた回路にする必要があり（例えばライ
ンドライバの遅延時間が大きいものと見なして設
計する）、高速化のための障害となつているとい
う問題がある。
本発明はこのような問題点に鑑み、どのバスマ
スタもバス占有権を有しない間、即ちすべてのバ
スマスタのラインドライバ６が“High Ｚ”であ
る間、バス５の電圧レベルを低インピーダンスで
“Ｈ”に確定する回路を設け、過渡現象の発生を
阻止して前記時間差Ｔを無くするようにしたもの
である。
スタもバス占有権を有しない間、即ちすべてのバ
スマスタのラインドライバ６が“High Ｚ”であ
る間、バス５の電圧レベルを低インピーダンスで
“Ｈ”に確定する回路を設け、過渡現象の発生を
阻止して前記時間差Ｔを無くするようにしたもの
である。
第１図は本発明の一実施例を示す回路のブロツ
ク図である。
ク図である。
２〜７は第３図と同様である。８はバス５の電
圧レベルを確定する確定回路、９はすべてのバス
マスタのイネーブル信号のNORをとるNOR回
路、１０はNOR回路９の出力により、すべての
バスマスタ２〜Ｎがバス５を占有していない時、
出力インピーダンスを低くすると共に、バス５の
電位を“Ｈ”にするラインドライバである。
圧レベルを確定する確定回路、９はすべてのバス
マスタのイネーブル信号のNORをとるNOR回
路、１０はNOR回路９の出力により、すべての
バスマスタ２〜Ｎがバス５を占有していない時、
出力インピーダンスを低くすると共に、バス５の
電位を“Ｈ”にするラインドライバである。
図には示されていないがＮはＮ番目のバスマス
タを示す。
タを示す。
確定回路８のラインドライバ１０はバスマスタ
のイネーブル信号のNOR出力をNOR回路９から
受け、バスマスタのラインドライバ６がすべて
“High Ｚ”の時、イネーブル端子を“１”とし
て出力インピーダンスを低くして、バス５の電位
を“Ｈ”とし、ラインドライバ６のどれかが低イ
ンピーダンスとなつてバス５の電流を吸収する
時、出力を“High Ｚ”とする構成とする。
のイネーブル信号のNOR出力をNOR回路９から
受け、バスマスタのラインドライバ６がすべて
“High Ｚ”の時、イネーブル端子を“１”とし
て出力インピーダンスを低くして、バス５の電位
を“Ｈ”とし、ラインドライバ６のどれかが低イ
ンピーダンスとなつてバス５の電流を吸収する
時、出力を“High Ｚ”とする構成とする。
上記構成のように、確定回路８が存在すること
により、バス５上には常にイネーブルになつたラ
インドライバが１つ存在することになる。従つ
て、バス５は常にインピーダンスの低い回路によ
り、接地または電源に接続されることになり、前
記バス５に存在する静電容量の影響を無くし、バ
スマスタのイネーブル信号の変化に対応して、直
ちにバス５の電圧レベルすなわち論理レベルを変
化させることができる。
により、バス５上には常にイネーブルになつたラ
インドライバが１つ存在することになる。従つ
て、バス５は常にインピーダンスの低い回路によ
り、接地または電源に接続されることになり、前
記バス５に存在する静電容量の影響を無くし、バ
スマスタのイネーブル信号の変化に対応して、直
ちにバス５の電圧レベルすなわち論理レベルを変
化させることができる。
第２図は第１図の動作を説明する図である。
第２図において、バスマスタ２，３，…Ｎの各
トライステート６にイネーブル信号を与える端子
Ａから、確定回路８のNOR回路９にイネーブル
信号が送出される。
トライステート６にイネーブル信号を与える端子
Ａから、確定回路８のNOR回路９にイネーブル
信号が送出される。
例えばバスマスタ２がバス５を使用していた
が、この使用が完了し、イネーブル信号を第２図
１に示す如く、“１”から“０”に変化させて端
子Ａに入力すると、ラインドライバ６の出力イン
ピーダンスは第２図２に示す如く“High Ｚ”と
なる。
が、この使用が完了し、イネーブル信号を第２図
１に示す如く、“１”から“０”に変化させて端
子Ａに入力すると、ラインドライバ６の出力イン
ピーダンスは第２図２に示す如く“High Ｚ”と
なる。
この時確定回路８のNOR回路９の出力は、バ
スマスタ２〜Ｎのイネーブル信号が総て“０”で
あるため、第２図５に示す如く、“０”から“１”
に変化する。従つて確定回路８のラインドライバ
１０の出力インピーダンスは第２図６に示す如
く、それ迄の“High Ｚ”から、低インピーダン
スに変化し、同時に電流をバス５に供給し、バス
５の電位を“Ｈ”にする。
スマスタ２〜Ｎのイネーブル信号が総て“０”で
あるため、第２図５に示す如く、“０”から“１”
に変化する。従つて確定回路８のラインドライバ
１０の出力インピーダンスは第２図６に示す如
く、それ迄の“High Ｚ”から、低インピーダン
スに変化し、同時に電流をバス５に供給し、バス
５の電位を“Ｈ”にする。
この時のラインドライバ１０の出力インピーダ
ンスは、第３図に示すプルアツプ抵抗１に比し、
非常に低いため、バス５に存在する静電容量に基
づく過渡現象は無視し得る程度に短く、メモリ４
のレシーバ７の出力Ｂは第２図７に示す如く、直
ちに“１”から“０”に変化する。
ンスは、第３図に示すプルアツプ抵抗１に比し、
非常に低いため、バス５に存在する静電容量に基
づく過渡現象は無視し得る程度に短く、メモリ４
のレシーバ７の出力Ｂは第２図７に示す如く、直
ちに“１”から“０”に変化する。
なお、ラインドライバの出力は論理入力の
NOTであり、バスマスタのバス占有主張を示す
ときバス上の信号が“Ｌ”になることを前提に説
明したが、必ずしもこの通りでなくてもよい。例
えばバスマスタのバス占有主張を示すときバス上
の信号が“Ｈ”になるのであれば、確定用回路８
のラインドライバ１０は逆に“Ｌ”になるように
すればよい。
NOTであり、バスマスタのバス占有主張を示す
ときバス上の信号が“Ｌ”になることを前提に説
明したが、必ずしもこの通りでなくてもよい。例
えばバスマスタのバス占有主張を示すときバス上
の信号が“Ｈ”になるのであれば、確定用回路８
のラインドライバ１０は逆に“Ｌ”になるように
すればよい。
以上説明した如く、本発明は一つのバスマスタ
がバス占有権を放棄した時、他のバスマスタがバ
ス占有権を確保するのひ、バス上の過渡現象によ
る遅延時間が無くなる為、高速動作を可能とする
ことができる。
がバス占有権を放棄した時、他のバスマスタがバ
ス占有権を確保するのひ、バス上の過渡現象によ
る遅延時間が無くなる為、高速動作を可能とする
ことができる。
第１図は本発明の一実施例を示す回路のブロツ
ク図、第２図は第１図の動作を説明する図、第３
図は従来のバスマスタ接続の一例を示すブロツク
図、第４図は第３図の動作を説明する図である。 図において、１はプルアツプ抵抗、２，３はバ
スマスタ、４はメモリ、５はバス、６，１０はト
ライステート出力のラインドライバ、７はレシー
バ、８は確定回路、９はNOR回路である。
ク図、第２図は第１図の動作を説明する図、第３
図は従来のバスマスタ接続の一例を示すブロツク
図、第４図は第３図の動作を説明する図である。 図において、１はプルアツプ抵抗、２，３はバ
スマスタ、４はメモリ、５はバス、６，１０はト
ライステート出力のラインドライバ、７はレシー
バ、８は確定回路、９はNOR回路である。
Claims (1)
- 【特許請求の範囲】 １ 一つのバス５に、トライステート出力のライ
ンドライバ６によつて接続された複数のバスマス
タ２〜が存在する回路において、 該バスマスタ２〜のラインドライバ６のイネー
ブル端子に入力されるイネーブル信号をすべて入
力とするNOR回路９と、 該NOR回路９の出力をイネーブル信号として
イネーブル端子に入力する、トライステート出力
のラインドライバ１０によつてバス５に接続され
る確定用回路８とを設けたことを特徴とするバス
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031486A JPS62187954A (ja) | 1986-02-14 | 1986-02-14 | バス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031486A JPS62187954A (ja) | 1986-02-14 | 1986-02-14 | バス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62187954A JPS62187954A (ja) | 1987-08-17 |
| JPH0523452B2 true JPH0523452B2 (ja) | 1993-04-02 |
Family
ID=12300329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031486A Granted JPS62187954A (ja) | 1986-02-14 | 1986-02-14 | バス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62187954A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831003B2 (ja) * | 1989-10-04 | 1996-03-27 | 日本電気株式会社 | バス占有回路 |
| JP3566630B2 (ja) | 2000-07-28 | 2004-09-15 | Ｎｅｃマイクロシステム株式会社 | カードシステム、それに用いるｉｃカード及びカードリーダライタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1093493B (it) * | 1978-03-23 | 1985-07-19 | Honeywell Inf Systems | Circuito di trasmissione bidirezionale di segnali interbloccati |
-
1986
- 1986-02-14 JP JP3031486A patent/JPS62187954A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62187954A (ja) | 1987-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |