JPH0843501A - モード設定回路 - Google Patents
モード設定回路Info
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- JPH0843501A JPH0843501A JP6174987A JP17498794A JPH0843501A JP H0843501 A JPH0843501 A JP H0843501A JP 6174987 A JP6174987 A JP 6174987A JP 17498794 A JP17498794 A JP 17498794A JP H0843501 A JPH0843501 A JP H0843501A
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Abstract
(57)【要約】
【目的】 回路規模が小型で、低消費電力のモード設定
回路を提供する。 【構成】 モード設定データ入力部１はモード設定デー
タ１ａを入力するためのもので、例えばスイッチ等で構
成されている。検出回路２は、モード設定データ入力部
１から入力されたモード設定データ１ａの変化を検出す
るための回路で、データ変化検出信号２ｂと検出後のデ
ータ２ａとを出力する。パルス発生回路３は、データ変
化検出信号２ｂに応答して、ＬＳＩ４にモード設定を行
うためのモード設定パルス信号３ａを発生する。また、
パルス発生回路３はモード設定終了信号３ｂを検出回路
２へ供給する。
回路を提供する。 【構成】 モード設定データ入力部１はモード設定デー
タ１ａを入力するためのもので、例えばスイッチ等で構
成されている。検出回路２は、モード設定データ入力部
１から入力されたモード設定データ１ａの変化を検出す
るための回路で、データ変化検出信号２ｂと検出後のデ
ータ２ａとを出力する。パルス発生回路３は、データ変
化検出信号２ｂに応答して、ＬＳＩ４にモード設定を行
うためのモード設定パルス信号３ａを発生する。また、
パルス発生回路３はモード設定終了信号３ｂを検出回路
２へ供給する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に対してモー
ド設定を行うためのモード設定回路に関する。
ド設定を行うためのモード設定回路に関する。
【０００２】
【従来の技術】最近のＬＳＩ等の集積回路の大規模化と
多機能化に伴い、集積回路には、入出力端子の他にモー
ド設定をするための専用のモード端子が追加されるよう
になってきた。
多機能化に伴い、集積回路には、入出力端子の他にモー
ド設定をするための専用のモード端子が追加されるよう
になってきた。
【０００３】このような集積回路の中に、モード設定を
ＣＰＵインタフェースを使用して行い、モード設定以外
では上記ＣＰＵインタフェースを使用しないものがあ
る。従来、このような種類の集積回路に対するモード設
定は、ＣＰＵを含むモード設定回路によってなされてい
る。
ＣＰＵインタフェースを使用して行い、モード設定以外
では上記ＣＰＵインタフェースを使用しないものがあ
る。従来、このような種類の集積回路に対するモード設
定は、ＣＰＵを含むモード設定回路によってなされてい
る。
【０００４】本発明に関連する先行技術として次のもの
が知られている。特開平３−４６３５０号公報（以下、
先行技術１と呼ぶ）には、マイクロコンピュータおよび
論理回路部の一方がテストされているときには他方をリ
セットする構成とすることにより、マイクロコンピュー
タを用いたＡＳＩＣ（特定用途用集積回路）を、短期間
にかつ低コストで実現可能にする『半導体集積回路装
置』が開示されている。また、特開平２−２８３６０号
公報（以下、先行技術２と呼ぶ）には、モード番号に対
応するパルス番号信号を、対応する定常信号の出力端子
を介して単一のモード端子に与えてアンド・ラッチ部で
論理処理をすることにより、多機能モード設定ができ、
かつ端子数が少なく小型なものが構成できる『集積回
路』が開示されている。さらに、特開平１−２９２２７
１号公報（以下、先行技術３と呼ぶ）には、リセット入
力端子の入力信号により機能モジュールを初期化すると
ともにアサート検出パルス信号により動作モード設定手
段を初期化することにより、各モードごとの機能モジュ
ールの診断を容易にした『集積回路のリセット方式』が
開示されている。
が知られている。特開平３−４６３５０号公報（以下、
先行技術１と呼ぶ）には、マイクロコンピュータおよび
論理回路部の一方がテストされているときには他方をリ
セットする構成とすることにより、マイクロコンピュー
タを用いたＡＳＩＣ（特定用途用集積回路）を、短期間
にかつ低コストで実現可能にする『半導体集積回路装
置』が開示されている。また、特開平２−２８３６０号
公報（以下、先行技術２と呼ぶ）には、モード番号に対
応するパルス番号信号を、対応する定常信号の出力端子
を介して単一のモード端子に与えてアンド・ラッチ部で
論理処理をすることにより、多機能モード設定ができ、
かつ端子数が少なく小型なものが構成できる『集積回
路』が開示されている。さらに、特開平１−２９２２７
１号公報（以下、先行技術３と呼ぶ）には、リセット入
力端子の入力信号により機能モジュールを初期化すると
ともにアサート検出パルス信号により動作モード設定手
段を初期化することにより、各モードごとの機能モジュ
ールの診断を容易にした『集積回路のリセット方式』が
開示されている。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のモード設定回路はＣＰＵとその周辺回路とで構成され
ていたので、回路規模が大型になり、また消費電力も大
きくなるという問題点があった。
のモード設定回路はＣＰＵとその周辺回路とで構成され
ていたので、回路規模が大型になり、また消費電力も大
きくなるという問題点があった。
【０００６】したがって、本発明の課題は、回路規模が
小型で、小消費電力のモード設定回路を提供することに
ある。
小型で、小消費電力のモード設定回路を提供することに
ある。
【０００７】先行技術１は、内部にモード設定信号発生
回路を備えた半導体集積回路装置を開示するのみで、外
部から集積回路に対してモードを設定するためモード設
定回路に関する本発明とは全く異なる技術思想である。
先行技術２は、モード設定用に単一のモード端子をもつ
集積回路自体の技術思想を開示するのみで、先行技術１
と同様に、外部から集積回路に対してモード設定を行う
ためのモード設定回路に関する本発明とは全く異なる技
術思想である。先行技術３もまた内部に動作モード設定
手段を備えた集積回路を開示するのみで、外部から集積
回路に対してモード設定を行うためのモード設定回路に
関する本発明とは全く異なる技術思想である。
回路を備えた半導体集積回路装置を開示するのみで、外
部から集積回路に対してモードを設定するためモード設
定回路に関する本発明とは全く異なる技術思想である。
先行技術２は、モード設定用に単一のモード端子をもつ
集積回路自体の技術思想を開示するのみで、先行技術１
と同様に、外部から集積回路に対してモード設定を行う
ためのモード設定回路に関する本発明とは全く異なる技
術思想である。先行技術３もまた内部に動作モード設定
手段を備えた集積回路を開示するのみで、外部から集積
回路に対してモード設定を行うためのモード設定回路に
関する本発明とは全く異なる技術思想である。
【０００８】
【課題を解決するための手段】本発明によるモード設定
回路は、モード設定以外にＣＰＵインタフェースを使用
しない集積回路に対して、ＣＰＵ等を使用しないでモー
ド設定を行う自動モード設定回路であって、モード設定
データを入力する入力部と、この入力部から入力された
モード設定データの変化を検出してデータ変化検出信号
を出力すると共に、検出後のデータを出力する論理回路
で構成された検出回路と、データ変化検出信号に応答し
て、集積回路に対して検出後のデータを設定させるモー
ド設定パルス信号を発生する論理回路で構成されたパル
ス発生回路とを有することを特徴とする。
回路は、モード設定以外にＣＰＵインタフェースを使用
しない集積回路に対して、ＣＰＵ等を使用しないでモー
ド設定を行う自動モード設定回路であって、モード設定
データを入力する入力部と、この入力部から入力された
モード設定データの変化を検出してデータ変化検出信号
を出力すると共に、検出後のデータを出力する論理回路
で構成された検出回路と、データ変化検出信号に応答し
て、集積回路に対して検出後のデータを設定させるモー
ド設定パルス信号を発生する論理回路で構成されたパル
ス発生回路とを有することを特徴とする。
【０００９】
【作用】本発明によるモード設定回路は、集積回路のモ
ード設定のために、ＣＰＵ及び周辺回路から構成された
モード設定回路とは異なり、論理回路の組み合わせによ
って構成されている。
ード設定のために、ＣＰＵ及び周辺回路から構成された
モード設定回路とは異なり、論理回路の組み合わせによ
って構成されている。
【００１０】
【実施例】以下、図面を参照して本発明の実施例につい
て詳細に説明する。
て詳細に説明する。
【００１１】図１を参照して、本発明の一実施例による
モード設定回路について説明する。図示のモード設定回
路は、モード設定以外にＣＰＵインタフェースを使用し
ない集積回路（ＬＳＩ）４に対して、ＣＰＵ等を使用し
ないでモード設定を行う回路であって、モード設定デー
タ入力部１と、検出回路２と、パルス発生回路３とを有
する。すなわち、検出回路２とパルス発生回路３とは、
後述するように、ゲート回路やフリップフロップ回路等
の論理回路の組み合わせで構成されている。
モード設定回路について説明する。図示のモード設定回
路は、モード設定以外にＣＰＵインタフェースを使用し
ない集積回路（ＬＳＩ）４に対して、ＣＰＵ等を使用し
ないでモード設定を行う回路であって、モード設定デー
タ入力部１と、検出回路２と、パルス発生回路３とを有
する。すなわち、検出回路２とパルス発生回路３とは、
後述するように、ゲート回路やフリップフロップ回路等
の論理回路の組み合わせで構成されている。
【００１２】モード設定データ入力部１はモード設定デ
ータ１ａを入力するためのもので、例えばスイッチ等で
構成されている。検出回路２は、モード設定データ入力
部１から入力されたモード設定データ１ａの変化を検出
するための回路で、データ変化検出信号２ｂと検出後の
データ２ａとを出力する。パルス発生回路３は、データ
変化検出信号２ｂに応答して、ＬＳＩ４にモード設定を
行うためのモード設定パルス信号３ａを発生する。ま
た、パルス発生回路３はモード設定終了信号３ｂを検出
回路２へ供給する。
ータ１ａを入力するためのもので、例えばスイッチ等で
構成されている。検出回路２は、モード設定データ入力
部１から入力されたモード設定データ１ａの変化を検出
するための回路で、データ変化検出信号２ｂと検出後の
データ２ａとを出力する。パルス発生回路３は、データ
変化検出信号２ｂに応答して、ＬＳＩ４にモード設定を
行うためのモード設定パルス信号３ａを発生する。ま
た、パルス発生回路３はモード設定終了信号３ｂを検出
回路２へ供給する。
【００１３】また、本実施例では、検出回路２とパルス
発生回路３とにはリセット信号ＲＳＴが供給される。ま
た、パルス発生回路３には図示しないクロック発振器か
らクロック信号ＣＬＫが供給される。
発生回路３とにはリセット信号ＲＳＴが供給される。ま
た、パルス発生回路３には図示しないクロック発振器か
らクロック信号ＣＬＫが供給される。
【００１４】図２を参照して、図１に示したモード設定
回路の動作について説明する。モード設定データ入力部
１はモード設定データ１ａを出力する。検出回路２は、
モード設定データ入力部１から入力されたモード設定デ
ータ１ａの変化を検出し、データ変化検出信号２ｂを出
力する。すなわち、モード設定データ１ａの変化を検出
したとき、データ変化検出信号２ｂは立ち上がる。デー
タ変化検出信号２ｂに応答して、パルス発生回路３はモ
ード設定終了信号３ｂを検出回路２へ供給する。このモ
ード設定終了信号３ｂに応答して、検出回路２はデータ
変化検出信号２ｂの出力を停止し、すなわち、データ変
化検出信号２ｂが立ち下がる。検出回路２が検出後のデ
ータ２ａをＬＳＩ４へ送出している間、パルス発生回路
３はモード設定パルス信号３ａをＬＳＩ４へ供給する。
このモード設定パルス信号３ａに応答して、ＬＳＩ４は
検出後のデータ２ａを設定する。
回路の動作について説明する。モード設定データ入力部
１はモード設定データ１ａを出力する。検出回路２は、
モード設定データ入力部１から入力されたモード設定デ
ータ１ａの変化を検出し、データ変化検出信号２ｂを出
力する。すなわち、モード設定データ１ａの変化を検出
したとき、データ変化検出信号２ｂは立ち上がる。デー
タ変化検出信号２ｂに応答して、パルス発生回路３はモ
ード設定終了信号３ｂを検出回路２へ供給する。このモ
ード設定終了信号３ｂに応答して、検出回路２はデータ
変化検出信号２ｂの出力を停止し、すなわち、データ変
化検出信号２ｂが立ち下がる。検出回路２が検出後のデ
ータ２ａをＬＳＩ４へ送出している間、パルス発生回路
３はモード設定パルス信号３ａをＬＳＩ４へ供給する。
このモード設定パルス信号３ａに応答して、ＬＳＩ４は
検出後のデータ２ａを設定する。
【００１５】次に、図３に、図１に示した検出回路２と
パルス発生回路３とを論理回路の組み合わせで構成した
場合の具体例を示す。本例において、検出回路２は、モ
ード設定データ１ａとして２ビットの入力データＡおよ
びＢを入力し、検出後のデータ２ａとして２ビットの出
力データＤA およびＤB を出力する。
パルス発生回路３とを論理回路の組み合わせで構成した
場合の具体例を示す。本例において、検出回路２は、モ
ード設定データ１ａとして２ビットの入力データＡおよ
びＢを入力し、検出後のデータ２ａとして２ビットの出
力データＤA およびＤB を出力する。
【００１６】検出回路２はデータ変化検出部２１とデー
タ保持部２２とから構成されている。パルス発生回路３
は、モード設定パルス発生部３１とラッチ信号発生部３
２とから構成されている。
タ保持部２２とから構成されている。パルス発生回路３
は、モード設定パルス発生部３１とラッチ信号発生部３
２とから構成されている。
【００１７】データ変化検出部２１は排他的オアゲート
２１１、２１２と、オアゲート２１３、２１４、２１
５、２１６と、インバータ２１７と、アンドゲート２１
８とから構成されている。データ保持部２２はインバー
タ２２１と、Ｄフリップフロップ２２２、２２３と、ナ
ンドゲート２２４と、アンドゲート２２５と、Ｄフリッ
プフロップ２２６、２２７とから構成されている。
２１１、２１２と、オアゲート２１３、２１４、２１
５、２１６と、インバータ２１７と、アンドゲート２１
８とから構成されている。データ保持部２２はインバー
タ２２１と、Ｄフリップフロップ２２２、２２３と、ナ
ンドゲート２２４と、アンドゲート２２５と、Ｄフリッ
プフロップ２２６、２２７とから構成されている。
【００１８】モード設定パルス発生部３１はアンドゲー
ト３１１と、シフトレジスタ３１２と、インバータ３１
３、３１４と、アンドゲート３１５、３１６と、Ｄフリ
ップフロップ３１７、３１８とから構成されている。ラ
ッチ信号発生部３２はインバータ３２１と、Ｄフリップ
フロップ３２２、３２３と、ナンドゲート３２４と、オ
アゲート３２５と、アンドゲート３２６とから構成され
ている。
ト３１１と、シフトレジスタ３１２と、インバータ３１
３、３１４と、アンドゲート３１５、３１６と、Ｄフリ
ップフロップ３１７、３１８とから構成されている。ラ
ッチ信号発生部３２はインバータ３２１と、Ｄフリップ
フロップ３２２、３２３と、ナンドゲート３２４と、オ
アゲート３２５と、アンドゲート３２６とから構成され
ている。
【００１９】図３に示す全てのＤフリップフロップにお
いて、左側の上端子および下端子はそれぞれデータ入力
端子およびクロック入力端子であり、右側の上端子およ
び下端子はそれぞれセット出力端子およびリセット出力
端子であり、上側端子および下側端子はそれぞれプリセ
ット端子およびリセット端子である。
いて、左側の上端子および下端子はそれぞれデータ入力
端子およびクロック入力端子であり、右側の上端子およ
び下端子はそれぞれセット出力端子およびリセット出力
端子であり、上側端子および下側端子はそれぞれプリセ
ット端子およびリセット端子である。
【００２０】データ変化検出部２１において、排他的オ
アゲート２１１は入力データＡと後述するＤフリップフ
ロップ２２２のセット出力信号ＱA との排他的論理和を
演算する。排他的オアゲート２１２は入力データＢと後
述するＤフリップフロップ２２３のセット出力信号ＱB
との排他的論理和を演算する。オアゲート２１３は排他
的オアゲート２１１および２１２の出力信号の論理和を
演算し、出力信号Ｃを出力する。オアゲート２１４はオ
アゲート２１３の出力信号Ｃと後述するＤフリップフロ
ップ３２２のセット出力信号Ｆとの論理和を演算し、出
力信号Ｄを出力する。インバータ２１７はリセット信号
ＲＳＴを反転する。オアゲート２１５はインバータ２１
７の出力信号とオアゲート２１４の出力信号Ｄとの論理
和を演算する。オアゲート２１６はオアゲート２１５の
出力信号と後述するアンドゲート２１８の出力信号との
論理和を演算し、出力信号Ｅを出力する。アンドゲート
２１８は後述するインバータ３１４の出力信号とオアゲ
ート２１６の出力信号Ｅとの論理積を演算する。オアゲ
ート２１６の出力信号Ｅがデータ変化検出信号２ｂとし
て出力される。
アゲート２１１は入力データＡと後述するＤフリップフ
ロップ２２２のセット出力信号ＱA との排他的論理和を
演算する。排他的オアゲート２１２は入力データＢと後
述するＤフリップフロップ２２３のセット出力信号ＱB
との排他的論理和を演算する。オアゲート２１３は排他
的オアゲート２１１および２１２の出力信号の論理和を
演算し、出力信号Ｃを出力する。オアゲート２１４はオ
アゲート２１３の出力信号Ｃと後述するＤフリップフロ
ップ３２２のセット出力信号Ｆとの論理和を演算し、出
力信号Ｄを出力する。インバータ２１７はリセット信号
ＲＳＴを反転する。オアゲート２１５はインバータ２１
７の出力信号とオアゲート２１４の出力信号Ｄとの論理
和を演算する。オアゲート２１６はオアゲート２１５の
出力信号と後述するアンドゲート２１８の出力信号との
論理和を演算し、出力信号Ｅを出力する。アンドゲート
２１８は後述するインバータ３１４の出力信号とオアゲ
ート２１６の出力信号Ｅとの論理積を演算する。オアゲ
ート２１６の出力信号Ｅがデータ変化検出信号２ｂとし
て出力される。
【００２１】データ保持部２２において、インバータ２
２１は後述するラッチ信号Ｈを反転する。Ｄフリップフ
ロップ２２２はインバータ２２１の出力信号に同期して
入力データＡを保持し、セット出力信号ＱA を出力す
る。Ｄフリップフロップ２２２のプリセット端子には電
源電圧Ｖccが供給され、リセット端子にはリセット信号
ＲＳＴが供給されている。Ｄフリップフロップ２２３は
インバータ２２１の出力信号に同期して入力データＢを
保持し、セット出力信号ＱB を出力する。Ｄフリップフ
ロップ２２３のプリセット端子には電源電圧Ｖccが供給
され、リセット端子にはリセット信号ＲＳＴが供給され
ている。ナンドゲート２２４はＤフリップフロップ２２
２のセット出力信号ＱA とＤフリップフロップ２２３の
セット出力信号ＱB とのナンド演算を行う。アンドゲー
ト２２５はリセット信号ＲＳＴとナンドゲート２２４の
出力信号との論理積を演算する。Ｄフリップフロップ２
２６はラッチ信号Ｈに応答してＤフリップフロップ２２
２のセット出力信号ＱA を保持し、出力データＤA を出
力する。Ｄフリップフロップ２２６のプリセット端子に
は電源電圧Ｖccが供給され、リセット端子にはアンドゲ
ート２２５の出力信号が供給されている。Ｄフリップフ
ロップ２２７はラッチ信号Ｈに応答してＤフリップフロ
ップ２２３のセット出力信号ＱB を保持し、出力データ
ＤB を出力する。Ｄフリップフロップ２２７のプリセッ
ト端子には電源電圧Ｖccが供給され、リセット端子には
アンドゲート２２５の出力信号が供給されている。Ｄフ
リップフロップ２２６の出力データＤA とＤフリップフ
ロップ２２７の出力データＤB とは検出後のデータ２ａ
としてＬＳＩ４へ供給される。
２１は後述するラッチ信号Ｈを反転する。Ｄフリップフ
ロップ２２２はインバータ２２１の出力信号に同期して
入力データＡを保持し、セット出力信号ＱA を出力す
る。Ｄフリップフロップ２２２のプリセット端子には電
源電圧Ｖccが供給され、リセット端子にはリセット信号
ＲＳＴが供給されている。Ｄフリップフロップ２２３は
インバータ２２１の出力信号に同期して入力データＢを
保持し、セット出力信号ＱB を出力する。Ｄフリップフ
ロップ２２３のプリセット端子には電源電圧Ｖccが供給
され、リセット端子にはリセット信号ＲＳＴが供給され
ている。ナンドゲート２２４はＤフリップフロップ２２
２のセット出力信号ＱA とＤフリップフロップ２２３の
セット出力信号ＱB とのナンド演算を行う。アンドゲー
ト２２５はリセット信号ＲＳＴとナンドゲート２２４の
出力信号との論理積を演算する。Ｄフリップフロップ２
２６はラッチ信号Ｈに応答してＤフリップフロップ２２
２のセット出力信号ＱA を保持し、出力データＤA を出
力する。Ｄフリップフロップ２２６のプリセット端子に
は電源電圧Ｖccが供給され、リセット端子にはアンドゲ
ート２２５の出力信号が供給されている。Ｄフリップフ
ロップ２２７はラッチ信号Ｈに応答してＤフリップフロ
ップ２２３のセット出力信号ＱB を保持し、出力データ
ＤB を出力する。Ｄフリップフロップ２２７のプリセッ
ト端子には電源電圧Ｖccが供給され、リセット端子には
アンドゲート２２５の出力信号が供給されている。Ｄフ
リップフロップ２２６の出力データＤA とＤフリップフ
ロップ２２７の出力データＤB とは検出後のデータ２ａ
としてＬＳＩ４へ供給される。
【００２２】モード設定パルス発生部３１において、ア
ンドゲート３１１はリセット信号ＲＳＴとラッチ信号Ｈ
との論理積を演算する。シフトレジスタ３１２はアンド
ゲート３１１の出力信号に応答してリセットされ、クロ
ック信号ＣＬＫに同期してシフト動作を行い、第１乃至
第４のシフト出力信号Ｉ，Ｊ，Ｋ，Ｌを出力する。イン
バータ３１３は第４のシフト出力信号Ｌを反転し、反転
した信号Ｌ´を出力する。インバータ３１４は第３のシ
フト出力信号Ｋを反転する。このインバータ３１４の出
力信号はラッチ信号発生部３２とデータ変化検出部２１
とに供給される。本例において、インバータ３１４の出
力信号はモード設定終了信号３ｂとして使用される。
尚、インバータ３１４の出力信号は図２に示すモード設
定終了信号３ｂとは同じではなくかつ極性も異なるが、
同じ作用をしているとみなすことができる。従って、図
３ではインバータ３１４の出力信号が（３ｂ）として示
してある。
ンドゲート３１１はリセット信号ＲＳＴとラッチ信号Ｈ
との論理積を演算する。シフトレジスタ３１２はアンド
ゲート３１１の出力信号に応答してリセットされ、クロ
ック信号ＣＬＫに同期してシフト動作を行い、第１乃至
第４のシフト出力信号Ｉ，Ｊ，Ｋ，Ｌを出力する。イン
バータ３１３は第４のシフト出力信号Ｌを反転し、反転
した信号Ｌ´を出力する。インバータ３１４は第３のシ
フト出力信号Ｋを反転する。このインバータ３１４の出
力信号はラッチ信号発生部３２とデータ変化検出部２１
とに供給される。本例において、インバータ３１４の出
力信号はモード設定終了信号３ｂとして使用される。
尚、インバータ３１４の出力信号は図２に示すモード設
定終了信号３ｂとは同じではなくかつ極性も異なるが、
同じ作用をしているとみなすことができる。従って、図
３ではインバータ３１４の出力信号が（３ｂ）として示
してある。
【００２３】アンドゲート３１５はインバータ３１３の
出力信号Ｌ´とリセット信号ＲＳＴとの論理積を演算す
る。アンドゲート３１６はインバータ３１４の出力信号
とリセット信号ＲＳＴとの論理積を演算する。Ｄフリッ
プフロップ３１７は電源電圧Ｖccを第１のシフト出力信
号Ｉに応答して保持し、リセット出力信号ＣＳを出力す
る。Ｄフリップフロップ３１７のプリセット端子には電
源電圧Ｖccが供給され、リセット端子にはアンドゲート
３１５の出力信号が供給される。Ｄフリップフロップ３
１８は電源電圧Ｖccを第２のシフト出力信号Ｋに応答し
て保持し、リセット出力信号ＷＲを出力する。Ｄフリッ
プフロップ３１８のプリセット端子には電源電圧Ｖccが
供給され、リセット端子にはアンドゲート３１６の出力
信号が供給される。Ｄフリップフロップ３１７のリセッ
ト出力信号ＣＳとＤフリップフロップ３１８のリセット
出力信号ＷＲとはモード設定パルス信号３ａとして使用
される。
出力信号Ｌ´とリセット信号ＲＳＴとの論理積を演算す
る。アンドゲート３１６はインバータ３１４の出力信号
とリセット信号ＲＳＴとの論理積を演算する。Ｄフリッ
プフロップ３１７は電源電圧Ｖccを第１のシフト出力信
号Ｉに応答して保持し、リセット出力信号ＣＳを出力す
る。Ｄフリップフロップ３１７のプリセット端子には電
源電圧Ｖccが供給され、リセット端子にはアンドゲート
３１５の出力信号が供給される。Ｄフリップフロップ３
１８は電源電圧Ｖccを第２のシフト出力信号Ｋに応答し
て保持し、リセット出力信号ＷＲを出力する。Ｄフリッ
プフロップ３１８のプリセット端子には電源電圧Ｖccが
供給され、リセット端子にはアンドゲート３１６の出力
信号が供給される。Ｄフリップフロップ３１７のリセッ
ト出力信号ＣＳとＤフリップフロップ３１８のリセット
出力信号ＷＲとはモード設定パルス信号３ａとして使用
される。
【００２４】ラッチ信号発生部３２において、インバー
タ３２１はクロック信号ＣＬＫを反転する。Ｄフリップ
フロップ３２２はクロック信号ＣＬＫに同期してデータ
変化検出信号２ｂ（Ｅ）を保持し、セット出力信号Ｆを
出力する。Ｄフリップフロップ３２２のプリセット端子
には電源電圧Ｖccが供給され、リセット端子には後述す
るアンドゲート３２６の出力信号が供給される。Ｄフリ
ップフロップ３２３はインバータ３２１の出力信号に同
期してＤフリップフロップ３２２のセット出力信号Ｆを
保持し、リセット出力信号Ｇを出力する。Ｄフリップフ
ロップ３２３のプリセット端子には電源電圧Ｖccが供給
され、リセット端子にはＤフリップフロップ３２２のセ
ット出力信号Ｆが供給される。ナンドゲート３２４はＤ
フリップフロップ３２２のセット出力信号ＦとＤフリッ
プフロップ３２３のリセット出力信号Ｇとのナンド演算
を行い、ラッチ信号Ｈを出力する。オアゲート３２５は
Ｄフリップフロップ３２３のリセット出力信号Ｇとイン
バータ３１４の出力信号（３ｂ）との論理和を演算す
る。アンドゲート３２６はオアゲート３２５の出力信号
とリセット信号ＲＳＴとの論理積を演算する。
タ３２１はクロック信号ＣＬＫを反転する。Ｄフリップ
フロップ３２２はクロック信号ＣＬＫに同期してデータ
変化検出信号２ｂ（Ｅ）を保持し、セット出力信号Ｆを
出力する。Ｄフリップフロップ３２２のプリセット端子
には電源電圧Ｖccが供給され、リセット端子には後述す
るアンドゲート３２６の出力信号が供給される。Ｄフリ
ップフロップ３２３はインバータ３２１の出力信号に同
期してＤフリップフロップ３２２のセット出力信号Ｆを
保持し、リセット出力信号Ｇを出力する。Ｄフリップフ
ロップ３２３のプリセット端子には電源電圧Ｖccが供給
され、リセット端子にはＤフリップフロップ３２２のセ
ット出力信号Ｆが供給される。ナンドゲート３２４はＤ
フリップフロップ３２２のセット出力信号ＦとＤフリッ
プフロップ３２３のリセット出力信号Ｇとのナンド演算
を行い、ラッチ信号Ｈを出力する。オアゲート３２５は
Ｄフリップフロップ３２３のリセット出力信号Ｇとイン
バータ３１４の出力信号（３ｂ）との論理和を演算す
る。アンドゲート３２６はオアゲート３２５の出力信号
とリセット信号ＲＳＴとの論理積を演算する。
【００２５】図４に図３に示した検出回路２とパルス発
生回路３の動作を説明するためのタイムチャートを示
す。リセット信号ＲＳＴが供給されると、シフトレジス
タ３１２がリセットされ、シフトレジスタ３１２は第１
乃至第４のシフト出力信号Ｉ〜Ｌを出力する。これら第
１乃至第４のシフト出力信号Ｉ〜Ｌを用いて、モード設
定パルス発生部３１はモード設定パルス信号３ｂ（Ｃ
Ｓ，ＷＲ）を出力する。
生回路３の動作を説明するためのタイムチャートを示
す。リセット信号ＲＳＴが供給されると、シフトレジス
タ３１２がリセットされ、シフトレジスタ３１２は第１
乃至第４のシフト出力信号Ｉ〜Ｌを出力する。これら第
１乃至第４のシフト出力信号Ｉ〜Ｌを用いて、モード設
定パルス発生部３１はモード設定パルス信号３ｂ（Ｃ
Ｓ，ＷＲ）を出力する。
【００２６】モード設定データ１ａ（入力データＡおよ
びＢ）が変化すると、データ変化検出部２１はそれを検
出して、データ変化検出信号２ｂ（Ｅ）を出力する。こ
のデータ変化検出信号２ｂ（Ｅ）に応答して、ラッチ信
号発生部３２は負極性のパルスから成るラッチ信号Ｈを
出力する。ラッチ信号Ｈの立ち下がりで、Ｄフリップフ
ロップ２２２および２２３はそれぞれ入力データＡおよ
びＢを保持し、セット出力信号ＱA およびＱB を出力す
る。ラッチ信号Ｈの立ち上がりで、Ｄフリップフロップ
２２６および２２７はそれぞれＤフリップフロップ２２
２および２２３のセット出力信号ＱA およびＱB を保持
し、出力データＤA およびＤB を検出後のデータ２ａと
して出力する。
びＢ）が変化すると、データ変化検出部２１はそれを検
出して、データ変化検出信号２ｂ（Ｅ）を出力する。こ
のデータ変化検出信号２ｂ（Ｅ）に応答して、ラッチ信
号発生部３２は負極性のパルスから成るラッチ信号Ｈを
出力する。ラッチ信号Ｈの立ち下がりで、Ｄフリップフ
ロップ２２２および２２３はそれぞれ入力データＡおよ
びＢを保持し、セット出力信号ＱA およびＱB を出力す
る。ラッチ信号Ｈの立ち上がりで、Ｄフリップフロップ
２２６および２２７はそれぞれＤフリップフロップ２２
２および２２３のセット出力信号ＱA およびＱB を保持
し、出力データＤA およびＤB を検出後のデータ２ａと
して出力する。
【００２７】ラッチ信号Ｈに応答して、シフトレジスタ
３１２がリセットされ、シフトレジスタ３１２は第１乃
至第４のシフト出力信号Ｉ〜Ｌを出力する。これら第１
乃至第４のシフト出力信号Ｉ〜Ｌを用いて、モード設定
パルス発生部３１はモード設定パルス信号３ｂ（ＣＳ，
ＷＲ）を出力する。このモード設定パルス信号３ｂに応
答して、ＬＳＩ４は検出後のデータ２ａを設定する。ま
た、モード設定パルス発生部３１はモード設定終了信号
（３ｂ）をデータ変化検出部２１へ供給する。このモー
ド設定終了信号（３ｂ）によって、データ変化検出部２
１はデータ変化検出信号２ｂ（Ｅ）の出力を停止し、す
なわち、データ変化検出信号２ｂ（Ｅ）を立ち下げる。
以下、モード設定データ１ａが変化する毎に同様の動作
を繰り返す。
３１２がリセットされ、シフトレジスタ３１２は第１乃
至第４のシフト出力信号Ｉ〜Ｌを出力する。これら第１
乃至第４のシフト出力信号Ｉ〜Ｌを用いて、モード設定
パルス発生部３１はモード設定パルス信号３ｂ（ＣＳ，
ＷＲ）を出力する。このモード設定パルス信号３ｂに応
答して、ＬＳＩ４は検出後のデータ２ａを設定する。ま
た、モード設定パルス発生部３１はモード設定終了信号
（３ｂ）をデータ変化検出部２１へ供給する。このモー
ド設定終了信号（３ｂ）によって、データ変化検出部２
１はデータ変化検出信号２ｂ（Ｅ）の出力を停止し、す
なわち、データ変化検出信号２ｂ（Ｅ）を立ち下げる。
以下、モード設定データ１ａが変化する毎に同様の動作
を繰り返す。
【００２８】以上、本発明について実施例を用いて説明
したが、本発明は上記実施例に限定せず、本発明の趣旨
を逸脱しない範囲内で種々の変更が可能であるのは勿論
である。
したが、本発明は上記実施例に限定せず、本発明の趣旨
を逸脱しない範囲内で種々の変更が可能であるのは勿論
である。
【００２９】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、集積回路のモード設定のためのモード設定回路
を、ＣＰＵ及び周辺回路から構成された従来のモード設
定回路とは異なり、論理回路の組み合わせによって構成
したので、回路規模を小型化でき省電力化が図れるとい
う利点がある。
よれば、集積回路のモード設定のためのモード設定回路
を、ＣＰＵ及び周辺回路から構成された従来のモード設
定回路とは異なり、論理回路の組み合わせによって構成
したので、回路規模を小型化でき省電力化が図れるとい
う利点がある。
【図１】本発明の一実施例によるモード設定回路を示す
ブロック図である。
ブロック図である。
【図２】図１に示したモード設定回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図３】図１に示したモード設定回路中の検出回路とパ
ルス発生回路とを論理回路の組み合わせで構成した一例
を示す回路図である。
ルス発生回路とを論理回路の組み合わせで構成した一例
を示す回路図である。
【図４】図３に示した回路の動作を説明するためのタイ
ムチャートである。
ムチャートである。
１ モード設定データ入力部 ２ 検出回路 ３ パルス発生回路 ４ ＬＳＩ
Claims (3)
- 【請求項１】 モード設定以外にＣＰＵインタフェース
を使用しない集積回路（４）に対して、ＣＰＵ等を使用
しないでモード設定を行う自動モード設定回路であっ
て、 モード設定データ（１ａ）を入力する入力部（１）と、 該入力部から入力されたモード設定データ（１ａ）の変
化を検出してデータ変化検出信号（２ｂ）を出力すると
共に、検出後のデータ（２ａ）を出力する論理回路で構
成された検出回路（２）と、 前記データ変化検出信号（２ｂ）に応答して、前記集積
回路（４）に対して前記検出後のデータ（２ａ）を設定
させるモード設定パルス信号（３ａ）を発生する論理回
路で構成されたパルス発生回路（３）とを有することを
特徴とするモード設定回路。 - 【請求項２】 前記パルス発生回路（３）はモード設定
が終了したことを示すモード設定終了信号（３ｂ）を前
記検出回路（２）へ供給し、前記検出回路（２）は前記
モード設定終了信号（３ｂ）に応答して前記データ変化
検出信号（２ｂ）の出力を停止する、請求項１記載のモ
ード設定回路。 - 【請求項３】 前記検出回路（２）はモード設定データ
（１ａ）の変化を検出してデータ変化検出信号（２ｂ）
を出力するデータ変化検出部（２１）と、ラッチ信号
（Ｈ）に応答して前記モード設定データ（１ａ）を保持
して前記検出後のデータ（２ａ）を出力するデータ保持
部（２２）とを有し、 前記パルス発生回路（３）は前記データ変化検出信号
（２ｂ）と前記モード設定終了信号（３ｂ）とに基づい
て前記ラッチ信号（Ｈ）を発生するラッチ信号発生部
（３２）と、前記ラッチ信号（Ｈ）に基づいて前記モー
ド設定パルス信号（３ａ）と前記モード設定終了信号
（３ｂ）とを出力するモード設定パルス発生部（３１）
とを有する、請求項２記載のモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174987A JPH0843501A (ja) | 1994-07-27 | 1994-07-27 | モード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174987A JPH0843501A (ja) | 1994-07-27 | 1994-07-27 | モード設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0843501A true JPH0843501A (ja) | 1996-02-16 |
Family
ID=15988241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174987A Withdrawn JPH0843501A (ja) | 1994-07-27 | 1994-07-27 | モード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0843501A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887102B1 (ko) * | 2007-01-09 | 2009-03-04 | 삼성전기주식회사 | 듀얼모드 클럭 생성기 |
-
1994
- 1994-07-27 JP JP6174987A patent/JPH0843501A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887102B1 (ko) * | 2007-01-09 | 2009-03-04 | 삼성전기주식회사 | 듀얼모드 클럭 생성기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |