JPH11219226A

JPH11219226A - クロック入力回路

Info

Publication number: JPH11219226A
Application number: JP10020070A
Authority: JP
Inventors: Toshimi Yamada; 敏己山田; Ryuichi Takasu; 隆一高須
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Miyazaki Co Ltd
Priority date: 1998-01-30
Filing date: 1998-01-30
Publication date: 1999-08-10

Abstract

(57)【要約】【課題】対象に与える動作基準クロックを制御し、対
象における消費電力を低減する。【解決手段】動作基準クロックＣＫ₀及びコール信号
Ｓｃが与えられた２個のＯＲゲート３１，３２は、コー
ル信号Ｓｃが“Ｌ”のときにクロックＣＫ₀を対象の論
理回路４１，４２にそれぞれ供給し、コール信号Ｓｃが
“Ｈ”のときにその供給を停止する。クロックＣＫ₀の
供給停止により、論理回路４１，４２の消費電力が削減
される。一方、ＯＲゲート３３にはクロックＣＫ₀及び
クロックＣＫ₁とが与えられる。クロックＣＫ₁のクロ
ックパルスは、クロックＣＫ₀よりも周期が長く、且つ
パルス幅が長い。ＯＲゲート３３は、クロックＣＫ₁の
クロックパルスが与えられている期間に、クロックＣＫ
₀を論理回路４３に与える。そのため、論理回路４３は
間欠的に動作するので、消費電力が少ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路や
その他のロジック系回路に対して、クロックを与えるク
ロック入力回路に関するものである。

【０００２】

【従来の技術】図２は、従来のクロック入力回路の回路
図である。近年の半導体集積回路には、高集積化や高機
能化が求められるばかりでなく、低消費電力化が強く要
求されてきている。特に、バッテリを電源とする携帯端
末等では、話中でないとき（待機状態時）における消費
電力の低減化が要求されている。図２のクロック入力回
路１０は、携帯端末の各部に供給する動作基準クロック
ＣＫ₀を、待機状態時に止める機能を有し、例えば、２
つ２入力ＯＲゲート１１，１２で構成されている。これ
らのＯＲゲート１１，１２は並列であり、該各ＯＲゲー
ト１１，１２の一方の入力端子には、動作基準クロック
ＣＫ₀が共通に入力されている。各ＯＲゲート１１，１
２の他方の入力端子には、呼び出しを示すコール信号Ｓ
ｃが入力されている。ＯＲゲート１１，１２の出力端子
が、その動作基準クロックＣＫ₀に基いた動作を行う論
理回路２０，２１にそれぞれ接続されている。

【０００３】このクロック入力回路１０では、コール信
号Ｓｃが有効な“Ｌ”になったとき、ＯＲゲート１１，
１２が動作基準クロックＣＫ₀を論理回路２０，２１に
与え、コール信号Ｓｃが無効の“Ｈ”のときには、動作
基準クロックＣＫ₀を論理回路２０，２１に与えず、固
定した“Ｈ”を論理回路２０，２１へ出力する。よっ
て、コール信号Ｓｃが“Ｈ”のときには、論理回路２
０，２１の動作が停止し、該論理回路２０，２１での消
費電力が低減化される。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
図２のクロック入力回路を用いて消費電力を低減する携
帯端末等では、次のような課題があった。外部からのコ
ール信号Ｓｃの論理レベルが“Ｈ”の状態では、論理回
路２０，２１が停止して待機状態になり、その分の消費
電力が削減できる。ところが、携帯端末等では、論理回
路２０，２１のように、完全に動作を停止させてもよい
回路の他に、絶えず動作させておかなければならない割
込監視回路とこれに接続された後段回路等が組込まれて
いる。割込監視回路は、待機状態から動作状態に戻すた
めに、コール信号Ｓｃが有効な“Ｌ”になったことを、
動作基準クロックＣＫ₀のクロックパルスに同期して検
出する論理回路であり、後段回路は動作基準クロックＣ
Ｋ₀の周波数で動作する回路である。割込監視回路や後
段回路等には、常に動作基準クロックＣＫ₀を与えてお
く必要があるので、携帯端末等に対する大幅な消費電力
の低減が行えなかった。

【０００５】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、周期的なクロックパ
ルスで形成されたクロックを任意数の対象回路に供給す
るクロック入力回路において、次のような第１のゲート
及び第２のゲートで構成している。第１のゲートは、相
補的な第１の論理レベルまたは第２の論理レベルをとる
割込信号と第１の周期でクロックパルスが形成された動
作基準クロックとを入力し、第１の論理レベルの割込信
号が与えられたときには、動作基準クロックを任意数の
対象回路のうちの第１の対象回路へ供給し、第２の論理
レベルの割込信号が与えられたときにはその動作基準ク
ロックの供給を停止するものである。第２のゲートは、
周期が前記第１の周期より長く且つパルス幅が動作基準
クロックのクロックパルス幅よりも長いクロックパルス
で形成された第１のクロックとその動作基準クロックと
を入力し、任意数の対象回路のうちの第１の対象回路と
は異なる第２の対象回路に対し、第１のクロックのクロ
ックパルスを入力している期間のみにその動作基準クロ
ックを供給するものである。

【０００６】第２の発明は、第１の発明のクロック入力
回路において、次のような第１の信号切替部及び第２の
信号切替部を設けている。第１の信号切替部は、第１の
ゲートに接続され、この第１のゲートの出力信号と動作
基準クロックと切替信号とを入力し、切替信号に基づい
た選択により、第１のゲートの出力信号と動作基準クロ
ックとを切替えて第１の対象回路に供給する回路であ
る。第２の信号切替部は、第２のゲートに接続され、こ
の第２のゲートの出力信号と動作基準クロックと切替信
号とを入力し、切替信号に基づいた選択により、第２の
ゲートの出力信号と動作基準クロックとを切替えて第２
の対象回路に供給する回路である。第３の発明は、第１
の発明のクロック入力回路において、次のような分周器
及び信号切替部を設けている。分周器は、動作基準クロ
ックを分周するものである。信号切替部は、分周器の出
力側に接続され、その分周器の出力信号と動作基準クロ
ックと切替信号とを入力し、この切替信号に基づき動作
基準クロックと分周器の出力信号とを切替えて第１のゲ
ート及び第２のゲートに与えるものである。

【０００７】第１〜第３の発明によれば、以上のように
クロック入力回路を構成したので、第１のゲートによ
り、割込信号が第１の論理レベルのときには、動作基準
クロックが第１の対象回路へ供給されて、該第１の対象
回路が動作基準クロックに基づく速度で動作する。割込
信号が第２の論理レベルのときには、その動作基準クロ
ックの供給が停止される。第１の対象回路を、例えば待
機時に停止してもよい回路とすると、割込信号を第２の
論理レベルにすることでその動作を停止できる。一方、
第２のゲートにより、第１のクロックのクロックパルス
が入力されている期間のみに、動作基準クロックが第２
の対象回路に与えられる。この第２の対象回路を、常に
動作させておく必要のある回路とすると、第２の対象回
路には間欠的に動作基準クロックが与えられて、その動
作が維持される。従って、前記課題を解決できるのであ
る。

【０００８】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示すクロック入力回
路の回路図である。このクロック入力回路３０は、携帯
端末等に設けられ、第１の対象回路である２個の論理回
路４１，４２と、第２の対象回路である論理回路４３と
に対して動作基準クロックＣＫ₀を供給する回路であ
り、第１のゲートである２個の２入力ＯＲゲート３１，
３２と、第２のゲートである２入力ＯＲゲート３３と
を、備えている。各ＯＲゲート３１〜３３の一方の入力
端子には、動作基準クロックＣＫ₀が共通に入力される
構成になっている。ＯＲゲート３１及び３２の他方の入
力端子には、割込信号であるコール信号Ｓｃが入力さ
れ、ＯＲゲート３３の他方の入力端子には、動作基準ク
ロックＣＫ₀よりも周期が長くクロックパルスの幅が長
い第１のクロックＣＫ₁が入力される構成になってい
る。ＯＲゲート３１の出力端子Ｏ３１は論理回路４１に
接続され、ＯＲゲート３２の出力端子Ｏ３２は論理回路
４２に接続され、かつ、ＯＲゲート３３の出力端子Ｏ３
３が論理回路４３に接続されている。ＯＲゲート３１〜
３３は、各論理回路４１〜４３に与えるものである。

【０００９】図３は、図１中の論理回路４３の要部を示
す構成図であり、この図３を参照しつつ、図１の論理回
路４１〜４３の機能を補足説明する。論理回路４１，４
２は、携帯端末等において消費電力を低減するために、
待機中は動作基準クロックＣＫ₀の供給を停止してもよ
い回路である。これに対し、論理回路４３は、例えば割
込信号であるコール信号Ｓｃを保持するラッチ回路４３
−１及び該ラッチ回路４３−１の出力端子に接続された
フリップフロップ４３−２とを有し、動作基準クロック
ＣＫ₀を用いてコール信号Ｓｃの論理レベルを監視する
割込監視回路と、それに接続された図示しない後段回路
とで構成され、待機中でもその動作を停止することがで
きない回路である。図４は、図１のクロック入力回路３
０の動作波形を示すタイムチャートであり、図５は、図
３の論理回路４３の動作波形を示すタイムチャートであ
る。これらの図４及び図５を参照しつつ、図１のクロッ
ク入力回路の動作を説明する。

【００１０】コール信号Ｓｃが有効な第１の論理レベル
の“Ｌ”のときには通常の動作状態であり、図４のよう
に、ＯＲゲート３１，３２は動作基準クロックＣＫ₀を
出力端子Ｏ３１，Ｏ３２からそれぞれ出力する。ＯＲゲ
ート３１，３２から動作基準クロックＣＫ₀を入力した
論理回路は４１，４２は、動作基準クロックＣＫ₀に基
づいた動作を行う。コール信号Ｓｃが第２の論理レベル
の“Ｈ”のときには、ＯＲゲート３１，３２は動作基準
クロックＣＫ₀を通さず、固定した“Ｈ”レベルを出力
する。これにより、論理回路４１，４２は待機状態に入
り、動作が停止する。一方、ＯＲゲート３３は、コール
信号Ｓｃの論理レベルが“Ｌ”のとき及び“Ｈ”のとき
の両方において、クロックＣＫ₁のクロックパルスが与
えられている期間に、間欠的に、動作基準クロックＣＫ
₀を通す。ＯＲゲート３３の出力端子Ｏ３から間欠的な
動作基準クロックＣＫ₀が与えられた割込監視回路は、
該動作基準クロックＣＫ₀をフリップフロップ４３−２
のクロック端子に入力している。フリップフロップ４３
−２は、図５のように、動作基準クロックＣＫ₀の立ち
上がりに同期して、ラッチ回路４３−１の出力信号を取
込んで後段側へ出力する。つまり、論理回路４３の割込
監視回路は、動作基準クロックＣＫ₀の与えられている
期間にサンプリングを行って割込信号Ｓｃの論理レベル
を監視し、該監視結果を後段回路へ与える。後段回路に
例えば分周カウンタを用意し、該分周カウンタの内部タ
イマ値を、その割込信号Ｓｃの監視結果であるフリップ
フロップ４３−２の“Ｈ”の出力信号に応じて増加させ
るようにしておけば、後段回路での動作速度が遅くな
る。

【００１１】以上のように、この第１の実施形態では、
コール信号Ｓｃの論理レベルが“Ｌ”のときに論理回路
４１，４２へ動作基準クロックＣＫ₀を供給し、コール
信号Ｓｃが“Ｈ”レベルのときに該動作基準クロックＣ
Ｋ₀を遮断する論理ゲート３１，３２を備えると共に、
動作基準クロックＣＫ₀を間欠的に論理回路４３に与え
るＯＲゲート３３とを設けている。ここで、論理回路４
１〜４３を初めとする通常の論理回路の消費電流は、ゲ
ート数、周波数、電源電圧等に大きく依存する。ＯＲゲ
ート３１，３２により、待機状態では論理回路４１，４
２に動作基準クロックＣＫ₀が与えられないので、論理
回路４１，４２で周波数に依存した電流が消費されな
い。また、ＯＲゲート３３により、論理回路４３には間
欠的にしか動作基準クロックＣＫ₀が与えられないの
で、論理回路４３における平均のクロック周波数が極端
に小さくなり、消費電流も少なくなる。論理回路４３の
割込監視回路中のフリップフロップ４３−２は、コール
信号Ｓｃが変化したことを検出すればよいので、動作基
準クロックＣＫ₀が間欠的に与えられてもその機能は確
保され、問題がない。

【００１２】第２の実施形態図６は、本発明の第２の実施形態を示すクロック入力回
路の回路図である。このクロック入力回路５０は、動作
基準クロックＣＫ₀とコール信号Ｓｃとをそれぞれ入力
する第１の実施形態のＯＲゲート３１，３２と同様のＯ
Ｒゲート５１，５２と、動作基準クロックＣＫ₀とクロ
ックＣＫ₁とを入力するＯＲゲート３３と同様のＯＲゲ
ート５３とを備えている。各ＯＲゲート５１〜５３の出
力端子Ｏ５１〜Ｏ５３には、切替信号Ｓｓ１がそれぞれ
入力された信号切替部５４，５５，５６が、それぞれ接
続されている。各信号切替部５４，５５，５６の出力端
子が論理回路６１〜６３にそれぞれ接続されている。

【００１３】図７は、図６中の信号切替部５４を示す回
路図である。信号切替部５４は、各ＯＲゲート５１の出
力端子Ｏ５１が一方の入力端子に接続され、他方の入力
端子に切替信号Ｓｓ１が入力される接続の２入力ＯＲゲ
ート５４−１と、該切替信号Ｓｓ１をインバータ５４−
２を介して一方の入力端子に入力すると共に、動作基準
クロックＣＫ₀を他方の入力端子に入力する接続の２入
力ＯＲゲート５４−３とを備えている。ＯＲゲート５４
−１及び５４−３の出力端子が、２入力ＡＮＤゲート５
４−４の各入力端子にそれぞれ接続されている。ＡＮＤ
ゲート５４−４の出力端子が論理回路６１に接続されて
いる。各信号切替部５５，５６も、この信号切替部５４
と同様の構成になっている。各信号切替部５４〜５６
は、切替信号Ｓｓ１に基づき、各ＯＲゲート５１〜５３
の出力信号または動作基準クロックＣＫ₀を切替えて論
理回路６１〜６３へ出力する機能を有している。論理回
路６１〜６３は、第１の実施形態における論理回路４１
〜４３にそれぞれ対応する回路であるが、故障検出の向
上を目的としたフルスキャン設計手法が施されている。
つまり、各論理回路６１〜６３内の全フリップフロップ
の前段にはマルチプレクサが設けられ、試験モードに設
定されたときにこれらのフリップフロップが、適宜、直
列のスキャン用フリップフロップに接続される構成にな
っている。

【００１４】図８は、図６の動作波形を示すタイムチャ
ートである。コール信号Ｓｃ及び動作基準クロックＣＫ
₀、或いは該動作基準クロックＣＫ₀及びクロックＣＫ
₁を入力したＯＲゲート５１〜５３は、第１の実施形態
のＯＲゲート３１〜３３と同様に動作し、動作基準クロ
ックＣＫ₀を出力する。即ち、ＯＲゲート５１，５２
は、コール信号Ｓｃが“Ｌ”レベルのときに動作基準ク
ロックＣＫ₀を出力し、“Ｈ”レベルのときにはその供
給を停止する。ＯＲゲート５３は、間欠的に動作基準ク
ロックＣＫ₀を出力する。切替信号Ｓｓ１が“Ｌ”のと
き、各信号切替部５４〜５６中のＯＲゲート５４−１
は、各ＯＲゲート５１〜５３の出力信号をそれぞれ通過
させてＡＮＤゲート５４−４に与え、ＯＲゲート５４−
３は“Ｈ”をＡＮＤゲート５４−４に与える。そのた
め、各信号切替部５４〜５６におけるＡＮＤゲート５４
−４は、ＯＲゲート５１〜５３の出力する動作基準クロ
ックＣＫ₀を論理回路６１〜６３へそれぞれ与える。論
理回路６１〜６３は、この動作基準クロックＣＫ₀に基
づき、第１の実施形態と同様に動作する。

【００１５】一方、論理回路６１〜６３を試験モードに
設定するために、切替信号Ｓｓ１が、“Ｈ”として入力
されると、各信号切替部５４〜５６中のＯＲゲート５４
−１は、各ＯＲゲート５１〜５３の出力信号を通過させ
ず“Ｈ”をＡＮＤゲート５４−４に与え、ＯＲゲート５
４−３は動作基準クロックＣＫ₀をＡＮＤゲート５４−
４に与える。そのため、各信号切替部５４〜５６におけ
るＡＮＤゲート５４−４は、ＯＲゲート５１〜５３の出
力信号にかかわらず、動作基準クロックＣＫ₀を論理回
路６１〜６３へそれぞれ与える。このときには、各論理
回路６１〜６３中の全フリップフロップが、適宜直列に
接続されてスキャン用フリップフロップになっているの
で、全フリップフロップが動作基準クロックＣＫ₀に同
期したシフトレジスタ動作をそれぞれ行う。シフトレジ
スタ動作によって試験データが、それらフリップフロッ
プにそれぞれ保持される。フリップフロップに保持され
た各試験データの正誤を確認することで、各論理回路６
１〜６３のスキャン検査が行われる。

【００１６】以上のように、この第２の実施形態では、
各ＯＲゲート５１〜５３と論理回路６１〜６３との間
に、切替信号Ｓｓ１に基づき、該ＯＲゲート５１〜５３
の出力信号または動作基準クロックＣＫ₀を選択してそ
れぞれ出力する信号切替部５４〜５６を設けたので、切
替信号Ｓｓ１が“Ｌ”のとき、第１の実施形態と同様
に、携帯端末等での消費電力を低減できると共に、切替
信号Ｓｓ１を“Ｈ”にして試験モードを設定すると、フ
ルスキャン設計が施された各論理回路６１〜６３に対し
て、高速の動作基準クロックＣＫ₀を同じタイミングで
与えることが可能となり、クロックスキューによる誤動
作を起こさずに、スキャン検査が精度よく行える。

【００１７】第３の実施形態図９は、本発明の第３の実施形態を示すクロック入力回
路の回路図である。このクロック入力回路７０は、動作
基準クロックＣＫ₀を入力し、該動作基準クロックＣＫ
₀を１２８分周する分周器である１２８分周カウンタ７
１と、１２８分周カウンタ７１の出力信号と動作基準ク
ロックＣＫ₀と切替信号Ｓｓ２とを入力する信号切替部
７２とを備えている。信号切替部７２は、分周カウンタ
７１の出力信号と動作基準クロックＣＫ₀とを切替えて
出力するものである。信号切替部７２の出力側に、第１
の実施形態におけるＯＲゲート３１〜３３に対応する３
つの２入力ＯＲゲート７３〜７５が接続されている。各
ＯＲゲート７３〜７５の一方の入力端子に、信号切替部
７２の出力端子がそれぞれ接続されてている。ＯＲゲー
ト７３及び７４の他方の入力端子には、コール信号Ｓｃ
が入力され、ＯＲゲート７５の他方の入力端子に、クロ
ックＣＫ₁が入力される構成になっている。各ＯＲゲー
ト７３〜７５の出力端子Ｏ７３〜Ｏ７５が、第１の実施
形態の論理回路４１〜４３と同様の論理回路８１〜８３
にそれぞれ接続されている。

【００１８】図１０は、図９のクロック入力回路の動作
波形を示すタイムチャートである。通常の動作状態で
は、“Ｌ”レベルの切替信号Ｓｓ２が信号切替部７２に
与えられ、“Ｌ”レベルのコール信号Ｓｃが、ＯＲゲー
ト７３，７４に与えられる。この状態で、信号切替部７
２は動作基準クロックＣＫ₀を選択し、各ＯＲゲート７
３〜７５に出力する。各ＯＲゲート７３，７４の出力端
子Ｏ７３，Ｏ７４からは、動作基準クロックＣＫ₀が出
力されて論理回路８１，８２に供給される。各ＯＲゲー
ト７５の出力端子Ｏ７５からは、間欠的に動作基準クロ
ックＣＫ₀が出力されて論理回路８３に供給される。
“Ｈ”レベルのコール信号ＳｃがＯＲゲート７３，７４
に与えられると、第１の実施形態と同様に、論理回路８
１，８２に対する動作基準クロックＣＫ₀の供給が停止
し、論理回路８１，８２の動作が停止して待機状態にな
る。

【００１９】ここで、図９のクロック入力回路では、論
理回路８１，８２の動作を完全に停止する待機状態ばか
りでなく、この待機状態とは異なる準待機状態を設定で
きることを説明する。分周カウンタ７１は、動作基準ク
ロックＣＫ₀を１２８分周して信号切替部７２へ出力し
ている。ＯＲゲート７３，７４に与えられるコール信号
Ｓｃが“Ｌ”レベルのときに、この信号切替部７２に与
える切替信号Ｓｓ２を“Ｈ”レベルにすると、信号切替
部７２が分周カウンタ７１の出力信号を選択してＯＲゲ
ート７３〜７５に与える。即ち、分周された動作基準ク
ロックＣＫ₀が、ＯＲゲート７３〜７５に与えられれ
る。ＯＲゲート７３，７４は、コール信号Ｓｃが“Ｌ”
レベルなので、分周された動作基準クロックＣＫ₀を各
論理回路８１，８２にそれぞれ与える。そのため、各論
理回路８１，８２は低速で動作することになる。

【００２０】以上のように、この第３の実施形態では、
分周カウンタ７１と信号切替部７２とを設けたので、準
待機状態を設定できるようになっている。準待機状態を
設定することにより、次のような利点が得られる。一般
に、動作を完全に停止する論理回路８１，８２及びこれ
らに接続された回路が多いと、待機状態から動作状態に
励起するのに時間が必要になる。論理回路８１，８２を
低速で動作させる準待機状態の設定が可能になれば、待
機状態から動作状態に励起するのに要する時間が、短縮
できる。

【００２１】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。（１）ＯＲゲート３１〜３３、５１〜５３，７３〜７
５は、コール信号Ｓｃ、動作基準クロックＣＫ₀、クロ
ックＣＫ₁、信号切替部７２の出力信号の論理を変更し
た場合等では、ＯＲ以外の他のゲートで構成することも
可能である。（２）１２８分周カウンタ７１の分周比は、他の適切
な分周比に変更することが可能である。（３）２個のＯＲゲート３１，３２、２個のＯＲゲー
ト５１，５２、及び２個のＯＲゲート７３，７４は、出
力信号が同じなので、それぞれ１個のＯＲゲートで構成
することも可能である。

【００２２】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、割込信号が第１の論理レベルのときに動作基
準クロックを第１の対象回路へ供給し、第２の論理レベ
ルときにその動作基準クロックの供給を停止する第１の
ゲートと、第１のクロックのクロックパルスを入力して
いる期間に動作基準クロックを第２の対象回路へ供給す
る第２のゲートとで、クロック入力回路を構成したの
で、第１の対象回路の動作を停止できると共に、第２の
対象回路には間欠的に動作基準クロックを与えることが
できる。よって、例えば第１の対象回路を待機時には停
止してもよい回路、第２の対象回路を常に動作させてお
く必要がある回路とすると、第１の対象回路における消
費電力を減少できるばかりでなく、第２の対象回路での
消費電力を低減できる。

【００２３】第２の発明によれば、第１の発明のクロッ
ク入力回路に、切替信号に基づいて動作基準クロックを
第１及び第２の対象回路に与える第１及び第２の信号切
替部を設けたので、例えば第１の対象回路ばかりでな
く、第２の対象回路にも高速の動作基準クロックを与え
ることが可能になり、精度よいスキャンテストを行える
構成になる。第３の発明によれば、第１の発明のクロッ
ク入力回路に、動作基準クロックを分周する分周器と、
切替信号に基づき動作基準クロックと分周器の出力信号
とを切替えて第１及び第２のゲートに切替与える信号切
替部とを設けたので、切替信号と割込信号とによって、
第１の対象回路に対する動作基準クロックの供給を停止
してその動作を完全に停止する待機状態を設定できるば
かりでなく、第１の対象回路を低速に動作させる準待機
状態を設定することが可能になる。これにより、第１の
対象回路を動作状態に励起するのに要する時間が、短縮
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すクロック入力回
路の回路図である。

【図２】従来のクロック入力回路の回路図である。

【図３】図１中の論理回路４３の要部を示す構成図であ
る。

【図４】図１のクロック入力回路の動作波形を示すタイ
ムチャートである。

【図５】図３の論理回路の動作波形を示すタイムチャー
トである。

【図６】本発明の第２の実施形態を示すクロック入力回
路の回路図である。

【図７】図６中の信号切替部５４を示す回路図である。

【図８】図６の動作波形を示すタイムチャートである。

【図９】本発明の第３の実施形態を示すクロック入力回
路の回路図である。

【図１０】図９のクロック入力回路の動作波形を示すタ
イムチャートである。

【符号の説明】

３０，５０，７０クロック入
力回路３１，３２，５１，５２，７３，７４ＯＲゲート
（第１のゲート）３３，５３，５５ＯＲゲート
（第２のゲート）４１，４２，６１，６２，８１，８２論理回路
（第１の対象回路）４３，６３，８３論理回路
（第２の対象回路）５４〜５６，７２信号切替部７１１２８分周
カウンタＣＫ_o 動作基準ク
ロックＣＫ₁ 第１のクロ
ックＳｃ割込信号Ｓｓ１，Ｓｓ２切替信号

Claims

【特許請求の範囲】

【請求項１】周期的なクロックパルスで形成されたク
ロックを任意数の対象回路に供給するクロック入力回路
において、相補的な第１の論理レベルまたは第２の論理レベルをと
る割込信号と第１の周期で前記クロックパルスが形成さ
れた動作基準クロックとを入力し、該第１の論理レベル
の割込信号が与えられたときには、該動作基準クロック
を前記任意数の対象回路のうちの第１の対象回路へ供給
し、該第２の論理レベルの割込信号が与えられたときに
は該動作基準クロックの供給を停止する第１のゲート
と、周期が前記第１の周期より長く且つパルス幅が前記動作
基準クロックのクロックパルス幅よりも長いクロックパ
ルスで形成された第１のクロックと該動作基準クロック
とを入力し、前記任意数の対象回路のうちの第１の対象
回路とは異なる第２の対象回路に対し、該第１のクロッ
クのクロックパルスを入力している期間のみに前記動作
基準クロックを供給する第２のゲートとを、備えたこと
を特徴とするクロック入力回路。
【請求項２】前記第１のゲートに接続され、該第１の
ゲートの出力信号と前記動作基準クロックと切替信号と
を入力し、該切替信号に基づいた選択により、該第１の
ゲートの出力信号と該動作基準クロックとを切替えて前
記第１の対象回路に供給する第１の信号切替部と、前記第２のゲートに接続され、該第２のゲートの出力信
号と前記動作基準クロックと前記切替信号とを入力し、
該切替信号に基づいた選択により、該第２のゲートの出
力信号と該動作基準クロックとを切替えて前記第２の対
象回路に供給する第２の信号切替部とを、設けたことを
特徴とする請求項１記載のクロック入力回路。
【請求項３】前記動作基準クロックを分周する分周器
と、前記分周器の出力側に接続され、該分周器の出力信号と
前記動作基準クロックと切替信号とを入力し、該切替信
号に基づき前記動作基準クロックと該分周器の出力信号
とを切替えて前記第１のゲート及び前記第２のゲートに
与える信号切替部とを、設けたことを特徴とする請求項
１記載のクロック入力回路。