JPH08435U - 半導体メモリ装置の内部電源電圧発生回路 - Google Patents

半導体メモリ装置の内部電源電圧発生回路

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JPH08435U
JPH08435U JP009289U JP928995U JPH08435U JP H08435 U JPH08435 U JP H08435U JP 009289 U JP009289 U JP 009289U JP 928995 U JP928995 U JP 928995U JP H08435 U JPH08435 U JP H08435U
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Abstract

(57)【要約】 【目的】電気的プログラムにより、所望の電圧レベルや
外部電源電圧レベルと同等のレベルの内部電源電圧を発
生できるような内部電源回路の提供。 【構成】チップのピンと連結されたパッド１０に接続さ
れ、パッド１０に印加される電圧を感知する電圧感知部
１００と、電圧感知部１００で感知された電圧を継続維
持する役割をもつラッチ部２００と、ラッチ部２００の
出力に応じて、基準電圧発生部５０から供給される基準
電圧Ｖｒｅｆ又は外部電源電圧ｅｘｔ．Ｖｃｃレベルの
電圧の何れかを選択的に出力する基準電圧制御部３００
と、基準電圧制御部３００の出力に応じて内部電源電圧
ｉｎｔ．Ｖｃｃを発生する内部電源電圧発生部４００と
からなる。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、高集積半導体メモリ装置内に具備される内部電源電圧発生回路に関 するもので、特に電気的プログラムにより出力電圧が設定可能な内部電源電圧発 生回路に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化によりチップ内に構成される各トランジスタ等の 素子のサイズはますます小さくなる。このように小さくなったトランジスタ等に 以前と同様の外部電源電圧をそのまま印加すれば、強い電界の形成等のストレス が大きくなり、各トランジスタの不良発生の増加を招来する。したがって、１６ Ｍ（ｍｅｇａ：１０6 ）級以上の高集積半導体メモリ装置においては、外部電源 電圧を所定のレベルに降下させてチップ内の動作電源電圧として使用するために 内部電源電圧発生回路の搭載が必要となっている。例えば、１６Ｍ級の半導体メ モリ装置では、約５Ｖで印加される外部電源電圧を４Ｖに降下させた内部電源電 圧を使用しており、そして１６Ｍ級以上の半導体メモリ装置では、内部電源電圧 、外部電源電圧ともさらに低くされる傾向にある。
【０００３】 このような内部電源電圧発生回路の従来例を図５に示す。
【０００４】 同図に示す内部電源電圧発生回路は、所望の内部電源電圧ｉｎｔ．Ｖｃｃを発 生するために基準電圧発生装置１０により供給される比較用基準電圧Ｖｒｅｆと 内部電源電圧ｉｎｔ．Ｖｃｃとを比較し、その結果に基づいて内部電源電圧ｉｎ ｔ．Ｖｃｃを制御するための差動増幅器を用いた比較器３０と、比較器３０によ る制御のもとに外部電源電圧ｅｘｔ．Ｖｃｃを内部電源電圧ｉｎｔ．Ｖｃｃに降 下させるドライバー２０と、からなる内部電源電圧発生部で構成されている。
【０００５】 ドライバー２０の出力端を通じて出力される内部電源電圧ｉｎｔ．Ｖｃｃはチ ップ内の各メモリ素子部（図示されていない）に供給されると同時に、比較器３ ０の一入力とされている。したがって、各メモリ素子部で内部電源電圧ｉｎｔ． Ｖｃｃが使用され、あるレベルまで降下すると、これが直ちに比較器３０に感知 されて比較器３０の出力電圧、すなわちノードＧ１の電位レベルが低くなり、こ れによりドライバー２０の導通性がさらに高くなり、内部電源電圧ｉｎｔ．Ｖｃ ｃを再度補償するようになる。比較器３０の動作特性はこの分野では公知の事項 であるので、その詳細の説明は省略する。
【０００６】 このように、従来の内部電源電圧発生回路を搭載する半導体メモリ装置におい ては、電源電圧が供給されるだけで直ちに内部電源電圧発生回路が動作し、外部 電源電圧が一定のレベル以上になると一定の内部電源電圧を供給するようになっ ている。
【０００７】 しかし、このような従来の内部電源電圧発生回路では、チップの信頼性試験等 のためにチップの各回路へ供給される内部電源電圧を外部電源電圧と等しくする 必要があるような場合、これを実現することができないという問題が生じる。例 えば、チップの製造が終了した後にその完成チップ内に不良素子が含まれていな いかどうかを検査するために“バーンインテスト”（burn in test：この分野で 使用される専門用語で、完成されたチップの内の不良チップを発見するためにチ ップに規定された外部電源電圧以上の高電圧を長時間、高温状態で印加するテス ト方法。このようにすることでチップ内の各構成素子にストレスを加重印加し、 初期に不良を容易に検出することができる。いわゆる動作寿命試験。）等を実施 するが、このとき外部電源電圧を上昇させてもチップ内に印加される電圧は内部 電源電圧以上に上昇しないという事態が発生する。したがって、効果的なバーン インテストを実施できず、不良チップを容易に検出できなくなり、その結果、時 間的損失ばかりでなく半導体メモリ装置の信頼性を低下させてしまうことになる 。
【０００８】
【考案が解決しようとする課題】 したがって本考案の目的は、所望の電圧レベルや外部電源電圧レベルと同等の レベルの内部電源電圧を設定できるような内部電源電圧発生回路を提供すること にある。
【０００９】
【課題を解決するための手段】
このような目的を達成するために本考案では、発生される内部電源電圧を基準 電圧と比較してドライバーを制御することで外部電源電圧から内部電源電圧を発 生するようになった内部電源電圧発生部を有する半導体メモリ装置の内部電源電 圧発生回路について、所定のパッドに印加される電圧を感知して論理信号を出力 する電圧感知部と、該電圧感知部の出力信号に応じて前記基準電圧と外部電源電 圧相当の電圧とを選択的に内部電源電圧発生部へ出力する基準電圧制御部と、を 備えた構成とすることを特徴とする。すなわち、所定のパッドに電圧を印加する ことで内部電源電圧発生部に入力される基準電圧を変更可能とし、これにより、 発生される内部電源電圧のレベルを電気的プログラムで設定可能としている。
【００１０】
【考案の実施例】
以下、添付の図面を参照して本考案の実施例を詳細に説明する。
【００１１】 本考案による内部電源電圧発生回路の一実施例のブロック図を図１に示し、そ れに基づく具体的回路の実施例が図２及び図４に示されている。
【００１２】 図１に示すブロック図より分かるように、内部電源電圧発生回路は、電圧感知 部１００、ラッチ部２００、基準電圧制御部３００、及び内部電源電圧発生部４ ００から構成される。
【００１３】 電圧感知部１００は、チップのピンと連結されたパッド１０に接続され、パッ ド１０に印加される電圧を感知する。ラッチ部２００は、電圧感知部１００で感 知された電圧を継続維持する役割をもつ。尚、このラッチ部２００は省略するこ ともできる。基準電圧制御部３００は、基準電圧発生部５０から供給される基準 電圧Ｖｒｅｆの伝送状態を制御し、基準電圧Ｖｒｅｆ又は外部電源電圧ｅｘｔ． Ｖｃｃレベルの電圧の何れかを内部電源電圧発生部４００に出力するようになっ ている。内部電源電圧発生部４００は、基準電圧制御部３００より与えられる基 準電圧Ｖｒｅｆ又は外部電源電圧ｅｘｔ．Ｖｃｃレベルの電圧の何れか一方と内 部電源電圧ｉｎｔ．Ｖｃｃとを入力とし、一定の内部電源電圧ｉｎｔ．Ｖｃｃを 発生する。
【００１４】 図２に示すのは、図１のラッチ部２００を構成要素として用いた場合の回路の 実施例である。電圧感知部１００は、パッド１０に印加される電圧を降下させる ための負荷用ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４と、ＰＭＯＳトラン ジスタＰ４のチャネルの一端と接地電圧Ｖｓｓとの間に接続された抵抗素子Ｒ１ と、ＰＭＯＳトランジスタＰ４及び抵抗素子Ｒ１の共通端子に入力端子が接続さ れると共に直列連結されたインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３からなるイ ンバータチェーンと、インバータＩＮＶ２の出力端子にゲートが接続され、イン バータＩＮＶ３の出力端子にチャネルの一端が接続されたスイッチングトランジ スタＮ１とから構成される。
【００１５】 ＰＭＯＳトランジスタＰ１〜Ｐ４については、使用される内部電源電圧のレベ ルに応じて各チャネルサイズや個数を適宜変更でき、そして、インバータチェー ンのインバータＩＮＶ１〜ＩＮＶ３の個数についても論理状態あるいは増幅動作 等に応じて適宜変更できる。また、各インバータはＣＭＯＳ回路で構成されてい る。
【００１６】 ラッチ部２００は、外部電源電圧ｅｘｔ．Ｖｃｃ端に接続された抵抗素子Ｒ２ と、この抵抗素子Ｒ２を介して蓄積される電位を伝送及びラッチするためのイン バータＩＮＶ４、ＩＮＶ５とから構成されており、その出力は基準電圧制御部３ ００に連続的に供給される。
【００１７】 基準電圧制御部３００は、ラッチ部２００の出力が制御端子に印加されるトラ ンスミッションゲートＴＭ１と、インバータＩＮＶ６と、プルアップトランジス タＴ１とから構成される。プルアップトランジスタＴ１は、ラッチ部２００の出 力によってトランスミッションゲートＴＭ１がターンオフするときのみターンオ ンして内部電源電圧発生部４００の一入力に接続されているノードＣ７を外部電 源電圧ｅｘｔ．Ｖｃｃのレベルまで上昇させる。ここで、プルアップトランジス タＴ１は、そのサイズを他のトランジスタに比べて相当小さくしておかなければ ならない。すなわち、外部電源電圧ｅｘｔ．Ｖｃｃにノイズが発生した場合やパ ッド１０に予期せぬ高電圧が突然印加されてしまったような場合に対処するため で、パッド１０に略直流電圧が印加されているときにのみプルアップトランジス タＴ１を動作させるためである。
【００１８】 基準電圧発生装置５０及び内部電源電圧発生部４００の構成はこの分野で公知 の事項のためその説明は省略する。
【００１９】 以上のように構成された図２の回路の動作を説明する。まず、チップの通常動 作時、すなわちパッド１０に印加される電圧が無い場合、又は（１６Ｍ級以下の 半導体メモリ装置においては）パッド１０に印加される電圧が５．５Ｖ以下であ る場合を説明する。この場合、ノードＣ０はＰＭＯＳトランジスタＰ１〜Ｐ４を 通じて論理“ロウ（ｌｏｗ）”レベルとなる（通常、一つのＰＭＯＳトランジス タのしきい電圧は約１Ｖである）。したがって、ノードＣ１、Ｃ２、Ｃ３はそれ ぞれ論理“ハイ（ｈｉｇｈ）”、“ロウ”、“ハイ”レベルとなり、スイッチン グトランジスタＮ１はターンオフされる。
【００２０】 一方、ラッチ部２００のノードＣ４は抵抗素子Ｒ２によって論理“ハイ”レベ ルとされてインバータＩＮＶ４、ＩＮＶ５によりラッチされる。このとき、ノー ドＣ４には電圧感知部１００の出力に関わらず論理“ハイ”レベルの信号が継続 してラッチされることになる。そしてノードＣ５は論理“ロウ”レベルとなる。
【００２１】 基準電圧制御部３００のトランスミッションゲートＴＭ１はラッチ部２００の 論理“ロウ”レベルの出力によってターンオンし、基準電圧発生装置５０から出 力された基準電圧Ｖｒｅｆを内部電源電圧発生部４００へ伝送する。このとき、 プルアップトランジスタＴ１はインバータＩＮＶ６を介して論理“ハイ”レベル となったノードＣ６によってターンオフされる。
【００２２】 したがって、内部電源電圧発生部４００は基準電圧Ｖｒｅｆに応じて一定の内 部電源電圧ｉｎｔ．Ｖｃｃを出力する。要するに、パッド１０に人為的な操作を 何も加えない場合や、パッド１０に５．５Ｖ以下の電圧が印加される場合は、図 ５に示した内部電源電圧発生回路と同様な動作をするものである。
【００２３】 次に、パッド１０に人為的にチップの動作電圧以上の電圧（５．５Ｖを越える 電圧）を印加する場合を説明する。パッド１０にこのような電圧が印加されると 、電圧感知部１００のノードＣ０はＰＭＯＳトランジスタＰ１〜Ｐ４を通じて論 理“ハイ”レベルとなる。したがって、ノードＣ１、Ｃ２、Ｃ３はそれぞれ論理 “ロウ”、“ハイ”、“ロウ”レベルとなり、この論理“ハイ”レベルのノード Ｃ２によってスイッチングトランジスタＮ１がターンオンされる。
【００２４】 このスイッチングトランジスタＮ１のターンオンによって、ラッチ部２００の ノードＣ４に蓄積されている論理“ハイ”レベルの電位は、スイッチングトラン ジスタＮ１のチャネルを通じてインバータＩＮＶ３内の駆動端へ移動する（図３ 参照）。その結果、ノードＣ４が論理“ロウ”レベルとなり、したがってノード Ｃ５は論理“ハイ”レベルとなってラッチ部２００は論理“ハイ”レベルの信号 を出力する。このとき、パッド１０に印加している電圧を降下させたり、電圧の 印加をやめた場合でも、ラッチ部２００は継続して論理“ハイ”レベルの信号を 出力する。
【００２５】 したがって、基準電圧制御部３００のトランスミッションゲートＴＭ１はター ンオフされ、基準電圧発生装置５０の出力である基準電圧Ｖｒｅｆの内部電源電 圧発生部４００への伝送が遮断される。一方、論理“ロウ”レベルとなったノー ドＣ６によりプルアップトランジスタＴ１がターンオンされ、ノードＣ７は外部 電源電圧ｅｘｔ．Ｖｃｃレベルにチャージされる。したがって、基準電圧制御部 ３００の出力は外部電源電圧ｅｘｔ．Ｖｃｃの電位レベルとなり、これが内部電 源電圧発生部４００の差動増幅器の一入力となる。
【００２６】 その結果、差動増幅器の動作によってドライバーＴ１０が完全にターンオンさ れ、内部電源電圧発生部４００から外部電源電圧ｅｘｔ．Ｖｃｃレベルの内部電 源電圧ｉｎｔ．Ｖｃｃが出力される。
【００２７】 このとき、パッド１０に印加されている電圧が継続してチップの動作電源電圧 を越えていても越えていなくても、あるいは、電圧の印加が中断されても、内部 電源電圧ｉｎｔ．Ｖｃｃは継続して外部電源電圧ｅｘｔ．Ｖｃｃレベルで出力さ れる。すなわち、使用者がチップのパッド１０に規定値を越える高電圧を一回印 加するだけで、何時でも内部電源電圧ｉｎｔ．Ｖｃｃを外部電源電圧ｅｘｔ．Ｖ ｃｃレベルにレベルアップさせることができる。
【００２８】 要するに、使用者が、電気的プログラムによって、内部電源電圧ｉｎｔ．Ｖｃ ｃをチップの動作電圧である４Ｖ程度の電圧とするか、外部電源電圧ｅｘｔ．Ｖ ｃｃである５Ｖ程度の電圧とするか、自由に選択できるものである。
【００２９】 図４には図１のラッチ部２００を省略した場合の回路の実施例を示す。尚、図 ２の実施例と同じ構成要素には同じ符号を付し、重複する説明は省略する。
【００３０】 この実施例の全体的な動作は図２の実施例と略同様であるが、パッド１０に５ ．５Ｖを越える電圧が印加されているときにのみ内部電源電圧ｉｎｔ．Ｖｃｃが 外部電源電圧ｅｘｔ．Ｖｃｃレベルとなるという点が異なっている。すなわち、 この実施例には図２の実施例のようなラッチ部がないので、内部電源電圧発生部 ４００から出力される内部電源電圧ｉｎｔ．Ｖｃｃを継続して外部電源電圧ｅｘ ｔ．Ｖｃｃレベルに維持するためには、パッド１０に５．５Ｖを越える電圧を印 加し続けなければならない。
【００３１】 したがって、図２の実施例の場合には、パッド１０に一回でも５．５Ｖを越え る高電圧が印加されれば、パッド１０への電圧の印加を中断しても内部電源電圧 ｉｎｔ．Ｖｃｃは継続して外部電源電圧ｅｘｔ．Ｖｃｃレベルを維持するので、 この内部電源電圧ｉｎｔ．Ｖｃｃを再び基準電圧Ｖｒｅｆレベルに戻すためには 、全ての外部電源の接続を完全に断絶しなければならない。しかし、図４の実施 例の場合には、パッド１０に印加する電圧を調整するだけで内部電源電圧ｉｎｔ ．Ｖｃｃを制御できる。
【００３２】 上記の実施例によれば、高集積の半導体メモリ装置で低い動作電圧を使用する 場合でも、電圧感知部のトランジスタを適切に調節することにより、電圧感知部 に感知されるパッドの電圧レベルを調整できる。
【００３３】 上記に示した実施例は本考案の思想を実現する最適の実施例であり、電圧感知 部や基準電圧発生部等は本考案の技術的な範囲において異なる構造とすることも 可能であることは、この分野で通常の知識をもつものであれば容易に理解できる であろう。
【００３４】
【考案の効果】
以上述べてきたように、本考案による内部電源電圧発生回路は、内部電源電圧 のレベルを所定の基準電圧又は外部電源電圧の何れかのレベルに等しくなるよう に電気的にプログラムできるようにしたことによって、例えば“バーンインテス ト”時等にチップの内部に外部電源電圧を印加でき、ストレスを加重印加して不 良を検出することが容易にできるようになる。その結果、半導体メモリ製品の信 頼性が大幅に向上するという効果がある。
【図面の簡単な説明】
【図１】本考案による内部電源電圧発生回路の一実施例
のブロック図。
【図２】図１の内部電源電圧発生回路の具体的回路の実
施例を示す回路図。
【図３】図２の回路の一部詳細を示す回路図。
【図４】図１の内部電源電圧発生回路の具体的回路の他
の実施例を示す回路図。
【図５】従来の内部電源電圧発生回路を示す回路図。
【符号の説明】
１０ パッド ５０ 基準電圧発生装置 １００ 電圧感知部 ２００ ラッチ部 ３００ 基準電圧制御部 ４００ 内部電源電圧発生部 Ｐ１〜Ｐ４ ＰＭＯＳトランジスタ ＩＮＶ１〜ＩＮＶ６ インバータ Ｎ１ スイッチングトランジスタ Ｒ１、Ｒ２ 抵抗素子 ＴＭ１ トランスミッションゲート Ｔ１ プルアップトランジスタ
【手続補正書】
【提出日】平成７年１０月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】実用新案登録請求の範囲
【補正方法】変更
【補正内容】
【実用新案登録請求の範囲】

Claims (5)

    【実用新案登録請求の範囲】
  1. 【請求項１】 発生される内部電源電圧を基準電圧と比
    較してドライバーを制御することで外部電源電圧から内
    部電源電圧を発生するようになった内部電源電圧発生部
    を有する半導体メモリ装置の内部電源電圧発生回路にお
    いて、 所定のパッドに印加される電圧を感知して論理信号を出
    力する電圧感知部と、該電圧感知部の出力信号に応じて
    前記基準電圧と外部電源電圧相当の電圧とを選択的に内
    部電源電圧発生部へ出力する基準電圧制御部と、を備え
    たことを特徴とする内部電源電圧発生回路。
  2. 【請求項２】 電圧感知部を、所定のパッドから直列接
    続した１以上の負荷用ＭＯＳトランジスタと、負荷用Ｍ
    ＯＳトランジスタと接地電圧端との間に設けた抵抗素子
    と、負荷用ＭＯＳトランジスタと抵抗素子との共通端子
    から直列接続されて論理信号を出力する１以上のインバ
    ータからなるインバータチェーンと、から構成した請求
    項１記載の内部電源電圧発生回路。
  3. 【請求項３】 基準電圧制御部を、電圧感知部の出力信
    号により制御されて基準電圧を伝送するトランスミッシ
    ョンゲートと、該トランスミッションゲートと相補的に
    動作して外部電源電圧を伝送するプルアップトランジス
    タと、から構成した請求項１又は請求項２記載の内部電
    源電圧発生回路。
  4. 【請求項４】 電圧感知部の出力信号をラッチして基準
    電圧制御部へ出力するラッチ部を更に設けた請求項１〜
    ３のいずれか１項に記載の内部電源電圧発生回路。
  5. 【請求項５】 ラッチ部を、電圧感知部の出力信号を入
    力とする第１のインバータと、第１のインバータに対し
    逆向並列接続した第２のインバータと、外部電源電圧端
    と第１のインバータの入力端子との間に設けた抵抗素子
    と、から構成し、そして、出力信号に応じてオン・オフ
    するスイッチングトランジスタを電圧感知部のインバー
    タチェーンの出力端子に設けた請求項４記載の内部電源
    電圧発生回路。
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