JPH0844655A - マルチプル・バス情報処理システムのアドレス空間の拡張 - Google Patents

マルチプル・バス情報処理システムのアドレス空間の拡張

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JPH0844655A
JPH0844655A JP9903195A JP9903195A JPH0844655A JP H0844655 A JPH0844655 A JP H0844655A JP 9903195 A JP9903195 A JP 9903195A JP 9903195 A JP9903195 A JP 9903195A JP H0844655 A JPH0844655 A JP H0844655A
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signal
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JP9903195A
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Wiley Blackledge John Jr
ジョン・ワイリィ・ブラックリッジ、ジュニア
Boury Bechara
ベカラ・ブーリィ
Berle Ronald
ロナルド・バーリ
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/063—Address space extension for I/O modules, e.g. memory mapped I/O
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/404—Coupling between buses using bus bridges with address mapping

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Abstract

(57)【要約】 【目的】 マルチプル・バス情報処理システムにおいて
アドレス空間を拡張する。 【構成】 情報処理システムが、所定のｎビットのＩ／
Ｏアドレス範囲内のＩ／０アドレス信号を出す回路と、
拡張されたＩ／Ｏアドレス空間を形成するためにプロセ
ッサからのＩ／Ｏ信号に応答して、プロセッサにより出
されたＩ／Ｏアドレスに対して付加的なｍビットのアド
レス・セグメントを付け足すための装置とを有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パーソナル・コンピュ
ータ・システムに関し、特に、マルチプル・バス・アー
キテクチャを有するパーソナル・コンピュータ・システ
ムに関する。
【０００２】
【従来の技術】コンピュータ・システムは、通常、複数
のバスを備える。システム内の各バスは、そのバスを通
して互いにローカルに通信する装置（以降、デバイスと
称する場合もある）を接続している。通常のコンピュー
タ・システムに存在する様々な種類のバスの例として
は、ホスト中央演算処理装置（ＣＰＵ）が接続されるシ
ステム・バス及び１または複数の周辺バスがある。しか
しながら、１つのバスに接続されたデバイスが、別のバ
ス上のデバイスに対して情報の読み取りや書き込みを行
う必要がある場合には、異なるバスに亘ったシステム・
ワイドな通信が要求される。異なるバス上のデバイス間
でのシステム・ワイドな通信を可能とするために、バス
−バス間ブリッジ（インタフェース）を設けることによ
って所与のバスの通信プロトコルを別のバスの通信プロ
トコルと適合させている。
【０００３】マルチプル・バス・コンピュータ・システ
ムの各バス−バス間ブリッジは、システム内の２つのバ
スを接続するために用いられる。所与のコンピュータ・
システムを構築するために様々な種類のバスを利用でき
る。広く認められているバスの１つがＰＣＩ(Periphera
l Component Intercnnect)バスであり、このバスは、比
較的短時間に大量のデータ転送を実行することができ
る。ＰＣＩバスがこのような高性能を実現している理由
の１つは、ＣＰＵを接続できるシステム・バス等の他の
高速バスへ直接リンクすることができることであり、そ
れによって、ＰＣＩバスに接続されたデバイスとシステ
ム・バスに接続されたデバイスとの間で速やかなデータ
転送が可能となる。実際に、いくつかの高度な統合デバ
イス、例えば所与のグラフィクス・パッケージ制御装置
等の動作は、ＰＣＩバス等の高性能バスを介してシステ
ム・バスへ直接リンクされることを必要とする。さら
に、ＰＣＩバス・アーキテクチャは、このバスへ接続さ
れた周辺装置を操作するためにいずれの「グルー（周辺
回路）・ロジック」も必要としない。他のバスのための
グルー・ロジックは、通常、周辺装置とそのバスとの中
間に導入されたデコーダ、バッファまたはラッチ等の種
々雑多なハードウェア要素から構成される。
【０００４】主ＰＣＩバスは、３３ＭＨｚの同期クロッ
ク信号上で動作し、そしてＰＣＩバス上を伝送されるデ
ータ・ストリングは、３２ビット幅である。ＰＣＩバス
上の３２ビットのデータ・ストリングは、倍長語（ＤＷ
ＯＲＤ）と呼ばれ、各々８ビットのデータに相当するよ
う４バイトに分割される。ＰＣＩバスにより搬送される
アドレス及びデータの情報は、１つの信号へ多重化され
ている。多重化することによって、アドレス・ラインと
データ・ラインとを別々にする必要がなくなる。その結
果、ＰＣＩバス環境においては、他のバス・アーキテク
チャに比べて必要な信号の量が低減される。ＰＣＩバス
環境において必要とされる信号の数は、４５乃至４７で
あるが、一方、多重化されていないバスでは、通常この
２倍の数を必要とする。このように、信号の数が低減さ
れたので、ＰＣＩバスへ連結されるデバイスをサポート
するために必要な接続ピンの数もまた、相当する数だけ
低減される。従って、ＰＣＩアーキテクチャは、高度に
集積されたデスクトップ型コンピュータ・システムにお
いて特に採用されている。
【０００５】ＰＣＩバス・アーキテクチャの構造とオペ
レーションに関するさらに詳細な記述としては、PCI Sp
ecial Interest Groupによる「Peripheral Component I
nterconnect(PCI) Revision 2.0 Specification」(Apri
l 30, 1993)、「PreliminaryPCI System Design Guid
e」(revision 0.6, November 1, 1992)等がある。
【０００６】（例えば、サーバとしての）より高い信頼
性と性能に対するユーザの要求を満足するために、パー
ソナル・コンピュータ・システムは、より多くのより高
速のプロセッサ、より高速のネットワーク及び冗長性を
備えるように構築される。そのようなプロセッサには、
Intel x86、RISC及び他のプロセッサが含まれる。これ
らのマイクロプロセッサのいくつかは、Ｉ／Ｏアドレス
空間をサポートしない。加えて、冗長性への要求から、
システム設計者は、マルチプル拡張チャネル（例えば、
IBM Model295サーバは２つのマイクロチャネルを備え
る）により多くの拡張スロットを備えることを余儀なく
されている。将来的に、製品はマルチプル・バスを備え
ることとなろう。
【０００７】パーソナル・コンピュータ及びワークステ
ーションには、初期における導入の後にユーザが基本シ
ステムに対してアダプタやデバイスを追加できるような
拡張機能をもつことが要求される。この要求を満たすた
めに、これらのシステムは、拡張バスを備えている。最
も一般的なものとしては、ＩＳＡ(Industry StandardAr
chitecture)バス及びＭＣ(Micro Channel)バスがある。
【０００８】プロセッサ及びＩ／Ｏ装置の速度が増して
きたことから、技術的方向性は、ローカル・バスを実現
することによって高速のＩ／Ｏ機能に対する要求を満足
することを目指すようになってきた。ローカル・バス
は、より高速のデバイスをプロセッサのごく近傍に付設
することにより、これらのデバイスをサポートする。
【０００９】マルチプルＭＣバスをサポートするＰＣＩ
バスまたは他のローカル・バスにより構築されたパーソ
ナル・コンピュータ・システムは、複数の同じアダプタ
を含むような環境を導入する。多くのＭＣアダプタは、
システム内のそのアダプタの２つ、３つ、または４つの
同時使用をサポートするように設計されてきたので、そ
れより多くのアダプタが導入されるとアドレス指定の競
合が発生する。パーソナル・コンピュータにおける新し
い機能や特徴は、INTEL x86アーキテクチャによりサポ
ートされる６４Ｋバイトを越えるＩ／Ｏアドレスを必要
とするようになってきた。
【００１０】
【発明を解決しようとする課題】昨今の環境において
は、アドレス空間アーキテクチャが、次のアーキテクチ
ャとの互換性を要求される場合がある。すなわち、(1)
ＭＣ、(2)ＩＳＡ、(3)ＰＣＩ、(4)Personal System/2、
(5)PowerPC、(6)PCMCIA(Persnal Computer MemoryCard
International Association)である。さらに、アドレス
空間アーキテクチャは、次のものをサポートすべきであ
る。すなわち、(1)Ｉ／Ｏアドレス空間をもつプロセッ
サ及びもたないプロセッサ、(2)マルチプル・プロセッ
サを有するシステム、(3)階層バスを有するシステム、
(4)マルチプル拡張バス（ＭＣまたはＥＩＳＡ）を有す
るシステム、(5)システム・マスタによるシステム・メ
モリ及び非システム・メモリへのアドレス指定の可能
性、(6)システム・マスタによるＩ／Ｏ装置のアドレス
指定の可能性、(7)任意のバス上のバス・マスタによる
システム・メモリ及び非システム・メモリへのアドレス
指定の可能性、(8)任意のバス上のバス・マスタによる
Ｉ／Ｏ装置のアドレス指定の可能性、及び(9)Ｉ／Ｏア
ドレスの保護である。
【００１１】
【課題を解決するための手段】簡潔に述べると、本発明
における情報処理システムは、Ｉ／Ｏ（入力／出力）ア
ドレスを与えるための出力を備えるプロセッサと、Ｉ／
Ｏ装置をプロセッサへ接続するホスト・バスと、プロセ
ッサからのＩ／Ｏ信号に応答してプロセッサにより出さ
れるＩ／Ｏアドレスに付加的なセグメントを付け足すた
めの手段とを含む。
【００１２】
【実施例】本発明は、Intel x86アーキテクチャのＩ／
Ｏアドレス範囲を３２ビットへ拡張する機構を設けてい
る。図１は、３２ビットへ拡張されたＩ／Ｏアドレス空
間すなわち４ＧＢのアドレス空間を示している。４ＧＢ
のＩ／Ｏアドレス空間は、各々６４ＫＢの長さをもつ６
４Ｋ個別アドレス空間として視覚化することができる。
個別アドレス空間の各々は、Ｉ／Ｏセグメントと称され
る。
【００１３】図２及び図３は、本発明による、セグメン
ト・レジスタを有するコンピュータ・システム１０の概
略的ブロック図である。システム１０は、ＭＣバスがＰ
ＣＩバスの下層にあるような階層的ＰＣＩバス構造を有
する。本発明によるこのシステムでは、１または複数の
プロセッサ・ユニット１２が主バス１６へ接続され、各
プロセッサがセグメント・レジスタ（ＳＥＧ ＲＥＧ）
１４へ接続されている。主バス（すなわち、ホスト・バ
ス）１６は、ホスト−ＰＣＩ間バス・ブリッジ１８を介
して下層のバス１９（好適例ではＰＣＩバス）へ接続さ
れる。主ＰＣＩバス１９へは、装置を接続することもで
きるし、他のＰＣＩバス、ＭＣバスまたはＩＳＡバスへ
のバス・ブリッジを接続することもできる。コンピュー
タ・システム１０は、マルチプル・プロセッサ１２及び
マルチプル拡張バスをサポートする機能を備える。ＰＣ
Ｉバス１９は、周辺装置２０、ＰＣＩバス・ブリッジ２
２と２６、及びＭＣ／ＩＳＡブリッジ２８を接続してい
る。ＰＣＩバス・ブリッジ２２は、ＰＣＩバス２３を介
して別のＰＣＩブリッジ３０及び周辺装置３２へ接続さ
れる。システム・メモリ２４は、実際はホスト−ＰＣＩ
間ブリッジ１８へ接続されるが、図２では、プロセッサ
１２から見てアドレス空間がどのように見えるかを示す
ためにＩ／Ｏバス１９へ接続されているように示されて
いる。ＰＣＩブリッジ２６は、ＰＣＩバス２７を介して
ＭＣ／ＩＳＡバス・ブリッジ３４及びＰＣＩバス・ブリ
ッジ３６へ接続される。ＰＣＩバス・ブリッジ３０は、
ＰＣＩバス３１を介してＩ／Ｏ装置３８及びＭＣ／ＩＳ
Ａブリッジ４０へ接続される。ＭＣ／ＩＳＡブリッジ４
０は、ＭＣ装置４６へ接続される。ＰＣＩバス・ブリッ
ジ３６は、ＰＣＩバス３７を介してＭＣ／ＩＳＡバス・
ブリッジ４２と４４へ接続される。バス・ブリッジ４４
は、ＭＣ装置４８（これは、装置４６と同じ種類の装置
でありかつ同じＩ／Ｏアドレスをもつ）へ接続される。
【００１４】プロセッサ１２により出されるＩ／Ｏアド
レスは、Ｍ／ＩＯ（メモリまたはＩ／Ｏ）信号がＩ／Ｏ
状態であるとき、上位ビットの位置に付け足されるｎビ
ット値によって拡張される。これは、プロセッサ１２の
外部に設けられるセグメント・レジスタ１４によって実
現される。
【００１５】このバス階層は、ＰＣＩアーキテクチャ及
びＭＣアーキテクチャと互換性がある。好適例では、プ
ロセッサ複合体１２は、１個（または複数個）のマイク
ロプロセッサを含み、その各々が、Ｍ／ＩＯがＩ／Ｏ状
態であるときに１６ビットＩ／Ｏアドレスを出す出力を
備えている。従って、この構造では、プロセッサ複合体
１２は、拡張バスの１つに接続されたＩ／Ｏ装置に向け
てＩ／Ｏアドレスを出す。
【００１６】ＰＣＩバス上の装置は、バスＩ／Ｏセグメ
ント番号に対応するＩ／Ｏアドレスによりコンフィギュ
レーション（構成）される。ＭＣ／ＩＳＡ拡張バス・ブ
リッジは、アドレス範囲フィルタリング・レジスタを用
いて、下層のバス上の装置がどのＩ／Ｏアドレスを使用
しているかを判断する。入力された３２ビット・アドレ
スは、アドレス範囲の始まり及び終わりと比較される。
もしそのアドレスが、指定の範囲内であれば、入力アド
レスは、目的のＩ／Ｏ装置に適合するアドレスへと変換
される。図２では、ブリッジ２２は、下層バスに対応す
る00010000と0003FFFFとの間の全てのアドレスを認識す
る。例えば、もし装置３８に対するＩ／Ｏ装置アドレス
が00020404ならば、ＣＰＵ１２は装置３８に対するアド
レス（0404）を出力し、そしてセグメント・レジスタは
セグメント・アドレス0002（装置３８が接続されるバス
についてのＩ／Ｏセグメントに対応する）をロードされ
ることになる。ブリッジ２２は、その下層バス（すなわ
ち、バス３１）の１つに接続された装置に対応する0002
を認識し、そしてそのＩ／Ｏアドレスを下層バス（すな
わちバス２３）へ伝送する。バス・ブリッジ３０もま
た、そのセグメント・アドレスを自己の範囲内のものと
して認識して、そのＩ／Ｏアドレスをその下層バス３１
へ伝送する。そして装置３８は、その装置アドレス（元
々ＣＰＵ１２により伝送されたもの）に応答する。
【００１７】システム１０は、例えば、ＭＣ装置４６と
４８とが同じアドレス値0404をもつように、同じ１６ビ
ットのＩ／Ｏアドレスをもつ装置をアドレス指定すると
いう問題を解決している。ＣＰＵ１２が、Ｉ／Ｏアドレ
ス0404をバス１６上に出すと、セグメント・レジスタ１
４が、値0003の上位セグメントを付け足すことによっ
て、アドレス00030404が得られる。バス・ブリッジ１８
は、このアドレスをバス１９へ伝送する。ＰＣＩ装置２
０、ＰＣＩバス・ブリッジ２６、及びＭＣ／ＩＳＡバス
・ブリッジ２８中の３２ビット・デコーダは、アドレス
00030404が自己の範囲内に対応しないと認識する。ＰＣ
Ｉバス・ブリッジ２２は、そのアドレスが、自分の下層
のバスの１つに接続された装置に対応することを認識
し、よってそのアドレスをバス３１へ伝送する。ブリッ
ジ４０は、上位１６ビット（値0003を表す）を自己に対
応するものとして認識し、従って、１６ビットＩ／Ｏア
ドレス（値0404を表す）を選択された装置４６へ向けて
伝送する。このように、異なる下層バス上にある同じＩ
／Ｏ装置が、全く競合することなく同じ装置アドレスを
共有することができる。
【００１８】図４は、プロセッサ１２により出されたＩ
／Ｏアドレスの上位ビットへ（上位） セグメント・レ
ジスタ・ビットを付け足すために用いられる機構を示し
たブロック図である。１６ビット・セグメント・レジス
タ１４からのビットは、Ｍ／ＩＯ信号がＩ／Ｏ状態のと
きには必ずバス１９のアドレス構成要素上へ入れられ
る。好適例では、バス１９は、３２ビットのアドレス・
バスをもつＰＣＩバスであるが、本発明は他の幅（例え
ば、６４ビット）をもつアドレス・バス構成からなるバ
スにも適用可能である。Ｍ／ＩＯ信号がＭ状態のとき
は、ＣＰＵは３２ビットアドレスを伝送し、このアドレ
スはそのままバス１９のアドレス構成要素へ転送され
る。
【００１９】オペレーションにおいて、システム１０が
開始されるとき、セットアップ・ルーチンは、デバイス
のためのＩ／Ｏバスを探し、オペレーティング・システ
ムのためにテーブルを設定する。このテーブルは、どこ
にＩ／Ｏアダプタがあるか及びセグメント・レジスタに
どのようなセグメント・レジスタ値をロードすべきかを
識別する。プロセスがＩ／Ｏアダプタにアクセスする必
要があるとき、そのハードウェア・デバイスに対してオ
ペレーティング・システムをインタフェースするために
デバイス・ドライバをロードする。デバイス・ドライバ
をロードする前に、ハードウェア抽象化コード層が、そ
のデバイス及び適切なセグメント・レジスタ値を見つけ
るためにテーブル中をインデックスし、セグメント・レ
ジスタにロードした後、そのデバイス・ドライバを呼び
出す。このデバイス・ドライバをロードしたり、リセッ
トしたりする機能もまた、デバイス・ドライバで行うこ
とができる。しかしながら、デバイス・ドライバは、こ
の機能を実行できるように設計されるかまたは書き直さ
れなければならない。
【００２０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２１】（１）（ａ）予め設定されたｎビットのア
ドレス範囲内のＩ／Ｏアドレス信号を出すための手段を
備えるプロセッサと、（ｂ）Ｉ／Ｏアドレス空間を拡張
するべく前記プロセッサからのＩ／Ｏ信号に応答して、
前記プロセッサにより出されたＩ／Ｏアドレスに対して
付加的なｍビットのアドレス・セグメントを付け足すた
めの手段とを有する情報処理システム。 （２）前記付加的なｍビットのアドレス・セグメントが
前記プロセッサにより出された前記Ｉ／Ｏアドレスに対
して付け足されることによって、前記プロセッサにより
出された下位部分としてのＩ／Ｏアドレスと、上位部分
としての前記付加的なｍビットのアドレス・セグメント
とから構成されるｎ＋ｍビットのＩ／Ｏアドレス範囲を
形成する上記（１）に記載の情報処理システム。 （３）前記付加的なアドレス・セグメントを付け足すた
めの手段が、前記プロセッサへ接続されかつ前記付加的
なｍビットのアドレス・セグメントを記憶するセグメン
トレジスタからなる上記（１）に記載の情報処理システ
ム。 （４）（ｃ）前記プロセッサへ接続されたホスト・バス
と、（ｄ）前記ホスト・バスへ接続された少なくとも１
つの下層の拡張バスと、（ｅ）前記ホスト・バスを前記
下層の拡張バスへ接続するためのバス・ブリッジとを有
する上記（１）に記載の情報処理システム。 （５）前記ｍと前記ｎとが同じ数を表す上記（１）に記
載の情報処理システム。 （６）前記ｍと前記ｎとが１６である上記（１）に記載
の情報処理システム。 （７）前記バス・ブリッジが、受信されたＩ／Ｏアドレ
スが該バス・ブリッジに対応する所定の範囲内のＩ／Ｏ
アドレスであるか否かを判断し、かつ受信されたＩ／Ｏ
アドレスが前記所定の範囲内のＩ／Ｏアドレスであると
きに出力を与えるためのアドレス範囲フィルタを有する
上記（４）に記載の情報処理システム。 （８）前記バス・ブリッジが、所定の範囲のＩ／Ｏアド
レスを規定するレジスタ・セットを有し、前記レジスタ
・セットが、(i)関連する最も下のアドレス・セグメン
トをもつＩ／Ｏ装置に対応する第１の値を記憶する第１
のレジスタと、(ii)関連する最も上のアドレス・セグメ
ントをもつＩ／Ｏ装置に対応する第２の値を記憶する第
２のレジスタと、からなる上記（７）に記載の情報処理
システム。 （９）（ａ）Ｉ／Ｏ装置を選択するために第１の信号を
与える１または複数のプロセッサと、（ｂ）バス・ブリ
ッジを選択するために第２の信号を与える１または複数
のセグメント・レジスタとを有する情報システムにおけ
る第１のバスを第２のバスへ接続するためのバス・ブリ
ッジであって、前記バス・ブリッジが、（i）前記第１
の信号を受信する第１の入力と、（ii）前記第２の信号
を受信する第２の入力と、（iii）前記第１の入力及び
前記第２の入力へ接続され、かつ前記第２の信号が前記
バス・ブリッジの下層のＩ／Ｏセグメントに対応する所
定の範囲内の値であるか否かを判断するアドレス比較器
と、（iv）前記アドレス比較器が前記第２の信号が前記
所定の範囲内の値であると判断したとき、前記第１の信
号を伝送するための手段とを有することを特徴とするバ
ス・ブリッジ。 （１０）前記第２の信号を前記選択されたＩ／Ｏ装置に
対応するＩ／Ｏ信号へと変換する変換器を有する上記
（９）に記載のバス・ブリッジ。
【００２２】
【発明の効果】図５は、バス・ブリッジのオペレーショ
ンを示した図である。セグメント・レジスタは、アドレ
ス・バスの上位Ｍ１個のビット上のアドレス・ステージ
及び下位Ｍ２個のビット上のＩ／Ｏアドレスを出す。バ
ス・ブリッジは、これらのＭ１個のビットをモニタする
ことによって、その転送がどのデバイスに向けられたも
のかを判断する。ブリッジが、その転送が自身に向けら
れたものであると判断した場合、ブリッジはその上位の
Ｍ１個のビットを取り除いて、下位のＭ２個のビットを
そのＩ／Ｏバス上の適切なアダプタへ出す。これによっ
て、システムは、同じＩ／Ｏアドレスをもち異なるＩ／
Ｏバス上にある複数のＩ／Ｏ装置をサポートすることが
可能となる。このことは、高レベルのスケーラビリティ
と冗長性とをもたらす。
【００２３】図６は、本発明の一態様によるバス・ブリ
ッジ１００を示した図である。ブリッジ１００は、主バ
スのアドレス構成要素へ接続されたアドレス比較器１０
２を備えている。アドレス比較器１０２はアドレス信号
を受信し、そのアドレスを、そのブリッジ１００の下層
のセグメント・レジスタの値に対応する予め設定された
アドレス範囲と比較する。フィルタ１０４は、アドレス
比較器に接続され、受信されたアドレスをフィルタリン
グして選択された装置（ブリッジ１００の下層にある）
を識別するための信号を生成する。変換器１０６は、フ
ィルタ１０４へ接続され、フィルタ１０４の出力を、選
択されたＩ／Ｏ装置が認識可能なアドレスへと変換す
る。
【図面の簡単な説明】
【図１】セグメント化された４ＧＢのＩ／Ｏアドレス空
間を示す図である。
【図２】本発明による、セグメント・レジスタを含むコ
ンピュータ・システムのブロック図の上半部分である。
【図３】本発明による、セグメント・レジスタを含むコ
ンピュータ・システムのブロック図の下半部分である。
【図４】ＣＰＵの１６ビットＩ／Ｏアドレスを３２ビッ
トへ拡張することを示すブロック図である。
【図５】バス・ブリッジのオペレーションを示すブロッ
ク図である。
【図６】バス・ブリッジのオペレーションを示すブロッ
ク図である。
【符号の説明】
１２ ＣＰＵ １４ セグメント・レジスタ １８ ホスト・ブリッジ １９ 主バス ２２ バス・ブリッジ ２３ 下層バス ３２ 接続された装置 １０２ アドレス比較器 １０４ フィルタ １０６ 変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベカラ・ブーリィ アメリカ合衆国33434 フロリダ州、ボ カ・ラトン、ノースウェスト・トゥエンテ ィエイス・アベニュー 3008 (72)発明者 ロナルド・バーリ アメリカ合衆国33434 フロリダ州、ボ カ・ラトン、ノースウェスト・サーティシ クス・ストリート 2598

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】（ａ）予め設定されたｎビットのアドレス
    範囲内のＩ／Ｏアドレス信号を出すための手段を備える
    プロセッサと、 （ｂ）Ｉ／Ｏアドレス空間を拡張するべく前記プロセッ
    サからのＩ／Ｏ信号に応答して、前記プロセッサにより
    出されたＩ／Ｏアドレスに対して付加的なｍビットのア
    ドレス・セグメントを付け足すための手段とを有する情
    報処理システム。
  2. 【請求項２】前記付加的なｍビットのアドレス・セグメ
    ントが前記プロセッサにより出された前記Ｉ／Ｏアドレ
    スに対して付け足されることによって、前記プロセッサ
    により出された下位部分としてのＩ／Ｏアドレスと、上
    位部分としての前記付加的なｍビットのアドレス・セグ
    メントとから構成されるｎ＋ｍビットのＩ／Ｏアドレス
    範囲を形成する請求項１に記載の情報処理システム。
  3. 【請求項３】前記付加的なアドレス・セグメントを付け
    足すための手段が、前記プロセッサへ接続されかつ前記
    付加的なｍビットのアドレス・セグメントを記憶するセ
    グメントレジスタからなる請求項１に記載の情報処理シ
    ステム。
  4. 【請求項４】（ｃ）前記プロセッサへ接続されたホスト
    ・バスと、 （ｄ）前記ホスト・バスへ接続された少なくとも１つの
    下層の拡張バスと、 （ｅ）前記ホスト・バスを前記下層の拡張バスへ接続す
    るためのバス・ブリッジとを有する請求項１に記載の情
    報処理システム。
  5. 【請求項５】前記ｍと前記ｎとが同じ数を表す請求項１
    に記載の情報処理システム。
  6. 【請求項６】前記ｍと前記ｎとが１６である請求項１に
    記載の情報処理システム。
  7. 【請求項７】前記バス・ブリッジが、受信されたＩ／Ｏ
    アドレスが該バス・ブリッジに対応する所定の範囲内の
    Ｉ／Ｏアドレスであるか否かを判断し、かつ受信された
    Ｉ／Ｏアドレスが前記所定の範囲内のＩ／Ｏアドレスで
    あるときに出力を与えるためのアドレス範囲フィルタを
    有する請求項４に記載の情報処理システム。
  8. 【請求項８】前記バス・ブリッジが、所定の範囲のＩ／
    Ｏアドレスを規定するレジスタ・セットを有し、 前記レジスタ・セットが、（ｉ）関連する最も下のアド
    レス・セグメントをもつＩ／Ｏ装置に対応する第１の値
    を記憶する第１のレジスタと、（ｉｉ）関連する最も上
    のアドレス・セグメントをもつＩ／Ｏ装置に対応する第
    ２の値を記憶する第２のレジスタと、からなる請求項７
    に記載の情報処理システム。
  9. 【請求項９】（ａ）Ｉ／Ｏ装置を選択するために第１の
    信号を与える１または複数のプロセッサと、 （ｂ）バス・ブリッジを選択するために第２の信号を与
    える１または複数のセグメント・レジスタとを有する情
    報処理システムにおける第１のバスを第２のバスへ接続
    するためのバス・ブリッジであって、 前記バス・ブリッジが、（i）前記第１の信号を受信す
    る第１の入力と、（ii）前記第２の信号を受信する第２
    の入力と、（iii）前記第１の入力及び前記第２の入力
    へ接続され、かつ前記第２の信号が前記バス・ブリッジ
    の下層のＩ／Ｏセグメントに対応する所定の範囲内の値
    であるか否かを判断するアドレス比較器と、（iv）前記
    アドレス比較器が前記第２の信号が前記所定の範囲内の
    値であると判断したとき、前記第１の信号を伝送するた
    めの手段とを有することを特徴とするバス・ブリッジ。
  10. 【請求項１０】前記第２の信号を前記選択されたＩ／Ｏ
    装置に対応するＩ／Ｏ信号へと変換する変換器を有する
    請求項９に記載のバス・ブリッジ。
JP9903195A 1994-06-20 1995-04-24 マルチプル・バス情報処理システムのアドレス空間の拡張 Pending JPH0844655A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007183950A (ja) * 2005-12-30 2007-07-19 Intel Corp アドレススペースエミュレーション

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5857080A (en) * 1996-09-10 1999-01-05 Lsi Logic Corporation Apparatus and method for address translation in bus bridge devices
US6519555B1 (en) 1996-09-30 2003-02-11 International Business Machines Corporation Apparatus and method of allowing PCI v1.0 devices to work in PCI v2.0 compliant system
US6301631B1 (en) * 1999-01-28 2001-10-09 Vlsi Technology, Inc. Memory mapping method for eliminating dual address cycles in a peripheral component interconnect environment

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5999521A (ja) * 1982-11-29 1984-06-08 Toshiba Corp インタフエ−ス回路
US4777589A (en) * 1985-06-28 1988-10-11 Hewlett-Packard Company Direct input/output in a virtual memory system
JP3190032B2 (ja) * 1990-06-12 2001-07-16 株式会社東芝 データ記憶装置
US5596727A (en) * 1993-06-02 1997-01-21 Lucent Technologies Inc. Arrangement for expanding the device capacity of a bus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007183950A (ja) * 2005-12-30 2007-07-19 Intel Corp アドレススペースエミュレーション
US8423682B2 (en) 2005-12-30 2013-04-16 Intel Corporation Address space emulation

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