JPH0844657A - 転送制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 装置間のデータ転送において、トランザクシ
ョン毎のオーバーヘッド量を最小限にしてバスのスルー
プットを改善する。 【構成】 この転送制御回路３００は、スレーブ側のＤ
ＭＡ装置に設けられ、状態制御部１００からの信号SIRQ
によってメモリ９に対する書込みの制御を開始する。入
力制御回路３３０中の複数のＦＥ行回路は、制御過程で
メモリ９或いは非同期式バス１に対して制御信号SWSTB
，SIACK を送出し、書込みに対する制御動作をそれぞ
れ行うと共に各制御動作の終了に伴う応答信号をそれぞ
れ出力する。入力制御回路３３０中のＳＣ回路は各ＦＥ
回路の出力の応答信号の状態をそれぞれ検出してＦＥ回
路の順序制御を行うと共に該順序制御の終了に伴う応答
信号をそれぞれ出力する。信号SWSTB ，SIACK によっ
て、ＤＭＡ装置は非同期バスからのメモリ９に受動的に
データを書込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
等における２つの装置間のデータ転送に用いられるイン
ターフェース機構であり、中央演算処理装置（以下、Ｃ
ＰＵという）に代ってデータ転送のための入出力処理を
実行するダイレクトメモリアクセス（以下、ＤＭＡとい
う）装置を、改善するための転送制御回路に関するもの
である。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１；特公平５−７７１０３号公報 文献２；特開平５−１９７６７７号公報 コンピュータシステムにおいては、システムの構成装置
間でデータ転送を実行するための通信路が必要である。
この通信路として一般に使用されるのがバスであり、バ
スには同期式のものと非同期式のものとがある。同期式
バスでは、バスの動作を順次定める回路が簡素化できる
という長所がある一方、クロック・スキューの問題やバ
ス上の全ての装置が同一のクロック周波数に基づいて動
作する必要がある等の短所を有している。例えば、上記
文献１には同期式バスで使用するインタフェース機構が
示されている。非同期式バスでは、クロック線を用いる
代わりにバス上の送り手と受け手の間にハンドシェーク
・プロトコルに従ったデータ通信を行う。一般に非同期
式バスでは、クロック・スキューの問題を回避できる長
所がある一方、送り手と受け手の同期化にかかるトラン
ザクション毎のオーバヘッドの問題が短所として存在す
る。しかしながら、非同期式バスは、技術の変化に対応
する柔軟性が同期式バスにくらべて優れているので、例
えば、バスの標準規格のひとつであるFuturebus+には、
非同期式バスが採用されている。上記文献２には、Futu
rebus+のためのインタフェースが記載されている。この
インタフェースには、非同期式バスとメモリとを接続す
る経路上に、複数段の記憶素子（ラッチ或いはフリップ
フロップ）をバス幅分だけ備え、非同期バス制御装置と
同期バス制御装置とを設けている。非同期バス制御装置
は、単純なメモリ・インタフェースに適合するメモリ制
御機能を有し、同期バス制御装置に、非同期バス制御装
置を１回の転送毎に同期化させて、転送を実行する。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
コンピュータ・システムでは、次のような課題があっ
た。同期式バスでデータ転送を行う場合、クロック・ス
キューの問題やバス上の全ての装置が同一のクロック周
波数に基づいて動作する必要がある等の短所があり、非
同期式バスでデータ転送を行う場合、送り手と受け手の
同期化にかかるトランザクション毎のオーバヘッドの問
題が短所としてある。本発明は、上記課題を解決し、ト
ランザクションごとのオーバヘッドが最小限であり、装
置間のデータ転送に使用されるバスのスループットを改
善することを目的とし、さらに、非同期式バスとメモリ
とを接続する経路上の素子数が最小限のものであり、複
雑なメモリ・インタフェースにも無駄なく柔軟に適合す
るメモリ制御機能と、ハンドシェーク・プロトコルを高
速かつ確実に実行するバス制御機能を備えた転送制御回
路を提供することを目的としている。

【０００４】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、非同期バスを介してデータを記憶部
に受動的に書込む転送制御回路を、次のように構成して
いる。即ち、本発明の転送制御回路は、前記記憶部或い
は非同期バスに対して制御信号を送出し前記書込みに対
する制御動作をそれぞれ行うと共に該各制御動作の終了
に伴う応答信号をそれぞれ出力する１つまたは複数の機
能実行回路と、該各制御動作の終了に伴う応答信号の状
態をそれぞれ検出し該機能実行回路を選択して該書込み
に対する制御動作の順序制御を行うと共に該順序制御の
終了に伴う応答信号をそれぞれ出力する複数の順序制御
回路とを有し、前記書込みに対して競争の条件を回避し
たハザードフリーな非同期回路で構成した入力制御回路
を備えている。そして、前記機能実行回路の内の１つ以
上は、遅延要素を有し前記記憶部を参照するための時間
を保証した前記制御動作の終了に伴う応答信号を発生す
る構成とし、前記複数の順序制御回路は、所要時間の異
なる独立した前記各応答信号を待ち合わせる構成とし、
該複数の順序制御回路の内の１つ以上は前記時間を保証
した前記制御動作の終了に伴う応答信号の状態を検出す
る構成としている。また、該複数の順序制御回路の内の
１つ以上は前記機能実行回路の動作終了を検出した後、
該機能実行回路が発生する応答信号の状態に関わらず順
序制御を進める構成としている。

【０００５】第２の発明は、記憶部に記憶されたデータ
を受動的に読出して非同期バスを介して転送する転送制
御回路を次のように構成している。即ち、本発明の転送
回路は、前記記憶部或いは非同期バスに対して制御信号
を送出し前記読出しに対する制御動作をそれぞれ行うと
共に該各制御動作の終了に伴う応答信号をそれぞれ出力
する１つまたは複数の機能実行回路と、該各制御動作の
終了に伴う応答信号の状態をそれぞれ検出し該機能実行
回路を選択して該読出しに対する制御動作の順序制御を
行うと共に該順序制御の終了に伴う応答信号をそれぞれ
出力する複数の順序制御回路とを有し、前記読出しに対
して競争の条件を回避したハザードフリーな非同期回路
で構成した出力制御回路を備えている。そして、前記機
能実行回路の内の１つ以上は、遅延要素を有し前記記憶
部を参照するための時間を保証した前記制御動作の終了
に伴う応答信号を発生する構成とし、前記複数の順序制
御回路は、所要時間の異なる独立した前記応答信号を待
ち合わせる構成とし、該複数の順序制御回路の内の１つ
以上は前記時間を保証した前記制御動作の終了に伴う応
答信号の状態を検出する構成とし、該複数の順序制御回
路の内の１つ以上は前記機能実行回路の動作終了を検出
した後、該機能実行回路が発生する応答信号の状態に関
わらず順序制御を進める構成としている。

【０００６】

【作用】第１の発明によれば、以上のように転送制御回
路を構成したので、非同期バスを介してデータを記憶部
に受動的に書込む制御を行う転送制御回路において、機
能実行回路が記憶部或いは非同期バスに対して制御信号
を送出し、書込みに対する制御動作をそれぞれ行うと共
に、各制御動作の終了に伴う応答信号をそれぞれ出力す
る。順序制御回路は、各制御動作の終了に伴う応答信号
の状態をそれぞれ検出し、機能実行回路を選択して書込
みに対する制御動作の順序制御を行うと共に順序制御の
終了に伴う応答信号をそれぞれ出力する。ここで、機能
実行回路の内の１つ以上は遅延要素を有し、記憶部を参
照するための時間を保証した制御動作の終了に伴う応答
信号を発生する。複数の順序制御回路は、所要時間の異
なる独立した各応答信号を待ち合わせる構成とし、複数
の順序制御回路の内の１つ以上は時間を保証した制御動
作の終了に伴う応答信号の状態を検出し、該複数の順序
制御回路の内の１つ以上は機能実行回路の動作終了を検
出し、機能実行回路が発生する応答信号の状態に関わら
ず順序制御を進める。第２の発明によれば、データを受
動的に読出して非同期バスを介して転送する制御を行う
転送制御回路において、出力制御回路における機能実行
回路は記憶部或いは非同期バスに対して制御信号を送出
し、その制御信号によって読出しに対する制御動作が行
われる。機能実行回路は制御信号を送出すると共に、各
制御動作の終了に伴う応答信号をそれぞれ出力する。順
序制御回路は、各制御動作の終了に伴う応答信号の状態
をそれぞれ検出し、機能実行回路を選択して読出しに対
する制御動作の順序制御を行うと共に、順序制御の終了
に伴う応答信号をそれぞれ出力する。ここで、機能実行
回路の内の１つ以上は遅延要素を有し、前記記憶部を参
照するための時間を保証した制御動作の終了に伴う応答
信号を発生し、複数の順序制御回路は、所要時間の異な
る独立した応答信号を待ち合わせる。また、複数の順序
制御回路の内の１つ以上は時間を保証した制御動作の終
了に伴う応答信号の状態を検出して動作を確実なものに
し、複数の順序制御回路は前記機能実行回路の動作終了
を検出した後、機能実行回路が発生する応答信号の状態
に関わらず順序制御を進める。従って、前記課題を解決
できるのである。

【０００７】

【実施例】図２は、コンピュータシステムを示す図であ
る。このコンピュータシステムでは、非同期式バス１を
介して接続されたマスタ側の情報処理装置２とスレーブ
側の情報処理装置３を備えている。情報処理装置２はＣ
ＰＵ４を有し、このＣＰＵ４がＤＭＡ装置（ＤＭＡ）５
及びメモリ６に接続されている。ＤＭＡ装置５及びメモ
リ６が、非同期式バス１に接続されている。同様に、情
報処理装置３はＣＰＵ７を有し、このＣＰＵ７がＤＭＡ
装置（ＤＭＡ）８及び記憶部であるメモリ９に接続され
ている。ＤＭＡ装置８及びメモリ９が、非同期式バス１
に接続されている。ＤＭＡ装置８は、メモリ９と情報処
理装置２との転送を受動的に制御する機能を備えてい
る。図３は、図２のＤＭＡ装置の概略を説明する図であ
る。図２におけるＤＭＡ装置８は本発明の転送制御回路
を応用可能なスレーブ側の装置であり、状態制御部１０
０とアドレス制御部２００とデータ制御部３００とを備
えている。状態制御部１００の出力側はメモリ９に接続
され、アドレス制御部２００はメモリ９と非同期式バス
１に接続されている。データ制御部３００の出力側は、
メモリ９と非同期式バス１に接続されている。ＤＭＡ装
置８では、アイドル・フェーズとアドレス・フェーズと
データフェーズの３つの状態があり、状態制御部１００
がこれらの状態の遷移を制御する機能を果たし、かつメ
モリ９に対して読出し或いは書込みを示す方向制御信号
を与える機能を有している。アドレス制御部２００はア
ドレスの転送に関わるハンドシェーク・プロトコルに従
ってバス制御信号の状態を順次定めて、非同期式バス１
を介してアドレスを転送するものである。また、アドレ
ス制御部２００は、メモリ９に対する記憶位置を示す選
択信号を送出する機能を有している。データ制御部３０
０はデータ転送に関わるハンドシェーク・プロトコルに
従ってバス制御信号の状態を順次定めてバス１に送出す
ると共に、メモリ９の交流特性に合わせて、メモリ制御
信号を順次定めて非同期式バス１を介してメモリ９にデ
ータを転送する機能を有している。本発明の転送制御回
路は、予め定めた順序に基づいて転送に対する制御を行
う機能を有しているので、状態制御部１００、アドレス
制御部２００或いはデータ制御部３００のいずれにも適
用可能である。

【０００８】第１の実施例 図１は、本発明の第１の実施例の転送制御回路を示す図
である。本実施例の転送制御回路は図３のデータ制御部
３００を構成し、入力制御回路を設けている。このデー
タ制御部３００は、メモリ９に対して非同期式バス１か
らデータを直接書込む際の制御を行うものであり、非同
期式バス１に接続されたレシーバ３１０とドライバ３２
０とを有している。レシーバ３１０とドライバ３２０の
間に入力制御回路３３０が接続されている。入力制御回
路３３０には、状態制御部１００から入力開始要求信号
SIRQが与えられ、入力制御回路からは状態制御部１００
に対して入力終了応答信号SIAKを送出する構成である。
また、入力制御回路３３０は書込みストローブ信号SWST
B とデータ入力応答信号SIACK とを送出する機能を有
し、それらの信号SWSTB ，SIACK を入力するドライバ３
２０は、信号SWSTB に対応するストローブ信号STB を例
えばＦＩＦＯ（First in First out) 型のメモリ９に供
給し、信号SIACK に対応するデータ転送応答信号DACKを
非同期式バス１を介して他の情報処理装置２に供給する
構成であり、また、データ転送許諾信号DRDYが情報処理
装置２から非同期式バス１を介してレシーバ３１０に与
えられると、レシーバ３１０は信号DRDYに対応する入力
データ有効信号SIRDY を入力制御回路３３０に与える構
成である。図４は、図１の入力制御回路を示す構成ブロ
ック図である。入力制御回路３３０は、信号SIRQを一方
の入力とする２入力のＡＮＤゲート３３１と、そのＡＮ
Ｄゲート３３１の出力側に設けられた３段の順序制御回
路（以下、ＳＣ回路という）３３２〜３３４と、バス１
またはメモリ９に対して制御信号を送出するための２個
の機能実行回路（以下、ＦＥ回路という）３３５，３３
６とを、有している。

【０００９】ＳＣ回路３３２には複数の入力端子fki0，
fki1，sqi ，ski と、出力端子sqo，sko とが備えら
れ、入力端子sqi にはＡＮＤゲート３３１の出力線Ｓ３
３１が接続されている。ＳＣ回路３３３には複数の入力
端子fki0，fki1，sqi ，ski と、出力端子sqo ，sko ，
fqo とが備えられ、入力端子sqi にはＳＣ回路３３２の
出力端子sqo からの出力線Ｓ３３２ａが接続され、かつ
入力端子ski には信号SIRQがインバータ３３７を介して
入力されている。ＳＣ回路３３４には複数の入力端子fk
i0，fki1，sqi ，ski0，ski1と、出力端子sqo ，sko と
が備えられ、入力端子sqi にはＳＣ回路３３３の出力端
子sqo の出力線Ｓ３３３ａが接続されている。また、Ｓ
Ｃ回路３３４の各入力端子ski0，ski1には、各ＳＣ回路
３３３，３３２の出力端子sko からの出力線Ｓ３３３
ｂ，Ｓ３３２ｂがそれぞれ接続され、ＳＣ回路３３４の
出力端子sqo からの出力線Ｓ３３４ａはＡＮＤゲート３
３１の他方の入力端子に接続されている。ＳＣ回路３３
４の出力端子sko からは信号SIAKが出力される構成であ
る。また、ＳＣ回路３３２の入力端子ski には、ＳＣ回
路３３３の出力端子sko が接続され、信号SIRQがＳＣ回
路３３４の入力端子skiにインバータ３３７を介して入
力される接続である。ＦＥ回路３３５は２個の入力端子
fqi0，fqi1と３個の出力端子out ，fko0，fko1とを備
え、入力端子fqi0にはＡＮＤゲート３３１の出力線Ｓ３
３１が接続されている。ＦＥ回路３３５の入力端子fqi1
にはＳＣ回路３３３の出力端子fqo からの出力線Ｓ３３
３ｃが接続され、ＦＥ回路３３５は出力端子out から線
Ｓ３３５ａを介して信号SWSTB を送出する機能を有して
いる。ＦＥ回路３３５の出力端子fko0に接続された出力
線Ｓ３３５ｂは、ＳＣ回路３３２の入力端子fki0に接続
されると共に、インバータ３３８を介してＳＣ回路３３
３の入力端子fki1に接続されている。ＦＥ回路３３５の
出力端子fko1に接続された出力線Ｓ３３５ｃは、インバ
ータ３３９を介してＳＣ回路３３２の入力端子fki1に接
続されると共に、ＳＣ回路３３４の入力端子fki0に接続
されている。

【００１０】ＦＥ回路３３６は入力端子in，fqi と出力
端子out ，fko0，fko1を有し、入力端子inから信号SIRD
Y を入力すると共に出力端子out から線Ｓ３３６ａを介
して信号SIACK を送出する機能を有している。ＦＥ回路
３３６における入力端子fqiには、ＳＣ回路３３３の出
力端子fqo からの出力線Ｓ３３３ｃが接続されている。
ＦＥ回路３３６の出力端子fko0は出力線Ｓ３３６ｂ及び
インバータ３４０を介してＳＣ回路３３４の入力端子fk
i1に接続され、出力端子fko1はＳＣ回路３３３の入力端
子fki0に接続されている。ＡＮＤゲート３３１と各イン
バータ３３７〜３４０とＳＣ回路３３２〜３３４とは、
ＦＥ回路３３５及び３３６の備える機能を逐次的に実行
するための回路を構成する。図５は、図４中のＳＣ回路
の構成を説明する図である。ＳＣ回路としては、順序制
御のための開始要求がそれぞれ与えられる１つ以上の入
力端子sqi （または、sqi0，sqi1…）及び終了応答の与
えられる１つ以上の入力端子ski （または、ski0，ski1
…）と、開始要求を示す１つ以上の出力端子sqo （また
は、sqo0，sqo1…）と、終了応答を示す１つ以上の出力
端子sko （または、sko0，sko1…）とを、備えるもの
である。また、各ＳＣ回路には、制御する機能数つまり
プロトコルに応じて、終了応答が与えられる入力端子fk
i （またはfki0，fki1…）と開始要求を示す出力端子
fqo （またはfqo0，fqo1…）を設けている。図４中の各
ＳＣ回路３３２，３３３においては、機能制御のための
終了応答が与えられる入力端子fki （またはfki0，fki
1）と開始要求を示す出力端子fqo （またはfqo0，fqo
1）の数が異なるだけであるので、ここで、ＳＣ回路３
３２を例にとって構成例を説明する。

【００１１】ＳＣ回路３３２は、ＡＮＤゲート３３２−
１とＮＯＲゲート３３２−２とラッチ３３２−３を有し
ている。ＡＮＤゲート３３２−１の入力側には、入力端
子fki0，fki1，sqi が接続され、ＡＮＤゲート３３２−
１の出力側はＮＯＲゲート３３２−２の入力側とラッチ
３３２−３のセット端子Ｓに接続されている。ラッチ３
３２−３のリセット端子には入力端子ski が接続され、
ラッチの正相出力端子Ｑ及び逆相出力端子Ｑ／は、出力
端子sko とＮＯＲゲート３３２−２の入力側にそれぞれ
接続されている。ＮＯＲゲート３３２−２の出力側が出
力端子sqo に接続されている。ＳＣ回路３３４はＡＮＤ
ゲート３３４−１とＮＯＲゲート３３４−２を備えてい
る。ＡＮＤゲート３３４−１の入力側には、入力端子fk
i0，fki1，sqi が接続され、ＡＮＤゲート３３４−１の
出力側は入力端子ski0，ski1と共にＮＯＲゲート３３４
−２の入力側に接続されている。また、ＡＮＤゲート３
３４−１の出力側は出力端子sko に接続され、ＮＯＲゲ
ート３３４−２の出力側が出力端子sqoに接続されてい
る。図６は、図４中のＦＥ回路の構成を説明する図であ
る。ＦＥ回路は、機能実行のための開始要求が与えられ
る１つ以上の入力端子fqi（またはfqi1，fqi1…）と、
終了応答を示す１つ以上の出力端子fko （またはfko0，
fko1…）を備えている。また、ＦＥ回路は実行する機能
に応じた入力端子in（またはin0 ，in1 …）と出力out
（またはout0，out1…）を設けている。図４中のＦＥ回
路３３５は図６のように、ラッチ３３５−１と遅延要素
３３５−２，３３５−３とを備えている。ラッチ３３５
−１のセット端子Ｓが入力端子fqi0に、リセット端子Ｒ
が入力端子fqi1にそれぞれ接続され、出力端子Ｑが端子
out に接続されている。また、例えば遅延線で構成され
た各遅延要素３３５−２，３３５−３の入力側は入力端
子fqi0，fqi1にそれぞれ接続され、出力側は出力端子fk
o0，fko1に接続されている。ここで、各遅延要素３３５
−２，３３５−３は、遅延線でなくても他の要素の例え
ば、記憶素子を用いた論理で構成してもよい。

【００１２】ＦＥ回路３３６は遅延要素３３６−１を有
し、入力端子inは遅延要素３３６−１を介して出力端子
fko1に接続されると共に直接出力端子fko0に接続されて
いる。入力端子fqi は出力端子out に接続されている。
図７は、図１の動作を説明するタイムチャートであり、
この図を参照しつつ図１の転送制御回路の動作を説明す
る。入力制御回路３３０に備えられた全てのラッチのＱ
端子がネゲート、Ｑ／端子がアサートの定常状態にある
ものとする。また、能動的にデータを送出し、能動的に
ハンドシェークプロトコルを実行するマスタ側の情報処
理装置２が、非同期式バス１上に任意の構成で存在する
ことを想定する。状態制御回路１００が「データ・フェ
ーズの開始」を要求するためにアサート状態の信号SIRQ
を入力制御回路３３０のＡＮＤゲート３３１に供給す
る。一方、ＳＣ回路３３４の出力端子sqo がアサート状
態であるので、線Ｓ３３１がアサート状態となり、ＳＣ
回路３３２に対する順序制御の開始と、ＦＥ回路３３５
に対する制御動作の開始が要求されたことになる。線Ｓ
３３１がアサート状態になると、ＦＥ回路３３５は線Ｓ
３３５ａをアサート状態にし、メモリ９に対する書込み
の参照を開始する。また、ＦＥ回路３３５は、遅延要素
３３５−２によって定まる時間の経過後に線Ｓ３３５ｂ
をアサート状態にする。線Ｓ３３５ｂの状態遷移はメモ
リ９の参照に必要な交流特性の１つであるパルス幅を保
証するために用いる。ＳＣ回路３３２は線Ｓ３３１がア
サート状態となっても、線Ｓ３３５ｂのアサート状態と
線Ｓ３３５ｃのネゲート状態を共に検出するまで、次の
動作の実行を待ち合わせる。線Ｓ３３１，Ｓ３３５ｂ，
Ｓ３３５ｃの各条件が揃うと、ＳＣ回路３３２は線Ｓ３
３２ｂをアサート状態として、順序制御の終了をＳＣ回
路３３４へ応答する。

【００１３】線Ｓ３３２ｂがアサート状態となると、Ｓ
Ｃ回路３３４の出力端子sqo がネゲート状態とされ、こ
れにより線Ｓ３３１はネゲート状態となる。線Ｓ３３１
がネゲート状態となると、直ちにＳＣ回路３３２は線Ｓ
３３２ａをアサート状態にして、ＳＣ回路３３３に対し
て次の順序制御の開始を要求する。また、線Ｓ３３１が
ネゲート状態になると、ＦＥ回路３３５は遅延要素３３
５−２で定めた時間経過後に、線Ｓ３３５ｂをネゲート
状態にする。この時点で、メモリ９の参照に必要なパル
ス幅が保証される。装置２からデータが非同期式バス１
上に送出され、「データ転送許諾」を表すために信号DR
DYが活性化されるものとする。図１における信号DRDYが
活性化されると、「入力データ有効」を表わすためにレ
シーバ３１０は、信号SIRDY を活性化して入力制御回路
３３０のＦＥ回路３３６に与える。ＦＥ回路３３６は遅
延要素３３６−１によって定まる時間経過後に、線Ｓ３
３６ｃをアサート状態にする。線Ｓ３３６ｃにおける状
態遷移は、メモリ９の参照に必要な交流特性の１つであ
るセットアップ・タイムを保証するために用いられる。
線Ｓ３３６ｃがアサート状態に遷移した時点で、メモリ
９の参照に必要なセットアップ・タイムが保証される。
ＳＣ回路３３３は線Ｓ３３２ａがアサート状態になって
も、線Ｓ３３５ｂのネゲート状態と線Ｓ３３６ｃのアサ
ート状態とを共に検出するまで、次の動作を待ち合わせ
る。これらの条件が揃うと、ＳＣ回路３３３は線Ｓ３３
３ｂをアサート状態にして順序制御の終了を各ＳＣ回路
３３２，３３４に対して応答する。線Ｓ３３３ｂがアサ
ート状態になることによって順序制御の終了を示された
ＳＣ回路３３２は定常状態に戻り、線Ｓ３３２ａ，Ｓ３
３２ｂをネゲート状態にする。線Ｓ３３２ａがネゲート
状態になると、ＳＣ回路３３３は直ちに線Ｓ３３３ａ及
びＳ３３３ｃをアサート状態にする。これによりＳＣ回
路３３３は、ＳＣ回路３３４に対する順序制御の開始と
ＦＥ回路３３５及び３３６に対する機能実行の開始を要
求する。

【００１４】線Ｓ３３３ｃがアサート状態になると、Ｆ
Ｅ回路３３５は線Ｓ３３５ａをネゲート状態にしてメモ
リ９に対する参照を終了すると共に、定めた時間経過後
に、線Ｓ３３５ｃをアサート状態にする。線Ｓ３３５ｃ
状態の遷移は、メモリ９の参照に必要な交流特性の１つ
であるリカバリ・タイムを保証するために用いられる。
線Ｓ３３５ｃがアサート状態に遷移した時点で、メモリ
９の参照に必要なリカバリ・タイムが保証される。ＦＥ
回路３３６は線Ｓ３３３ｃがアサート状態になると「デ
ータ入力応答」を表すために線Ｓ３３６ａの状態、即
ち、信号SIACK をアサート状態にする。ドライバ３２０
は信号SIACK のアサート状態に対応して「データ転送応
答」を表すために活性化した信号DACKを非同期式バス１
に対して送出する。これに対応してマスタ側の装置２か
ら、非同期式バス１を介して非活性化した信号DRDYがレ
シーバ３１０に与えられ、レシーバ３１０は信号SIRDY
をＦＥ回路３３６の入力端子inに供給する。信号SIRDY
がネゲート状態になるとＦＥ回路３３６は線Ｓ３３６ｂ
をネゲート状態にする。ＳＣ回路３３４は線Ｓ３３３ａ
がアサート状態になっていても、線Ｓ３３５ｃのアサー
ト状態と線Ｓ３３６ｂのネゲート状態を共に検出するま
で、次の動作を待ち合せる。これらの条件が揃うと、Ｓ
Ｃ回路３３４は「データ・フェーズの終了」を応答する
ために、出力端子skoをアサート状態にする。即ち、信
号SIAKの状態をアサート状態とする。これに基づき、状
態制御回路１００が信号SIRQをネゲート状態にする。信
号SIRQがネゲート状態になることでＳＣ３３３は定常状
態にもどり、線Ｓ３３３ａ，Ｓ３３３ｂ，Ｓ３３３ｃを
ネゲート状態にする。線Ｓ３３２ａがネゲート状態にな
ると、ＳＣ回路３３４は直ちに定常状態に戻り、線Ｓ３
３４ａをアサート状態にすると共に出力端子sko をネゲ
ート状態にする。即ち、信号SIAKがネゲート状態にな
る。ここで、各ＳＣ回路３３２．３３３の動作につい
て、図５を参照しつつ、ＳＣ回路Ｓ３３３を例にとって
説明する。

【００１５】ＡＮＤゲート３３３−１の出力の状態は、
入力端子sqi がアサート状態となっても、入力端子fki
0，fki1が共にアサート状態となるまでネゲート状態の
ままである。このとき、ＳＣ回路３３３は次の動作を待
ち合わせている状態にある。入力端子fki0，fki1が共に
アサート状態となり、ＡＮＤゲート３３３−１の出力が
アサート状態になると、出力端子sko がアサート状態及
びにラッチのＱ／端子がネゲート状態になる。このと
き、ＳＣ回路３３３は線Ｓ３３３ｂを介して順序制御の
終了を応答している状態となる。この状態で、入力端子
sqi がネゲート状態になると、ＡＮＤゲート３３３−１
の出力がネゲート状態になり、続いて出力端子sqo とfq
o がアサート状態となる。よって、ＳＣ回路３３３はＳ
Ｃ回路３３４に対する順序制御の開始と、２個のＦＥ回
路３３５，３３６に対する機能実行の開始を要求するこ
とになる。即ち、入力端子fki0，fki1の状態遷移に関わ
らずＦＥ回路３３５，３３６に対する機能実行の開始を
要求する。次に、ＳＣ回路３３４の動作を説明する。Ｓ
Ｃ回路３３４における出力端子sqo 状態は、ＳＣ回路３
３２が順序制御の終了を応答してから全てのＳＣ回路３
３２，３３３が定常状態に戻るまで、ネゲート状態にな
る。一方、出力端子sko は、入力端子sqi のレベルがア
サート状態になっても、入力端子fki0，fki1のレベルが
共にアサート状態となるまで、ネゲート状態のままであ
る。このとき、ＳＣ回路３３４は次の動作を待ち合わせ
ている状態にある。入力端子fki0，fki1が共にアサート
状態に変化すると出力端子skoがアサート状態になり、
ＳＣ回路３３４は順序制御の終了を応答している状態と
なる。ＦＥ回路３３５における動作は次のようになる。

【００１６】入力端子fqi0がアサート状態になると、出
力端子out がアサート状態になる。このとき、ＦＥ回路
３３５はメモリ９に対する機能実行を開始した状態にあ
る。入力端子fqi0がアサート状態になってから、遅延要
素３３５−２により定まる時間経過後に、出力端子fko0
がアサート状態になる。入力端子fqi0がネゲート状態に
なると、遅延要素３３５−２によって定まる時間経過後
に、出力端子fko0がネゲート状態になる。入力端子fqi0
がアサート状態になると、出力端子out がネゲート状態
となる。このとき、ＦＥ回路３３５はメモリ９に対する
機能実行を終了した状態にある。入力端子fqi1がアサー
ト状態になってから、遅延要素３３５−３によって定ま
る時間経過後に、出力端子fko1がアサート状態になる。
入力端子fqi1がネゲート状態になると、遅延要素３３５
−３によって定まる時間経過後に、出力端子fko1がネゲ
ート状態になる。ＦＥ回路３３６の動作では、入力端子
inがアサート状態になってから、遅延要素３３６−１に
よって定まる時間の経過後に、出力端子fko1がアサート
状態になる。以上のように、本実施例では、次のような
利点を有している。

【００１７】（１）ＤＭＡ装置８のデータ制御回路３０
０に、メモリ９あるいは非同期式バス１に対して制御信
号を送出するＦＥ回路３３５，３３６と順序制御を行う
ＳＣ回路３３２〜３３４を非同期回路で構成しているの
で、ＦＥ回路３３５，３３６における制御動作を定める
過程において、バスに対する制御信号を同期化する必要
がない。そのため、メモリ９を参照するために他の回路
に同調する必要がなくなり、トランザクション毎のオー
バヘッドが最小となり、バスのスループットを改善でき
る。 （２）個々の動作終了にあたり応答信号を発生する構成
の各ＦＥ回路３３５，３３６とＳＣ回路３３２〜３３４
とで、入力制御回路を構成し、それらの応答信号に基づ
いて制御動作を順次進めるので、次のような利点が得ら
れる。即ち、競争の条件をつけるための信号遅延素子等
を別段設けなくともハザード発生を防止した非同期回路
で構成できるので、書込み速度を低下させる事なく確実
にメモリ９に対するデータ書込みの制御を行うことがで
きる。また、個々の回路の動作速度が変化しても、各Ｓ
Ｃ回路３３２〜３３４は、所要の動作を確実に実行する
ので、ＦＥ回路３３５，３３６の動作に変動が生じた場
合にも、誤動作が発生しない。さらに、各ＦＥ回路３３
５，３３６とＳＣ回路３３２〜３３４とは、応答信号を
検出して制御動作をする構成なので、いずれかの回路で
障害が発生しても、制御動作が停止されるので誤動作が
波及せず障害の検出が容易である。 （３）各ＳＣ回路３３２〜３３４は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
っても、マスタ側の装置２の動作速度あるいはメモリ９
の動作速度に関係なく順序制御を行え、使用される装置
の自由度が上がる。 （４）各ＳＣ回路３３２〜３３４はＦＥ回路３３５，３
３６の動作終了を検出した後、ＦＥ回路３３５，３３６
の発生する応答信号の状態にかかわらず、順序制御動作
を進めるので、高速な制御動作が可能となる。 （５）メモリ９を参照するためのパルス幅とセットアッ
プ・タイムとリカバリ・タイムを保証するための遅延要
素３３５−２，３３５−３，３３６−１を設け、ＳＣ回
路３３２〜３３４は保証の動作を待ち合わせる構成とし
ているので、複雑なメモリ・インタフェースにも対応が
可能となる。また、各遅延要素３３５−２，３３５−
３，３３６−１が定める遅延時間を変更するだけで、様
々なメモリの交流特性に対して無駄なく適応できるデー
タ制御回路となる。

【００１８】第２の実施例 本実施例の転送制御回路は、受動的にメモリからデータ
を読出して非同期バスに直接出力する制御を実行するも
のであり、図２におけるＤＭＡ装置８中のデータ制御部
３００中に入力制御回路の変りに出力制御回路を設けて
いる。図８は、本発明の第２の実施例を示す転送制御回
路の構成ブロック図である。データ制御部３００は、第
１実施例と同様にレシーバ３５０とドライバ３６０とを
有している。レシーバ３５０とドライバ３６０の間に出
力制御回路３７０が接続されている。出力制御回路３７
０には、状態制御部１００からデータ・フェーズ開始要
求信号SORQが与えられ、出力制御回路からは、状態制御
部１００に対してデータフェーズの終了応答信号SOAKを
送出する構成である。また、出力制御回路３７０は読出
しストローブ信号SRSTB と出力データ有効信号SOACK を
送出する機能を有し、それらの信号SRSTB ，SOACK を入
力するドライバ３６０は、信号SRSTB に対応するストロ
ーブ信号STB をメモリ９に供給し、信号SOACK に対応す
るデータ転送応答信号DACKを非同期式バス１へ出力する
構成であり、また、データ転送許諾信号DRDYが情報処理
装置２から非同期式バス１を介してレシーバ３５０に与
えられると、レシーバ３５０は信号DRDYに対応するデー
タ出力許諾信号SORDY を出力制御回路３７０に与える構
成である。図９は、図８中の出力制御回路を示す構成ブ
ロック図である。

【００１９】出力制御回路３７０は、信号SORQを一方の
入力とする２入力のＡＮＤゲート３７１と、そのＡＮＤ
ゲート３７１の出力側に設けられた５段のＳＣ回路３７
２〜３７６と、２個のＦＥ回路３７７，３７８とを、有
している。ＳＣ回路３７２には複数の入力端子fki ，sq
i ，ski と、出力端子sqo ，sko ，fqo とが備えられ、
入力端子sqi にはＡＮＤゲート３７１の出力線Ｓ３７１
が接続されている。ＳＣ回路３７３には入力端子fki0，
fki1，sqi ，ski と、出力端子sqo ，sko とが備えら
れ、入力端子sqi にはＳＣ回路３７２の出力端子sqo か
らの出力線Ｓ３７２ａが接続されている。ＳＣ回路３７
４には入力端子fki ，sqi ，ski と、出力端子sqo ，sk
o ，fqo とが備えられ、入力端子sqi にはＳＣ回路３７
３の出力端子sqo の出力線Ｓ３７３ａが接続されてい
る。ＳＣ回路３７５には入力端子fki，sqi ，ski と、
出力端子sqo ，sko ，fqo とが備えられ、入力端子sqi
にはＳＣ回路３７４の出力端子sqo からの出力線Ｓ３７
４ａが接続されている。ＳＣ回路３７６には入力端子fk
i ，sqi ，ski0〜ski3と、出力端子sqo ，sko とが備え
られ、入力端子sqi にはＳＣ回路３７５の出力端子sqo
からの出力線Ｓ３７５ａが接続されている。また、ＳＣ
回路３７６の各入力端子ski0〜ski3には、ＳＣ回路３７
５〜３７２の出力端子sko からの出力線Ｓ３７５ｂ，Ｓ
３７４ｂ，Ｓ３７３ｂ，Ｓ３７２ｂがそれぞれ接続さ
れ、ＳＣ回路３７６の出力端子sqo からの出力線Ｓ３７
６ａはＡＮＤゲート３７１の他方の入力端子に接続され
ている。ＳＣ回路３７２の入力端子ski には出力線Ｓ３
７３ｂが接続され、ＳＣ回路３７３の入力端子ski には
出力線Ｓ３７４ｂが接続されている。ＳＣ回路３７４の
入力端子ski には出力線Ｓ３７５ｂが接続され、ＳＣ回
路Ｓ３７５の入力端子ski にはインバータ３７９を介し
て信号SORQが入力される接続である。ＦＥ回路３７７は
２個の入力端子in，fqi と２個の出力端子out ，fko と
を備え、入力端子fqi にはＳＣ回路３７４の出力端子fq
o からの出力線Ｓ３７４ｃが接続されて入力端子inには
信号SORDY が入力される。ＦＥ回路３７７は、出力端子
out から信号SOACK を送出する機能を有している。ＦＥ
回路３７７の出力端子fko に接続された出力線Ｓ３７７
ｂは、ＳＣ回路３７２の入力端子fki に接続されると共
に、インバータ３８０を介してＳＣ回路３７５の入力端
子fki に接続されている。

【００２０】ＦＥ回路３７８は入力端子fqi0，fqi1と出
力端子out ，fko0，fko1を有し、入力端子fqi0にはＳＣ
回路３７２の出力端子fqo からの出力線Ｓ３７２ｃが接
続され、入力端子fqi1にはＳＣ回路３７５の出力端子fq
o からの出力線Ｓ３７５ｃが接続されている。ＦＥ回路
３７８は、出力端子out から信号SRSTB を送出する機能
を有し、ＦＥ回路３７８の出力端子fko0からの出力線Ｓ
３７８ｂはＳＣ回路３７３の入力端子fki0に接続される
と共にインバータ３８１を介してＳＣ回路３７４の入力
端子fki に接続されている。また、ＦＥ回路３７８の出
力端子fko1の出力線Ｓ３７８ｃはインバータ３８２を介
してＳＣ回路３７３の入力端子fki1に接続されるとも
に、ＳＣ回路３７６の入力端子fki に接続されている。
図１０は、図９中のＳＣ回路とＦＥ回路の構成を説明す
る図である。図９の出力制御回路は、実行する機能の一
部と順序が異なるだけで第１の実施例における入力制御
回路と大きな差異はない。図９におけるＳＣ回路３７３
は第１の実施例のＳＣ回路３３２と同様の構成である。
ＳＣ回路３７２，３７４，３７５は同様の構成であり、
ＳＣ回路３７２を例にとって説明する。ＳＣ回路３７２
も、ＡＮＤゲート３７２−１とＮＯＲゲート３７２−２
とラッチ３７２−３を有し、ＡＮＤゲート３７２−１の
入力側には入力端子fki ，sqi,が接続されている。ＡＮ
Ｄゲート３７２−１の出力側はＮＯＲゲート３７２−２
の入力側とラッチ３７２−３のセット端子Ｓに接続され
ている。ラッチ３７２−３のリセット端子Ｒには入力端
子ski が接続され、ラッチの正相出力端子Ｑ及び逆相出
力端子Ｑ／は、出力端子sko とＮＯＲゲート３７２−２
の入力側にそれぞれ接続されている。ＮＯＲゲート３７
２−２の出力側が出力端子sqo ，fqo に接続されてい
る。ＳＣ回路３７６はＡＮＤゲート３７６−１とＮＯＲ
ゲート３７６−２を備えている。ＡＮＤゲート３７６−
１の入力側には、入力端子fki ，sqi が接続され、ＡＮ
Ｄゲート３７６−１の出力側は入力端子ski0〜ski3と共
にＮＯＲゲート３７６−２の入力側に接続されている。
また、ＡＮＤゲート３７６−１の出力側は出力端子sko
にも接続され、ＮＯＲゲート３７６−２の出力側が出力
端子sqo に接続されている。ＦＥ回路３７８はＦＥ回路
３３５と同様であるが、ＦＥ回路３７７の入力端子inは
出力端子fko に接続され、入力端子fqi が出力端子out
に接続されている。図１１は図９の動作を説明するタイ
ムチャートであり、出力制御回路３７０を備えたデータ
制御回路の制御動作を示している。

【００２１】出力制御回路３７０中に備えられた全ての
ラッチのＱ端子がネゲート、Ｑ／端子がアサートの定常
状態にあるものとし、能動的にデータを受けとり、能動
的にハンドシェーク・プロトコルを実行する他の情報処
理装置２が、非同期式バス１上に任意の構成で存在する
ことを想定する。状態制御回路１００が、「データ・フ
ェーズの開始」を要求するために、信号SIRQを図１１の
ように、活性化するものとする。図９の出力制御回路に
おいては、ＦＥ回路３７７の実行する機能の一部と順序
が異なるだけで第１の実施例における入力制御回路と大
きな差異はない。マスタ側の装置２から「データ転送許
諾」を表すために、アサート状態の信号DRDYが供給され
ると、レシーバ３５０は「データ出力許諾」を表すた
め、信号SORDY をアサート状態にする。信号SORDY がア
サート状態になるとＦＥ回路３７７は線Ｓ３７７ｂをア
サート状態にする。続いて、メモリ９の読出しのための
参照の開始に制御が進む。各ＦＥ回路３７７，３７８
は、メモリ９あるいは非同期式バス１に対する制御動作
を行い、各ＳＣ回路３７２〜３７６はそれらＦＥ回路３
７７，３７８の制御動作の終了応答と個々ＳＣ回路の順
序制御の終了応答を検出して制御動作の順序を制御す
る。ＦＥ回路３７８に設けられた遅延要素３７８−２、
３７８−３は、メモリ９の参照に必要なアクセス・タイ
ム及びリカバリ・タイムを保証するために設けられた物
であり、ＳＣ回路３７３，３７４が線Ｓ３７８ｂ，Ｓ３
７８ｃの状態遷移を待ち合わせることで、アクセス・タ
イム及びリカバリ・タイムが保証される。ＳＣ回路３７
４は、メモリ９の読出しに必要な交流特性の１つである
アクセス・タイムを保証する応答を待ち合わせた上で、
次のデータ転送の終了へと制御を進める。ＦＥ回路３７
７は線Ｓ３７４ｃがアサート状態になると「出力データ
有効」を表すために線Ｓ３７７ａをアサート状態、つま
り信号SOACK をアサート状態にし、ドライバ３６０はバ
ス１にアサート状態の信号DACKを送出する。これに基づ
き装置２は信号DRDYを非活性のネゲート状態にすると、
信号SORDY がネゲート状態になる。信号SORDY がネゲー
ト状態になるとＦＥ回路３７７は線Ｓ３７７ｂをネゲー
ト状態にする。以上のように、本実施例では、次のよう
な利点を有している。

【００２２】（１）ＤＭＡ装置８のデータ制御回路３０
０に、メモリ９あるいは非同期式バス１に対して制御信
号を送出するＦＥ回路３７７，３７８と順序制御を行う
ＳＣ回路３７２〜３７６を非同期回路で構成しているの
で、各ＦＥ回路３７７，３７８における制御動作を定め
る過程において、バスに対する制御信号を同期化する必
要がない。そのため、メモリ９を参照するために他の回
路に同調する必要がなくなり、トランザクション毎のオ
ーバヘッドが最小となり、バスのスループットを改善で
きる。 （２）個々の動作終了にあたり応答信号を発生する構成
の各ＦＥ回路３７７，３７８とＳＣ回路３７２〜３７６
とで、出力制御回路を構成し、それらの応答信号に基づ
いて制御動作を順次進めるので、次のような利点が得ら
れる。即ち、競争の条件をつけるための信号遅延素子等
を別段設けなくともハザード発生を防止した非同期回路
で構成できるので、読出し速度を低下させる事なく確実
にメモリ９に対するデータ読出し制御を行うことができ
る。また、個々の回路の動作速度が変化しても、各ＳＣ
回路３７２〜３７６は所要の動作を確実に実行するの
で、各ＦＥ回路３７７，３７８の動作に変動が生じた場
合にも、誤動作が発生しない。さらに、各ＦＥ回路３７
７，３７８とＳＣ回路３７２〜３７６とは応答信号を検
出して制御動作をする構成なので、いずれかの回路で障
害が発生しても、制御動作が停止されるので誤動作が波
及せず障害の検出が容易である。 （３）各ＳＣ回路３７２〜３７６は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
ってもマスタ側の装置２の動作速度、あるいはメモリ９
の動作速度に関係なく順序制御を行え、使用される装置
の自由度が上がる。 （４）各ＳＣ回路３７２〜３７６はＦＥ回路３７７，３
７８の動作終了を検出した後、ＦＥ回路３７７，３７８
の発生する応答信号の状態にかかわらず順序制御動作を
進めるので、高速な制御動作が可能となる。

【００２３】（５）メモリ９を参照するためのセットア
ップ・タイムとリカバリ・タイムを保証するための遅延
要素３７８−２，３７８−３を設け、ＳＣ回路３７２〜
３７６は保証の動作を待ち合わせる構成としているの
で、複雑なメモリ・インタフェースにも対応が可能とな
る。また、各遅延要素３７８−２，３７８−３が定める
遅延時間を変更するだけで、様々なメモリの交流特性に
対して無駄なく適応できるデータ制御回路となる。 なお、本発明は、上記実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。 （ｉ） 第１，第２の実施例では、データ制御回路３０
０に対応する実施例であるが、メモリ９をアドレスを格
納したレジスタとすれば、アドレス制御回路２００に対
応する転送制御回路とすることもできる。また、アドレ
ス制御回路とデータ制御回路を適宜組み合わせ、アドレ
スとデータの制御を連続して実行する転送制御回路とす
ることも可能であり、状態制御機能を含むＤＭＡ装置全
体に、利用を広げることができる。 （ii） 第１，第２の実施例における入力制御回路及び
出力制御回路の構成は、ハンドシェーク・プロトコルに
応じて変更することができ、ハンドシェーク・プロトコ
ルをFuturebus+とすることもできるし、他のプロトコル
を用いるシステムに応用することもできる。 （iii) 第１，第２の実施例では、メモリ６，９をＦＩ
ＦＯ型のメモリとしているが、種々のメモリでも対応が
可能であり、例えばＲＡＭ、レジスタファイル等が考え
られ、入力制御回路及び出力制御回路の構成をそれぞれ
のハンドシェーク・プロトコルに対応して構成すれば、
上記実施例と同様の効果を得ることができる。

【００２４】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、非同期バスを介して受動的に記憶部に書込み
を行う転送制御回路において、下記の効果を得ることが
できる。 （ａ）記憶部あるいは非同期バスに対して制御信号を送
出するＦＥ回路と順序制御回路を行うＳＣ回路を非同期
回路で構成しているので、各ＦＥ回路における制御動作
を定める過程において、非同期に対する制御信号を同期
化する必要がない。そのため、記憶部を参照するために
他の回路に同調する必要がなくなり、トランザクション
毎のオーバヘッドが最小となり、転送におけるスループ
ットを改善できる。 （ｂ）ＦＥ回路とＳＣ回路とで、入力制御回路を構成
し、それらの応答信号に基づいて制御動作を順次進める
ので、次のような利点が得られる。即ち、競争の条件を
つけるための信号遅延素子等を別段設けなくともハザー
ド発生を防止した非同期回路で構成できるので、書込み
速度を低下させる事なく確実に入力制御を行うことがで
きる。また、個々の回路の動作速度が変化しても、ＳＣ
回路は所要の動作を確実に実行するので、ＦＥ回路の動
作に変動が生じた場合にも、誤動作が発生しない。さら
に、ＦＥ回路とＳＣ回路とは、応答信号を検出して制御
動作をする構成なので、いずれかの回路で障害が発生し
ても、制御動作が停止されるので誤動作が波及せず障害
の検出が容易である。 （ｃ）ＳＣ回路は所要時間の異なる独立した応答を待ち
合わせる構成とすることができ、非同期回路であっても
順序制御を行え、使用される装置の自由度が上がる。 （ｄ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず、順序制御動作を進めるので、高速な制御動作が可能
となる。

【００２５】（ｅ）記憶部を参照するための保証時間を
確保する遅延要素を設け、ＳＣ回路は保証の動作を待ち
合わせる構成としているので、動作時間の保証ができ、
複雑なインタフェースにも対応が可能となる。このこと
により、様々な記憶部の交流特性に対して無駄なく適応
できる転送制御回路を構成できるようになる。第２の発
明によれば、記憶部から受動的にデータを読出して、非
同期バスに出力する制御を行う転送制御回路において、
下記の効果を得ることができる。 （ｆ）記憶部あるいは非同期バスに対して制御信号を送
出するＦＥ回路と順序制御を行うＳＣ回路を非同期回路
で構成しているので、各ＦＥ回路における制御動作を定
める過程において、非同期に対する制御信号を同期化す
る必要がない。そのため、記憶部を参照するために他の
回路に同調する必要がなくなり、トランザクション毎の
オーバヘッドが最小となり、転送におけるスループット
を改善できる。 （ｇ）ＦＥ回路とＳＣ回路とで、出力制御回路を構成
し、それらの応答信号に基づいて制御動作を順次進める
ので、次のような利点が得られる。即ち、競争の条件を
つけるための信号遅延素子等を別段設けなくともハザー
ド発生を防止した非同期回路で構成できるので、読出し
速度を低下させる事なく確実にデータ出力制御を行うこ
とができる。また、個々の回路の動作速度が変化して
も、ＳＣ回路は所要の動作を確実に実行するので、ＦＥ
回路の動作に変動が生じた場合にも、誤動作が発生しな
い。さらに、ＦＥ回路とＳＣ回路とは、応答信号を検出
して制御動作をする構成なので、いずれかの回路で障害
が発生しても、制御動作が停止されるので誤動作が波及
せず障害の検出が容易となる。 （ｈ）ＳＣ回路は所要時間の異なる独立した応答を待ち
合わせる構成とすることができ、非同期回路であっても
順序制御を行え、使用される装置の自由度が上がる。 （ｉ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず、順序制御動作を進めるので、高速な制御動作が可能
となる。 （ｊ）記憶部を参照するための保証時間を確保する遅延
要素を設け、ＳＣ回路は保証の動作を待ち合わせる構成
としているので、複雑なインタフェースにも対応が可能
となる。このことにより、様々な記憶部の交流特性に対
して無駄なく適応できる転送制御回路を構成できるよう
になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の転送制御回路を示す図
である。

【図２】コンピュータシステムを示す図である。

【図３】図２のＤＭＡ装置の概略を説明する図である。

【図４】図１の入力制御回路を示す構成ブロック図であ
る。

【図５】図４中のＳＣ回路の構成を説明する図である。

【図６】図４中のＦＥ回路の構成を説明する図である。

【図７】図１の動作を説明するタイムチャートである。

【図８】本発明の第２の実施例を示す転送制御回路の構
成ブロック図である。

【図９】図８中の出力制御回路を示す構成ブロック図で
ある。

【図１０】図９中のＳＣ回路とＦＥ回路の構成を説明す
る図である。

【図１１】図９の動作を説明するタイムチャートであ
る。

【符号の説明】

３３０ 入力制御回路 ３３２〜３３４，３７２〜３７６ ＳＣ回路 ３３５，３３６，３７７，３７８ ＦＥ回路 ３３５−２，３３５−３，３３６−１ 遅延要素 ３７０ 出力制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 非同期バスを介してデータを記憶部に受
   動的に書込む転送制御回路において、 前記記憶部或いは非同期バスに対して制御信号を送出し
   前記書込みに対する制御動作をそれぞれ行うと共に該各
   制御動作の終了に伴う応答信号をそれぞれ出力する１つ
   または複数の機能実行回路と、該各制御動作の終了に伴
   う応答信号の状態をそれぞれ検出し該機能実行回路を選
   択して該書込みに対する制御動作の順序制御を行うと共
   に該順序制御の終了に伴う応答信号をそれぞれ出力する
   複数の順序制御回路とを有し、前記書込みに対して競争
   の条件を回避したハザードフリーな非同期回路で構成し
   た入力制御回路を備え、 前記機能実行回路の内の１つ以上は、遅延要素を有し前
   記記憶部を参照するための時間を保証した前記制御動作
   の終了に伴う応答信号を発生する構成とし、 前記複数の順序制御回路は、所要時間の異なる独立した
   前記各応答信号を待ち合わせる構成とし、該複数の順序
   制御回路の内の１つ以上は前記時間を保証した前記制御
   動作の終了に伴う応答信号の状態を検出する構成とし、
   該複数の順序制御回路の内の１つ以上は前記機能実行回
   路の動作終了を検出した後、該機能実行回路が発生する
   応答信号の状態に関わらず順序制御を進める構成とし
   た、 ことを特徴とする転送制御回路。
2. 【請求項２】 記憶部に記憶されたデータを受動的に読
   出して非同期バスを介して転送する転送制御回路におい
   て、 前記記憶部或いは非同期バスに対して制御信号を送出し
   前記読出しに対する制御動作をそれぞれ行うと共に該各
   制御動作の終了に伴う応答信号をそれぞれ出力する１つ
   または複数の機能実行回路と、該各制御動作の終了に伴
   う応答信号の状態をそれぞれ検出し該機能実行回路を選
   択して該読出しに対する制御動作の順序制御を行うと共
   に該順序制御の終了に伴う応答信号をそれぞれ出力する
   複数の順序制御回路とを有し、前記読出しに対して競争
   の条件を回避したハザードフリーな非同期回路で構成し
   た出力制御回路を備え、 前記機能実行回路の内の１つ以上は、遅延要素を有し前
   記記憶部を参照するための時間を保証した前記制御動作
   の終了に伴う応答信号を発生する構成とし、 前記複数の順序制御回路は、所要時間の異なる独立した
   前記応答信号を待ち合わせる構成とし、該複数の順序制
   御回路の内の１つ以上は前記時間を保証した前記制御動
   作の終了に伴う応答信号の状態を検出する構成とし、該
   複数の順序制御回路の内の１つ以上は前記機能実行回路
   の動作終了を検出した後、該機能実行回路が発生する応
   答信号の状態に関わらず順序制御を進める構成とした、 ことを特徴とする転送制御回路。