JPH0869434A

JPH0869434A - 転送制御回路

Info

Publication number: JPH0869434A
Application number: JP20512794A
Authority: JP
Inventors: Takahiro Maeno; 隆宏前野; Tetsuya Toyama; 哲也當山
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-08-30
Filing date: 1994-08-30
Publication date: 1996-03-12

Abstract

(57)【要約】【目的】装置間におけるバースト転送において、トラ
ンザクション毎のオーバーヘッド量を最小限にしてバス
のスループットを改善する。【構成】この転送制御回路３００は、マスタ側のＤＭ
Ａ装置に設けられ、状態制御部１００からの信号MORQに
よってメモリ６に対する読出しの制御を開始する。出力
制御回路３３０中の複数のＦＥ回路は、制御過程でメモ
リ６或いは非同期式バス１に対して制御信号MRSTB ，MO
RDY を送出して読出しに対する制御動作をそれぞれ行
う。信号MRSTB ，MORDY によってＤＭＡ装置はメモリ６
から能動的にデータを読出し、スレーブ側にデータを転
送する。出力制御回路３３０中のループ制御手段はＳＣ
回路を用いてＦＥ回路による一連の制御動作を循環して
行い、ループ回数制御手段がその一連の制御動作の繰り
返し回数を制御する。メモリから非同期式バスを介して
スレーブ側にデータがバースト転送される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
等における２つの装置間のデータ転送に用いられるイン
ターフェース機構であり、中央演算処理装置（以下、Ｃ
ＰＵという）に代ってデータ転送のための入出力処理を
実行するダイレクトメモリアクセス（以下、ＤＭＡとい
う）装置を、改善するための転送制御回路に関するもの
である。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。文献１；特公平５−７７１０３号公報文献２；特開平５−１９７６７７号公報コンピュータシステムにおいては、システムの構成装置
間でデータ転送を実行するための通信路が必要である。
この通信路として一般に使用されるのがバスであり、バ
スには同期式のものと非同期式のものとがある。同期式
バスでは、バスの動作を順次定める回路が簡素化できる
という長所がある一方、クロック・スキューの問題やバ
ス上の全ての装置が同一のクロック周波数に基づいて動
作する必要がある等の短所を有している。例えば、上記
文献１には同期式バスで使用するインタフェース機構が
示されている。

【０００３】非同期式バスでは、クロック線を用いる代
わりにバス上の送り手と受け手の間にハンドシェーク・
プロトコルに従ったデータ通信を行う。一般に非同期式
バスでは、クロック・スキューの問題を回避できる長所
がある一方、送り手と受け手の同期化にかかるトランザ
クション毎のオーバヘッドの問題が短所として存在す
る。しかしながら、非同期式バスは、技術の変化に対応
する柔軟性が同期式バスにくらべて優れているので、例
えば、バスの標準規格のひとつであるFuturebus+には、
非同期式バスが採用されている。上記文献２には、Futu
rebus+のためのインタフェースが記載されている。この
インタフェースには、非同期式バスとメモリとを接続す
る経路上に、複数段の記憶素子（ラッチ或いはフリップ
フロップ）をバス幅分だけ備え、非同期バス制御装置と
同期バス制御装置とを設けている。非同期バス制御装置
は、単純なメモリ・インタフェースに適合するメモリ制
御機能を有し、同期バス制御装置に、非同期バス制御装
置を１回の転送毎に同期化させて、転送を実行する。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
コンピュータ・システムでは、次のような課題があっ
た。同期式バスでデータ転送を行う場合、クロック・ス
キューの問題やバス上の全ての装置が同一のクロック周
波数に基づいて動作する必要がある等の短所があり、非
同期式バスでデータ転送を行う場合、送り手と受け手の
同期化にかかるトランザクション毎のオーバヘッドの問
題が短所としてある。本発明は、上記課題を解決し、ト
ランザクションごとのオーバヘッドが最小限であり、装
置間のデータ転送に使用されるバスのスループットを改
善することを目的とし、さらに、非同期式バスとメモリ
とを接続する経路上の素子数が最小限のものであり、複
雑なメモリ・インタフェースにも無駄なく柔軟に適合す
るメモリ制御機能と、ハンドシェーク・プロトコルを高
速かつ確実に実行するバス制御機能を備えた転送制御回
路を提供することを目的としている。

【０００５】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、記憶部に記憶されたデータを能動的
に読出して非同期バスを介して転送する転送制御回路に
おいて、次のような構成としている。即ち、本発明の転
送制御回路は、前記記憶部或いは非同期バスに対して制
御信号を送出し前記読出しに対する制御動作をそれぞれ
行うと共に該各制御動作の終了に伴う応答信号をそれぞ
れ出力する１つまたは複数の機能実行回路と、前記機能
実行回路からの応答信号の状態をそれぞれ検出し該機能
実行回路を選択して該読出しに対する制御動作の順序制
御を行うと共に該順序制御の終了に伴う応答信号をそれ
ぞれ出力する複数の順序制御回路を有し、該各機能実行
回路と該順序制御回路の動作の終了に伴う応答信号に基
づいて制御動作を進め一連の制御動作を循環して行うル
ープ制御手段と、前記ループ制御手段による一連の制御
動作の繰り返し回数をカウントし、該一連の制御動作の
繰り返し回数を制御するループ回数制御手段とを備えて
いる。そして、前記各機能実行回路とループ制御手段と
ループ回数制御手段とは、前記読出しに対して競争の条
件を回避したハザードフリーな非同期回路で構成し、前
記機能実行回路の内の１つ以上は遅延要素を有し、前記
記憶部を参照するための時間を保証する応答信号を発生
し、該機能実行回路の内の１つ以上は遅延要素を有し前
記ループ回数制御手段におけるカウント動作に必要な時
間を保証する応答信号を発生する構成としている。ま
た、前記複数の順序制御回路は所要時間の異なる独立し
た前記各応答信号を待ち合わせる構成とし、該順序制御
回路の内の１つ以上は前記各時間を保証した応答信号の
状態を検出する構成とし、該複数の順序制御回路の内の
１つ以上は前記機能実行回路の動作終了を検出した後に
該機能実行回路が発生する応答信号の状態に関わらず順
序制御を進める構成としている。

【０００６】第２の発明は、非同期バスを介して記憶部
にデータを能動的に書込む転送制御回路において、次の
ような構成としている。即ち、本発明の転送制御回路
は、前記記憶部或いは非同期バスに対して制御信号を送
出し前記書込みに対する制御動作をそれぞれ行うと共に
該各制御動作の終了に伴う応答信号をそれぞれ出力する
１つまたは複数の機能実行回路と、前記機能実行回路か
らの応答信号の状態をそれぞれ検出し該機能実行回路を
選択して該書込みに対する制御動作の順序制御を行うと
共に該順序制御の終了に伴う応答信号をそれぞれ出力す
る複数の順序制御回路を有し、該各機能実行回路と該順
序制御回路の動作の終了に伴う応答信号に基づいて制御
動作を進め一連の制御動作を循環して行うループ制御手
段と、前記ループ制御手段による一連の制御動作の繰り
返し回数をカウントし、該一連の制御動作の繰り返し回
数を制御するループ回数制御手段とを備えている。そし
て、前記各機能実行回路とループ制御手段とループ回数
制御手段とは、前記書込みに対して競争の条件を回避し
たハザードフリーな非同期回路で構成し、前記機能実行
回路の内の１つ以上は遅延要素を有し、前記記憶部を参
照するための時間を保証する応答信号を発生しかつ前記
ループ回数制御手段におけるカウント動作に必要な時間
を保証する応答信号を発生する構成としている。また、
前記複数の順序制御回路は所要時間の異なる独立した前
記各応答信号を待ち合わせる構成とし、該順序制御回路
の内の１つ以上は前記各時間を保証した応答信号の状態
を検出する構成とし、該複数の順序制御回路の内の１つ
以上は前記機能実行回路の動作終了を検出した後に該機
能実行回路が発生する応答信号の状態に関わらず順序制
御を進める構成としている。

【０００７】

【作用】第１の発明によれば、以上のように転送制御回
路を構成したので、データを能動的に読出して非同期バ
スを介して転送する制御を行う転送制御回路において、
機能実行回路は記憶部或いは非同期バスに対して制御信
号を送出し、その制御信号によって読出しに対する制御
動作が行われる。機能実行回路は制御信号を送出すると
共に、各制御動作の終了に伴う応答信号をそれぞれ出力
する。順序制御回路は、各制御動作の終了に伴う応答信
号の状態をそれぞれ検出し、機能実行回路を選択して読
出しに対する制御動作の順序制御を行うと共に、順序制
御の終了に伴う応答信号をそれぞれ出力する。これらの
読出しに対する一連の制御動作がループ制御手段によっ
て循環して実行される。また、ループ回数制御手段が、
その一連の制御動作の繰り返し回数を制御する。ここ
で、機能実行回路の内の１つ以上は遅延要素を有し、前
記記憶部を参照するための時間を保証した応答信号とル
ープ回数制御手段におけるカウント動作を保証した応答
信号を発生する。順序制御回路は、所要時間の異なる独
立した応答信号を待ち合わせる。また、複数の順序制御
回路の内の１つ以上は時間を保証した制御動作の終了に
伴う応答信号の状態を検出して動作を確実なものにし、
複数の順序制御回路は前記機能実行回路の動作終了を検
出した後、機能実行回路が発生する応答信号の状態に関
わらず順序制御を進める。

【０００８】第２の発明によれば、非同期バスを介して
データを記憶部に能動的に書込む制御を行う転送制御回
路において、機能実行回路が記憶部或いは非同期バスに
対して制御信号を送出し、書込みに対する制御動作をそ
れぞれ行うと共に、各制御動作の終了に伴う応答信号を
それぞれ出力する。順序制御回路は、各制御動作の終了
に伴う応答信号の状態をそれぞれ検出し、機能実行回路
を選択して書込みに対する制御動作の順序制御を行うと
共に順序制御の終了に伴う応答信号をそれぞれ出力す
る。これらの書込みに対する一連の制御動作がループ制
御手段によって循環して実行される。また、ループ回数
制御手段が、その一連の制御動作の繰り返し回数を制御
する。ここで、機能実行回路の内の１つ以上は遅延要素
を有し、記憶部を参照するための時間を保証した応答信
号とループ回数制御手段におけるカウント動作を保証し
た応答信号を発生する。順序制御回路は、所要時間の異
なる独立した各応答信号を待ち合わせる構成とし、複数
の順序制御回路の内の１つ以上は時間を保証した制御動
作の終了に伴う応答信号の状態を検出し、該複数の順序
制御回路の内の１つ以上は機能実行回路の動作終了を検
出し、機能実行回路が発生する応答信号の状態に関わら
ず順序制御を進める。従って、前記課題を解決できるの
である。

【０００９】

【実施例】図２は、コンピュータシステムを示す図であ
る。このコンピュータシステムでは、非同期式バス１を
介して接続されたマスタ側の情報処理装置２とスレーブ
側の情報処理装置３を備えている。情報処理装置２はＣ
ＰＵ４を有し、このＣＰＵ４がＤＭＡ装置（ＤＭＡ）５
及び記憶部であるメモリ６に接続されている。ＤＭＡ装
置５及びメモリ６が、非同期式バス１に接続されてい
る。同様に、情報処理装置３はＣＰＵ７を有し、このＣ
ＰＵ７がＤＭＡ装置（ＤＭＡ）８及びメモリ９に接続さ
れている。ＤＭＡ装置８及びメモリ９が、非同期式バス
１に接続されている。ＤＭＡ装置５は、メモリ６と情報
処理装置３との転送を能動的に制御する機能を備えてい
る。図３は、図２中のＤＭＡ装置の概略を説明する図で
ある。図２におけるＤＭＡ装置５は本発明の転送制御回
路を応用可能なマスタ側の装置であり、状態制御部１０
０とアドレス制御部２００とデータ制御部３００とを備
えている。状態制御部１００の出力側はメモリ６に接続
され、アドレス制御部２００はメモリ６と非同期式バス
１に接続されている。データ制御部３００は、メモリ６
と非同期式バス１に接続されている。ＤＭＡ装置５は、
アイドル・フェーズとアドレス・フェーズとデータフェ
ーズの３つの状態があり、状態制御部１００がこれらの
状態の遷移を制御する機能を果たし、かつメモリ６に対
して読出し或いは書込みを示す方向制御信号を与える機
能を有している。アドレス制御部２００はアドレスの転
送に関わるハンドシェーク・プロトコルに従ってバス制
御信号の状態を順次定めて、非同期式バス１を介してア
ドレスを転送するものである。また、アドレス制御部２
００は、メモリ６に対する記憶位置を示す選択信号を送
出する機能を有している。データ制御部３００はデータ
転送に関わるハンドシェーク・プロトコルに従ってバス
制御信号の状態を順次定めてバス１に送出すると共に、
メモリ６の交流特性に合わせて、メモリ制御信号を順次
定めて非同期式バスを介してメモリ６のデータを転送す
る機能を有している。本発明の転送制御回路は、予め定
めた順序に基づいて転送に対する制御を行う機能を有し
ているので、状態制御部１００、アドレス制御部２００
或いはデータ制御部３００のいずれにも適用可能であ
る。

【００１０】第１の実施例図１は、本発明の第１の実施例の転送制御回路を示す図
である。本実施例の転送制御回路は、図３のデータ制御
部３００を構成し、この転送制御回路は出力制御回路を
設けている。このデータ制御部３００は、メモリ６から
データを読出して非同期にバス１に直接出力する制御を
予め定めた回数実行する部であり、必要に応じて設けら
れ非同期式バス１に接続されたレシーバ３１０とドライ
バ３２０とを有している。レシーバ３１０とドライバ３
２０の間に出力制御回路３３０が接続されている。出力
制御回路３３０には、状態制御部１００から出力開始要
求信号MORQが与えられ、出力制御回路３３０からは状態
制御部１００に対して出力終了応答信号MOAKを送出する
構成である。また、出力制御回路３３０は読出しストロ
ーブ信号MRSTB と出力データ有効信号MORDY とを送出す
る機能を有し、それらの信号MRSTB，MORDY を入力する
ドライバ３２０は、信号MRSTB に対応するストローブ信
号STB を例えばＦＩＦＯ（First in First out) 型のメ
モリ６に供給し、信号MORDYに対応するデータ転送許諾
信号DRDYを非同期式バス１を介して他の情報処理装置３
に供給する構成である。また、データ転送応答信号DACK
が情報処理装置３から非同期式バス１を介してレシーバ
３１０に与えられると、レシーバ３１０は信号DACKに対
応するデータ出力応答信号MOACK を出力制御回路３３０
に与える構成である。図４は、図１の出力制御回路を示
す構成ブロック図である。出力制御回路３３０には、ル
ープ回数制御手段３４０とループ制御手段３５０と２個
の機能実行回路（以下、ＦＥ回路という）３６０，３７
０とが設けられている。状態制御部１００がループ回数
制御手段３４０へ信号MORQを与え、そのループ回数制御
手段３４０が信号MOAKを状態制御部１００へ送出する。
また、ループ回数制御手段３４０は、出力制御回路３３
０の内部の出力開始要求信号MORQIをループ制御手段３
５０へ供給する構成である。ループ制御手段３５０は、
ループの先頭信号MORET と計数用パルス信号MOPLS をル
ープ回数制御手段３４０へ供給する構成である。ＦＥ回
路３６０，３７０はループ制御手段３５０に制御され、
ＦＥ回路３６０が信号MRSTB をドライバ３２０に送出
し、ＦＥ回路３７０が信号MORDY をドライバ３２０に送
出する構成となっている。

【００１１】図５は図４中のループ回数制御手段の構成
を示すブロック図である。ループ回数制御手段３４０
は、入力端子Ｃからの信号MOPLS を計数するカウンタ３
４１と２個の２入力ＡＮＤゲート３４２，３４３とイン
バータ３４４を備えている。ＡＮＤゲート３４２には、
信号MORET と出力線Ｓ３４１を介したカウンタ３４１の
出力が入力され、このＡＮＤゲート３４２は出力線Ｓ３
４２を介して信号MOAKを状態制御部１００へ送出する接
続である。また、ＡＮＤゲート３４３には、信号MORQと
インバータ３４４を介したカウンタ３４１の出力とが入
力され、ＡＮＤゲート３４３は出力線Ｓ３４３を介して
信号MORQI を出力する構成である。図６は、図４中のル
ープ制御手段とＦＥ回路を示す構成ブロック図である。
ループ制御手段３５０は、信号MORQI を一方の入力とす
る２入力のＡＮＤゲート３５１と、そのＡＮＤゲート３
５１の出力側に設けられた４段の順序制御回路（以下、
ＳＣ回路という）３５２〜３５５と、２個のインバータ
３５６，３５７とを、備えている。ＳＣ回路３５２には
４個の入力端子fki0，fki1，sqi ，ski と、３個の出力
端子sqo ，sko ，fqo とが備えられ、その入力端子sqi
にはＡＮＤゲート３５１の出力線Ｓ３５１が接続されて
いる。ＳＣ回路３５３には３個の入力端子fki ，sqi ，
ski と、３個の出力端子sqo ，sko ，fqo とが備えら
れ、その入力端子sqiにはＳＣ回路３５２の出力端子sqo
からの出力線Ｓ３５２ａが接続されている。ＳＣ回路
３５４には３個の入力端子fki ，sqi ，ski と、３個の
出力端子sqo ，sko ，fqo とが備えられ、その入力端子
sqi にはＳＣ回路３５３の出力端子sqoからの出力線Ｓ
３５３ａが接続されている。ＳＣ回路３５５には複数の
入力端子fki ，sqi ，ski0〜ski2と、出力端子sqo ，sk
o とが備えられ、その入力端子sqi にはＳＣ回路３５４
の出力端子sqo からの出力線Ｓ３５４ａが接続されてい
る。また、ＳＣ回路３５５の各入力端子ski0〜ski2に
は、各ＳＣ回路３５４〜３５２の出力端子sko からの出
力線Ｓ３５４ｂ〜Ｓ３５２ｂがそれぞれ接続され、ＳＣ
回路３５５の出力端子sqo からの出力線Ｓ３５５ａ上に
は信号MORET が示される構成であり、その線Ｓ３５５ａ
はＡＮＤゲート３５１の他方の入力端子に接続されてい
る。ＳＣ回路３５２の入力端子ski には出力線Ｓ３５３
ｂが接続され、ＳＣ回路３５３の入力端子ski には出力
線Ｓ３５４ｂが接続されている。また、ＳＣ回路Ｓ３５
４の入力端子ski にはＳＣ回路３５５の出力端子sko か
らの出力線Ｓ３５５ｂが接続されている。また、ＳＣ回
路３５２の出力端子fqo からの出力線Ｓ３５２ｃには信
号MOPLS が示される構成である。

【００１２】ＦＥ回路３６０は２個の入力端子fqi0，fq
i1と３個の出力端子out ，fko0，fko1とを備え、その入
力端子fqi0にはＡＮＤゲート３５１の出力線Ｓ３５１が
接続されている。ＦＥ回路３６０の入力端子fqi1にはＳ
Ｃ回路３５４の出力端子fqoからの出力線Ｓ３５４ｃが
接続され、ＦＥ回路３６０は出力端子out から線Ｓ３６
０ａを介して信号MRSTB を送出する機能を有している。
また、ＦＥ回路３６０の出力端子fko0に接続された出力
線Ｓ３６０ｂは、ＳＣ回路３５２の入力端子fki0に接続
されると共に、インバータ３５６を介してＳＣ回路３５
３の入力端子fki に接続されている。ＦＥ回路３６０の
出力端子fko1に接続された出力線Ｓ３６０ｃは、インバ
ータ３５７を介してＳＣ回路３５２の入力端子fki1に接
続されると共に、ＳＣ回路３５５の入力端子fki に接続
されている。ＦＥ回路３７０は入力端子in，fqi と出力
端子out ，fko を有し、その入力端子inから信号MOACK
を入力すると共に出力端子out から信号MORDY を送出す
機能を有している。ＦＥ回路３７０における入力端子fq
i にはＳＣ回路３５３の出力端子fqo からの出力線Ｓ３
５３ｃが接続され、ＦＥ回路３７０の出力端子fko から
の出力線Ｓ３７０ｂは、ＳＣ回路３５４の入力端子fki
に接続されている。

【００１３】ＡＮＤゲート３５１と各インバータ３５
６，３５７とＳＣ回路３５２〜３５５とは、ＦＥ回路３
６０及び３７０の備える機能を逐次実行する制御を進
め、この一連の制御動作を循環して実行するするもので
ある。図７は、図６中のＳＣ回路の構成を説明する図で
ある。ＳＣ回路としては、順序制御のための開始要求が
それぞれ与えられる１つ以上の入力端子sqi （または、
sqi0，sqi1…）及び終了応答の与えられる１つ以上の入
力端子ski （または、ski0，ski1…）と、開始要求を示
す１つ以上の出力端子sqo （または、sqo0，sqo1…）
と、終了応答を示す１つ以上の出力端子sko （または、
sko0，sko1…）とを、備えるものである。また、各ＳＣ
回路には、制御する機能数つまりプロトコルに応じて、
終了応答が与えられる入力端子fki （またはfki0，fki1
…）と開始要求を示す出力端子fqo （またはfqo0，fqo1
…）を設けている。

【００１４】図６中の各ＳＣ回路３５２〜３５４におい
ては、機能制御のための終了応答が与えられる入力端子
fki （またはfki0，fki1）と開始要求を示す出力端子fq
o （またはfqo0，fqo1）の数が異なるだけであるので、
ここではＳＣ回路３５２を、例にとって構成例を説明す
る。ＳＣ回路３５２は、ＡＮＤゲート３５２−１とＮＯ
Ｒゲート３５２−２とラッチ３５２−３を有している。
ＡＮＤゲート３５２−１の入力側には、入力端子fki0，
fki1，sqi が接続され、ＡＮＤゲート３５２−１の出力
側はＮＯＲゲート３５２−２の入力側とラッチ３５２−
３のセット端子Ｓに接続されている。ラッチ３５２−３
のリセット端子Ｒには入力端子ski が接続され、ラッチ
の正相出力端子Ｑ及び逆相出力端子Ｑ／は、出力端子sk
o とＮＯＲゲート３５２−２の入力側にそれぞれ接続さ
れている。ＮＯＲゲート３５２−２の出力側が出力端子
sqo とfqo に接続されている。ＳＣ回路３５５はＡＮＤ
ゲート３５５−１とＮＯＲゲート３５５−２を備えてい
る。ＡＮＤゲート３５５−１の入力側には入力端子fki
，sqi が接続され、ＡＮＤゲート３５５−１の出力側
は、入力端子ski0，ski1，ski2と共にＮＯＲゲート３５
５−２の入力側に接続されている。また、ＡＮＤゲート
３５５−１の出力側は出力端子sko にも接続され、ＮＯ
Ｒゲート３５５−２の出力側が出力端子sqo に接続され
ている。図８は、図６中のＦＥ回路の構成を説明する図
である。ＦＥ回路は、機能実行のための開始要求が与え
られる１つ以上の入力端子fqi（またはfqi1，fqi1…）
と、終了応答を示す１つ以上の出力端子fko （またはfk
o0，fko1…）を備えている。また、ＦＥ回路は実行する
機能に応じた入力端子in（またはin0 ，in1 …）と出力
out （またはout0，out1…）を設けている。

【００１５】図６中のＦＥ回路３６０は図８のように、
ラッチ３６０−１と遅延要素３６０−２，３６０−３と
を備えている。ラッチ３６０−１のセット端子Ｓが入力
端子fqi0に、リセット端子Ｒが入力端子fqi1にそれぞれ
接続され、出力端子Ｑが端子out に接続されている。ま
た、例えば、遅延線で構成された各遅延要素３６０−
２，３６０−３の入力側は入力端子fqi0，fqi1にそれぞ
れ接続され、出力側は出力端子fko0，fko1に接続されて
いる。ここで、各遅延要素３６０−２，３６０−３は、
遅延線でなくても他の要素の、例えば記憶素子を用いた
論理で構成してもよい。ＦＥ回路３７０では、入力端子
inが出力端子fko に直接接続され、入力端子fqi が出力
端子out に直接接続されている。図９は、図１の動作を
説明するタイムチャートであり、この図を参照しつつ図
１の転送制御回路の動作を説明する。出力制御回路３３
０に備えられた全てのラッチのＱ端子がネゲート、Ｑ／
端子がアサートの定常状態にあるものとし、ループ回数
制御手段３４０中のカウンタ３４１の出力端子Ｑもネゲ
ートの定常状態にあるものとする。また、受動的にデー
タを送出し、受動的にハンドシェークプロトコルを実行
するスレーブ側の情報処理装置３が、非同期式バス１上
に任意の構成で存在することを想定する。状態制御回路
１００が「データ・フェーズの開始」を要求するために
アサート状態の信号MORQをループ回数制御手段３４０中
のＡＮＤゲート３４３に与えたとする。ここで、ループ
回数制御手段３４０における動作を説明する。カウンタ
３４１のＣ端子にはそのカウンタ３４１の内容を１つず
つ増加（あるいは減少）するために信号MOPLS が与えら
れる。カウンタ３４１は信号MOPLS を計数することによ
り、予め定められた回数を検出する。予め定められた回
数を検出した場合、カウンタ３４１は出力線Ｓ３４１を
アサート状態にする。ここでは、予め定められた回数を
例えば２とし、カウンタ３４１を２ビットのバイナリ・
アップカウンタとしている。そして、カウンタ３４１の
出力が、カウンタ３４１のカウント値の最上位ビットと
する。ＳＣ回路３５２の出力端子fqo からの信号MOPLS
はカウンタ３４１のカウント内容を１つずつ増加させる
ためのインクリメント信号としてＣ端子に入力される。

【００１６】カウンタ３４１の出力線Ｓ３４１が定常状
態のネゲート状態となっているので、信号MORQがアサー
ト状態になると、ＡＮＤゲート３４３の出力線Ｓ３４
３、即ち、信号MORQI がアサート状態になり、ループ制
御手段３５０に対して制御の開始が要求されたことな
る。ループ制御手段３５０では、一連の制御動作を循環
して行うが、その循環する度に出力線Ｓ３５２ｃをアサ
ート状態にする。ループ制御手段３５０は制御動作が循
環する度にカウンタ３４１のカウント動作のために必要
なパルス幅を保証したインクリメント信号をカウンタ３
４１に与える。カウンタ３４１は、信号MOPLS が２回目
にアサート状態となるのを検出すると線Ｓ３４１をアサ
ート状態にする。線Ｓ３４１がアサート状態となるとＡ
ＮＤゲート３４２の出力である信号MORQI がネゲート状
態となって、ルート制御手段３５０に対して制御の終了
が要求されたことになる。この場合、ループ制御手段３
５０は一連の制御動作を繰り返さない。また、ループ制
御手段３５０は一連の制御動作が１回終了するごとに、
つまりループの先頭毎に線Ｓ３５５ａ上の信号MORET を
アサート状態とする。ループ回数制御手段３４０では、
線Ｓ３４１と線Ｓ３５４上の信号MORET とがアサート状
態になると、「データ・フェーズの終了」を応答するた
めに、信号MOAKをアサート状態にする。信号MOAKがアサ
ート状態になると状態制御部１００は信号MORQをネゲー
ト状態にする。

【００１７】次に、ループ制御手段３５０及びＦＥ回路
３６０，３７０による制御動作を説明する。ＡＮＤゲー
ト３５１に入力される信号MORQI がアサート状態となる
と、線Ｓ３５５ａが定常状態のアサート状態であるの
で、ＡＮＤゲート３５１の出力線Ｓ３５１がアサート状
態になり、ＳＣ回路３５２に対する順序制御の開始と、
ＦＥ回路３６０に対する機能実行の開始が要求されたこ
とになる。線Ｓ３５１がアサート状態になると、ＦＥ回
路３６０は線Ｓ３６０ａをアサート状態にし、メモリ６
に対する読出しに対応した参照動作を開始する。また、
ＦＥ回路３６０は遅延要素３６０−２によって定まる時
間の経過後に、線Ｓ３６０ｂをアサート状態にする。線
Ｓ３６０ｂの状態遷移はメモリ６の参照に必要な交流特
性の１つであるアクセスタイムを保証するものとなる。
ＳＣ回路３５２は線Ｓ３５１がアサート状態となって
も、線Ｓ３６０ｂのアサート状態と、線Ｓ３６０ｃのネ
ゲート状態を共に検出するまで、次の動作の実行を待ち
合わせる。ＳＣ回路３５２は、線Ｓ３５１，Ｓ３６０
ｂ，Ｓ３６０ｃの各条件が揃うと、線Ｓ３５２ｂをアサ
ート状態として、順序制御の終了をＳＣ回路３５５へ応
答する。線Ｓ３５２ｂがアサート状態となると、ＳＣ回
路３５５の出力端子sqo の状態がネゲート状態とされ、
これにより線Ｓ３５１がネゲート状態となる。線Ｓ３５
１がネゲート状態となると、直ちにＳＣ回路３５２は線
Ｓ３５２ａ，Ｓ３５２ｃをアサート状態する。これによ
り、ＳＣ回路３５３に対して次の順序制御の開始とルー
プ回数制御手段３４０に対するカウント動作の開始を要
求する。また、線Ｓ３５１がネゲート状態になると、Ｆ
Ｅ回路３６０は定めた時間経過後に、線Ｓ３６０ｂをネ
ゲート状態にする。この時点で、メモリ６の読出しに必
要なアクセスタイムが保証され、ループ回数制御手段３
４０のカウント動作に必要なパルス幅も保証され、メモ
リ６から読み出されたデータが非同期式バス１上で確定
状態となる。

【００１８】ＳＣ回路３５３は線Ｓ３５２ａがアサート
状態になっても、線Ｓ３６０ｂのネゲート状態を検出す
るまで、次の動作を待ち合わせる。この条件が揃うとＳ
Ｃ回路３５３は線Ｓ３５３ｂをアサート状態にし、順序
制御の終了の応答する。線Ｓ３５３ｂがアサート状態に
なることにより、ＳＣ回路３５２は定常状態に戻ると共
に、線Ｓ３３２ａ，Ｓ３３２ｂ，Ｓ３３２ｃをネゲート
状態にする。ＳＣ回路３５３は線Ｓ３５２ａがネゲート
状態になると直ちに、線Ｓ３５３ａ，Ｓ３５３ｃをアサ
ート状態にする。これにより、ＳＣ回路３５４に対する
順序制御の開始と、ＦＥ回路３７０に対する機能実行の
開始が要求される。ＦＥ回路３７０は線Ｓ３５３ｃがア
サート状態となると、「出力データ有効」を表すために
出力端子out からの信号MORDY をアサート状態にする。
信号MORDY がアサート状態になると、図１におけるドラ
イバ３２０は「データ転送許諾」を示すために信号DRDY
を活性化する。これに基づき非同期バス上の装置３か
ら、「データ転送応答」を示す信号DACKが活性化されて
レシーバ３１０に与えられたとすると、レシーバ３１０
から、「データ出力応答」を表すための信号MOACK が活
性されてＦＥ回路３７０の入力端子inに入力される。Ｆ
Ｅ回路３７０は活性した信号MOACKを入力することによ
り、線Ｓ３７０ｂのレベルをアサート状態にする。ＳＣ
回路３５４は線Ｓ３５３ａがアサート状態となっても、
線Ｓ３７０ｂのアサート状態を検出するまでは次の動作
を待ち合わせ、条件が揃うと線Ｓ３５４ｂをアサート状
態として順序制御の終了を応答する。線Ｓ３５４ｂの状
態からＳＣ回路３５４の順序制御の終了を検知したＳＣ
回路３５３は定常状態に戻ると共に、各線Ｓ３５３ａ，
Ｓ３５３ｂ，Ｓ３５３ｃをネゲート状態にする。線Ｓ３
５３ａがネゲート状態になると、ＳＣ回路３５４は直ち
に線Ｓ３５４ａ，Ｓ３５４ｃをアサート状態にする。こ
れにより、ＳＣ回路３５５に対する順序制御の開始とＦ
Ｅ回路３６０に対する機能実行の開始とが、要求され
る。線Ｓ３５４ｃがアサート状態になると、ＦＥ回路３
６０は線Ｓ３６０ａをネゲート状態にしてメモリ６に対
する参照を終了する。この時点から、非同期式バス１の
データ線が不定状態となる。また、ＦＥ回路３６０は定
めた時間経過後に線Ｓ３６０ｃをアサート状態とする。
線Ｓ３６０ｃの状態の遷移はメモリ６の参照に必要な交
流特性の１つであるリカバリ・タイムを保証するめため
に用いられる。線Ｓ３６０ｃがアサート状態に遷移した
時点で、メモリ６の参照に必要なリカバリ・タイムが保
証されることになる。

【００１９】ＳＣ回路３５５は線Ｓ３５４ａがアサート
となっても、線Ｓ３６０ｃがアサート状態となるのを検
出するまでは次の動作を待ち合わせ、条件が揃うとＳＣ
回路３５５は線Ｓ３５５ｂをアサート状態にして順序制
御の終了を応答する。線Ｓ３５５ｂがアサート状態とな
ることで、ＳＣ回路３５４は定常状態に戻り、線Ｓ３５
４ａ，Ｓ３５４ｂ，Ｓ３５４ｃをネゲート状態にする。
ＳＣ回路３５５は線Ｓ３５４ａがネゲート状態となると
直ちに定常状態に戻り、線Ｓ３５５ａをアサート状態に
して線Ｓ３５５ｂをネゲート状態とする。このとき、ル
ープ制御手段３５０は一連の制御動作を１回終了した状
態となっている。この状態において、信号MORQI がネゲ
ート状態であると、ループ制御手段３５０は次ぎの一連
の制御動作を新たに開始しない。ここで、各ＳＣ回路３
５２〜３５４の動作について、図７を参照しつつ、ＳＣ
回路Ｓ３５３を例にとって説明する。ＡＮＤゲート３５
３−１の出力は、入力端子sqi がアサート状態となって
も、入力端子fki がアサート状態となるまでネゲート状
態のままである。このとき、ＳＣ回路３５３は次の動作
を待ち合わせている状態にある。入力端子fki がアサー
ト状態となり、ＡＮＤゲート３５３−１の出力がアサー
ト状態になると、出力端子sko がアサート状態及びラッ
チのＱ／端子の状態がネゲート状態になる。このとき、
ＳＣ回路３５３は順序制御の終了を応答している状態と
なる。この状態で、入力端子sqi がネゲート状態になる
と、ＡＮＤゲート３５３−１の出力がネゲート状態にな
り、続いて出力端子sqo とfqo がアサート状態となる。
よって、ＳＣ回路３５３はＳＣ回路３５４に対する順序
制御の開始と、ＦＥ回路３７０に対する機能実行の開始
を供給することになる。

【００２０】次に、ＳＣ回路３５５の動作を説明する。
ＳＣ回路３５５における出力端子sqo の状態は、ＳＣ回
路３５２が順序制御の終了を応答してから全てのＳＣ回
路３５２，３５３，３５４，３５５が定常状態に戻るま
で、ネゲート状態になる。一方、出力端子sko の状態は
入力端子sqi がアサート状態になっても、入力端子fki
がアサート状態となるまで、ネゲート状態のままであ
る。このとき、ＳＣ回路３５５は次の動作を待ち合わせ
ている状態にある。入力端子fki がアサート状態に変化
すると、出力端子sko がアサート状態になり、ＳＣ回路
３５５は順序制御の終了を応答している状態となる。Ｆ
Ｅ回路３６０における動作は次のようになる。入力端子
fqi0がアサート状態になると、出力端子out がアサート
状態になる。このとき、ＦＥ回路３６０はメモリ６に対
する参照（アクセス）を開始した状態にある。入力端子
fqi0がアサート状態になってから、遅延要素３６０−２
により定まる時間経過後に、出力端子fko0がアサート状
態になる。入力端子fqi0がネゲート状態になると、遅延
要素３６０−２によって定まる時間経過後に、出力端子
fko0がネゲート状態になる。入力端子fqi1がアサート状
態になると出力端子out がネゲート状態となる。このと
き、ＦＥ回路３６０はメモリ６に対する参照（アクセ
ス）を終了した状態にある。入力端子fqi1がアサート状
態になってから、遅延要素３６０−３によって定まる時
間経過後に、出力端子fko1がアサート状態になる。入力
端子fqi1がネゲート状態になると、遅延要素３６０−３
によって定まる時間経過後に、出力端子fko1がネゲート
状態になる。以上のように、本実施例では、次のような
利点を有している。

【００２１】（１）ＤＭＡ装置５のデータ制御回路３０
０に、メモリ６あるいは非同期式バス１に対して制御信
号を送出するＦＥ回路３６０，３７０と、それらＦＥ回
路３６０，３７０の順序制御を行うループ制御手段３５
０と、ループ制御手段３５０における一連の制御動作を
所定の回数循環させるループ回数制御手段３４０とを、
非同期回路で構成しているので、ＦＥ回路３６０，３７
０における制御動作を定める過程において、バスに対す
る制御信号を同期化する必要がない。そのため、メモリ
６を参照するために他の回路に同調する必要がなくな
り、トランザクション毎のオーバヘッドが最小となり、
バスのスループットを改善できる。（２）個々の動作終了にあたり応答信号を発生する構成
のＦＥ回路３６０，３７０とＳＣ回路３５２〜３５５と
で出力制御回路を構成し、それらの応答信号に基づいて
制御動作を順次進めるので次のような利点が得られる。
即ち、競争の条件を避けるための信号遅延素子等を別段
設けなくともハザード発生を防止した非同期回路で構成
できるので、読出し速度を低下させる事なく確実にメモ
リ６に対するデータ読出しの制御を行うことができる。
また、個々の回路の動作速度が変化しても、各ＳＣ回路
３５２〜３５５は所要の動作を確実に実行するので、各
ＦＥ回路３６０，３７０の動作に変動が生じた場合に
も、誤動作が発生しない。さらに、ＳＣ回路３５２〜３
５５は、応答信号を検出して制御動作をする構成なの
で、いずれかの回路で障害が発生しても、制御動作が停
止されるので誤動作が波及せず障害の検出が容易であ
る。（３）各ＳＣ回路３５２〜３５５は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
っても、スレーブ側の装置３の動作速度あるいはメモリ
６の動作速度に関係なく順序制御を行え、使用される装
置の自由度が上がる。（４）各ＳＣ回路３５２〜３５５はＦＥ回路３６０，３
７０の動作終了を検出した後、ＦＥ回路３６０，３７０
の発生する応答信号の状態にかかわらず順序制御動作を
進めるので、高速な制御動作が可能となる。

【００２２】（５）メモリ６を参照するためのアクセス
・タイムとリカバリ・タイムを保証するための遅延要素
３６０−２，３６０−３を設け、ＳＣ回路３５２〜３５
５は保証の動作を待ち合わせる構成としているので、複
雑なメモリ・インタフェースにも対応が可能となる。ま
た、各遅延要素３６０−２，３６０−３が定める遅延時
間を変更するだけで、様々なメモリの交流特性に対して
無駄なく適応できるデータ制御回路となる。（６）出力制御回路３３０にループ回数制御手段３４０
を備えたので、このループ回数制御手段３４０に予め定
められる回数を変更するだけで様々なバースト長のバー
スト転送を実施できる。（７）ループ回数制御手段３４０におけるカウント動作
において、ループ回数制御手段３４０から応答信号を取
り出し、それをループ制御手段３５０で検出して制御動
作を進めるのではなく、ループ制御手段３５０がループ
回数制御手段３４０のカウント動作に必要なパルス幅を
保証して信号MOPLS の状態を設定するので、ループ回数
制御手段３４０内の回路構成が簡素にできる。（８）ループ回数制御手段３４０におけるカウント動作
とメモリ６の参照とに関する時間の保証を応答する回路
を共用するように出力制御回路３３０を構成しているの
で、出力制御回路３３０全体の構成を簡素なものにでき
る。

【００２３】第２の実施例本実施例の転送制御回路は、図２におけるＤＭＡ装置５
中のデータ制御部３００中に出力制御回路の代わりに入
力制御回路を設け、非同期式バス１からデータを能動的
に直接メモリ６に書込む制御を行うものである。図１０
は、本発明の第２の実施例を示す転送制御回路の構成ブ
ロック図である。データ制御部３００は、メモリ６に対
して非同期式バス１から直接データ書込む制御を行うも
のであり、第１実施例と同様にレシーバ３８０とドライ
バ３９０とを有している。レシーバ３８０とドライバ３
９０の間に入力制御回路４００が接続されている。入力
制御回路４００には、状態制御部１００からデータ・フ
ェーズ開始要求信号MIRQが与えられ、入力制御回路４０
０からは状態制御部１００に対してデータ・フェーズ終
了応答信号MIAKを送出する構成である。また、入力制御
回路４００は書込みストローブ信号MWSTB とデータ入力
許諾信号MIRDY とを送出する機能を有し、それらの信号
MWSTB ，MIRDY を入力するドライバ３９０は、信号MWST
B に対応するストローブ信号STB をメモリ６に供給し、
信号MIRDY に対応するデータ転送許諾信号DRDYを非同期
式バス１へ出力する構成であり、また、データ転送応答
信号DACKが情報処理装置３から非同期式バス１を介して
レシーバ３８０に与えられると、レシーバ３８０は信号
DACKに対応する入力データ有効信号MIACK を入力制御回
路４００に与える構成である。

【００２４】図１１は、図１０中の入力制御回路を示す
構成ブロック図である。入力制御回路４００は、第１の
実施例における出力制御回路３３０に対して各種信号の
信号名が変わるだけで出力制御回路３３０と同様な構成
であり、ループ回数制御手段４１０とループ制御手段４
２０と２個のＦＥ回路４３０，４４０とが設けられてい
る。状態制御部１００がループ回数制御手段４１０へ信
号MIRQを与え、そのループ回数制御手段４１０が信号MI
AKを状態制御部１００へ送出する。また、ループ回数制
御手段４１０は、入力開始要求信号MIRQI をループ制御
手段４２０へ供給する構成である。ループ制御手段４２
０は、ループの先頭信号MIRET と計数用パルス信号MIPL
S をループ回数制御手段４１０へ供給する構成である。
ＦＥ回路４３０，４４０はループ制御手段４２０に制御
され、ＦＥ回路４４０が信号MWSTB をドライバ３９０に
送出し、ＦＥ回路４３０が信号MIACK を入力して信号MI
RDY をドライバ３９０に送出する構成となっている。図
１２は図１１中のループ回数制御手段の構成を示すブロ
ック図である。ループ回数制御手段４１０は、入力端子
Ｃからの信号MIPLS を計数するカウンタ４１１と２個の
２入力ＡＮＤゲート４１２，４１３とインバータ４１４
を備えている。ＡＮＤゲート４１２には、信号MIRET と
カウンタ４１１の出力線Ｓ４１１を介した出力とが入力
され、このＡＮＤゲート４１２は出力線Ｓ４１２を介し
て信号MIAKを状態制御部１００へ送出する接続である。
また、ＡＮＤゲート４１３には、信号MIRQとインバータ
４１４を介したカウンタ４１1 の出力とが入力され、Ａ
ＮＤゲート４１３は出力線Ｓ４１３を介して信号MIRQI
を出力する構成である。

【００２５】図１３は、図１１中のループ制御手段とＦ
Ｅ回路を示す構成ブロック図である。ループ制御手段
４２０は信号MIRQI を一方の入力とする２入力のＡＮＤ
ゲート４２１と、そのＡＮＤゲート４２１の出力側に設
けられた４段のＳＣ回路４２２〜４２５と、４個のイン
バータ４２６〜４２８を備えている。ＳＣ回路４２２に
は３個の入力端子fki ，sqi ，ski と、３個の出力端子
sqo，sko ，fqo とが備えられ、その入力端子sqi には
ＡＮＤゲート４２１の出力線Ｓ４２１が接続されてい
る。ＳＣ回路４２３には４個の入力端子fki0，fki1，sq
i ，ski と、３個の出力端子sqo ，sko ，fqo とが備え
られ、その入力端子sqiにはＳＣ回路４２２の出力端子s
qo からの出力線Ｓ４２２ａが接続されている。ＳＣ回
路４２４には４個の入力端子fki0，fki1，sqi ，ski
と、３個の出力端子sqo ，sko ，fqo とが備えられ、そ
の入力端子sqi にはＳＣ回路４２３の出力端子sqo の出
力線Ｓ４２３ａが接続されている。ＳＣ回路４２５には
複数の入力端子fki0，fki1，sqi ，ski0〜ski2と、２個
の出力端子sqo ，sko とが備えられ、入力端子sqi には
ＳＣ回路４２４の出力端子sqo の出力線Ｓ４２４ａが接
続されている。また、ＳＣ回路４２５の各入力端子ski0
〜ski2には、ＳＣ回路４２４，４２３，４２２の出力端
子sko からの出力線Ｓ４２４ｂ，Ｓ４２３ｂ，Ｓ４２２
ｂがそれぞれ接続され、ＳＣ回路４２５の出力端子sqo
からの出力線Ｓ４２５ａはＡＮＤゲート４２１の他方の
入力端子に接続されている。ＳＣ回路４２２の入力端子
ski には出力線Ｓ４２３ｂが接続され、ＳＣ回路４２３
の入力端子ski には出力線Ｓ４２４ｂが接続されてい
る。また、ＳＣ回路Ｓ４２４の入力端子skiには出力線
Ｓ４２５ｂが接続されている。なお、線Ｓ４２５ａには
信号MIRET が示され、ＳＣ回路４２３の出力端子fqo か
らの出力線Ｓ４２３ｃには信号MIPLSが示される構成で
ある。

【００２６】ＦＥ回路４３０は３個の入力端子in，fqi
0，fqi1と３個の出力端子out ，fko0，fko1とを備え、
その入力端子fqi0にはＡＮＤゲート４２１の出力線Ｓ４
２１が接続されて入力端子inには信号MIACK が入力され
る。ＦＥ回路４３０の入力端子fqi1にはＳＣ回路４２４
の出力端子fqo からの出力線Ｓ４２４ｃが接続され、出
力端子out から出力線Ｓ４３０ａを介して信号MIRDY を
送出する。また、ＦＥ回路４３０の出力端子fko0に接続
された出力線Ｓ４３０ｂはＳＣ回路４２２の入力端子fk
i に接続されると共に、インバータ４２６を介してＳＣ
回路４２５の入力端子fki1に接続されている。ＦＥ回路
４３０の出力端子fko1に接続された出力線Ｓ４３０ｃは
ＳＣ回路４２４の入力端子fki1に接続されている。ＦＥ
回路４４０は２個の入力端子fqi0，fqi1と３個の出力端
子out ，fko0，fko1を有し、その入力端子fqi0にはＳＣ
回路４２２の出力端子fqo からの出力線Ｓ４２２ｃが接
続され、入力端子fqi1にはＳＣ回路４２４の出力線Ｓ４
２４ｃが接続されている。また、ＦＥ回路４４０は出力
端子out から線Ｓ４４０ａを介して信号MWSTB を送出
し、ＦＥ回路４４０の出力端子fko0からの出力線Ｓ４４
０ｂはＳＣ回路４２３の入力端子fki0に接続されると共
にインバータ４２７を介してＳＣ回路４２４の入力端子
fki0に接続されている。また、ＦＥ回路４４０の出力端
子fko1の出力線Ｓ４４０ｃはインバータ４２８を介して
ＳＣ回路４２３の入力端子fki1に接続されるともに、Ｓ
Ｃ回路４２５の入力端子fki0に接続されている。図１４
は、図１３中のＳＣ回路とＦＥ回路の構成を説明する図
である。

【００２７】図１１の入力制御回路は、実行する機能の
一部と順序が異なるだけで第１の実施例における出力制
御回路と大きな差異はない。図１３におけるＳＣ回路４
２２は第１の実施例のＳＣ回路３５３と同様の構成であ
り、ＳＣ回路４２３，４２４はＳＣ回路３５２と同様の
構成である。ＳＣ回路４２５はＡＮＤゲート４２５−１
とＮＯＲゲート４２５−２を備えている。ＡＮＤゲート
４２５−１の入力側には、入力端子fki0，fki1，sqi が
接続され、ＡＮＤゲート４２５−１の出力側は入力端子
ski0，ski1，ski2と共にＮＯＲゲート４２５−２の入力
側に接続されている。また、ＡＮＤゲート４２５−１の
出力側は出力端子sko にも接続され、ＮＯＲゲート４２
５−２の出力側が出力端子sqo に接続されている。ＦＥ
回路４４０はＦＥ回路３６０と同様であるが、ＦＥ回路
４３０はラッチ４３０−１と例えば遅延線で構成された
遅延要素４３０−２とを有している。ラッチ４３０−１
のセット端子Ｓには入力端子fqi0が接続され、リセット
端子Ｒには入力端子fqi1が接続されている。ラッチ４３
０−１の正相出力端子Ｑは出力端子out およびfko0に接
続されている。遅延要素４３０−２の入力側は入力端子
inが接続され、この遅延要素４３０−２出力側は出力端
子fko1に接続されている。図１５は図１１の動作を説明
するタイムチャートであり、入力制御回路４００を備え
たデータ制御回路の制御動作を示している。入力制御回
路４００中に備えられた全てのラッチのＱ端子がネゲー
ト、Ｑ／端子がアサートの定常状態にあるものとし、受
動的にデータを送出し受動的にハンドシェーク・プロト
コルを実行する他の情報処理装置３が、非同期式バス１
上に任意の構成で存在することを想定する。

【００２８】状態制御回路１００が、「データ・フェー
ズの開始」を要求するために、信号MIRQを図１５のよう
に、活性化するものとする。図１１の入力制御回路にお
いては、ＦＥ回路４３０の実行する機能の一部と順序が
異なるだけで第１の実施例における出力制御回路と大き
な差異はない。ループ回数制御手段４１０のカウンタ４
１１のＣ端子にはそのカウンタ４１１の内容を１つずつ
増加（あるいは減少）するために信号MIPLS が与えられ
る。信号MIRQがアサート状態になると、ＡＮＤゲート４
１３の出力線Ｓ４１３、即ち、信号MIRQI がアサート状
態になり、ループ制御手段４２０に対して制御の開始が
要求されたことなる。ループ制御手段４２０では、一連
の制御動作を循環して行うが、その循環する度に出力線
Ｓ４２３ｃ上の信号MIPLS をアサート状態にする。ルー
プ制御手段４２０は一連の制御動作の循環の度に、カウ
ンタ４１１のカウント動作のために必要なパルス幅を保
証したインクリメント信号をカウンタ４１１に与える。
カウンタ４１１は、信号ＭＩPLS が２回目にアサート状
態となるのを検出すると、線Ｓ４１１をアサート状態に
する。線Ｓ４１１がアサート状態となるとＡＮＤゲート
４１３の出力である信号MIRQI がネゲート状態となっ
て、ループ制御手段４２０に対して制御の終了が要求さ
れたことになる。この場合、ループ制御手段４２０は一
連の制御動作を繰り返さない。また、ループ制御手段４
２０は一連の制御動作が１回終了するごとに、つまりル
ープの先頭毎に線Ｓ４２５ａ上の信号MIRET の状態をア
サート状態とする。ループ回数制御手段４１０では、
「データ・フェーズの終了」を応答するために、信号MI
AKをアサート状態にする。信号MIAKがアサート状態にな
ると状態制御部１００は信号MIRQをネゲート状態にす
る。即ち、ループ回数制御手段４１０は、第１の実施例
と同様に、ループ制御手段４２０における一連の制御動
作のループ回数を制御する。以下、ＦＥ回路４３０の実
行する機能とその順序が異なるだけで、第１の実施例で
説明したものと、ループ制御手段４２０の動作に大きな
差異はない。

【００２９】ＦＥ回路４３０では、線Ｓ４２１がアサー
ト状態になると、「データ入力許諾」を表すため線Ｓ４
３０ａをアサート状態にする、即ち、信号MIRDY をアサ
ート状態にする。信号MIRDY がアサート状態になるとド
ライバ３９０は「データ転送許諾」を表すために信号DR
DYをアサート状態にする。続いて、メモリ６に対する書
込みのための参照の開始に制御が進む。順序制御の進行
過程で、信号DRDYがアサート状態となったことに基づ
き、装置３から「データ転送応答」を表すために信号DA
CKがアサート状態となる。信号DACKに対応して信号MIAC
K がアサート状態となると、ＦＥ回路４３０は、遅延要
素によって定まる時間経過後に、線Ｓ４３０ｃをアサー
ト状態にする。この線Ｓ４３０ｃの状態遷移はメモリ６
に参照に必要な交流特性の１つであるセットアップ・タ
イムを保証するために用いられる。線Ｓ４３０ｃがアサ
ート状態に遷移した時点で、メモリ６の参照に必要なセ
ットアップ・タイムが保証される。ＳＣ回路４２４はメ
モリ６を参照するためのパルス幅を保証する応答と、セ
ットアップ・タイムを保証する応答を待ち合わせ、加え
てループ回数制御手段４１０のカウント動作に必要なパ
ルス幅を保証する応答も待ち合わせた上で、次ぎのメモ
リ参照の終了へと制御を進める。以上のように、本実施
例では、次のような利点を有している。

【００３０】（１）ＤＭＡ装置５のデータ制御回路３０
０に、メモリ６あるいは非同期式バス１に対して制御信
号を送出するＦＥ回路４３０，４４０と、それらＦＥ回
路４３０，４４０の順序制御を行うループ制御手段４２
０と、ループ制御手段４２０における一連の制御動作を
所定の回数循環させるループ回数制御手段４１０とを、
非同期回路で構成しているので、ＦＥ回路４３０，４４
０における制御動作を定める過程において、バスに対す
る制御信号を同期化する必要がない。そのため、メモリ
６を参照するために他の回路に同調する必要がなくな
り、トランザクション毎のオーバヘッドが最小となり、
バスのスループットを改善できる。（２）個々の動作終了にあたり応答信号を発生する構成
のＦＥ回路４３０，４４０とＳＣ回路４２２〜４２５と
で、入力制御回路を構成し、それらの応答信号に基づい
て制御動作を順次進めるので、次のような利点が得られ
る。即ち、競争の条件を避けるための信号遅延素子等を
別段設けなくともハザード発生を防止した非同期回路で
構成できるので、書込み速度を低下させる事なく確実に
メモリ６に対するデータ書込み制御を行うことができ
る。また、個々の回路の動作速度が変化しても、各ＳＣ
回路３７２〜３７５は、所要の動作を確実に実行するの
で、各ＦＥ回路４３０，４４０の動作に変動が生じた場
合にも、誤動作が発生しない。さらに、ＳＣ回路４２２
〜４２５は、応答信号を検出して制御動作をする構成な
ので、いずれかの回路で障害が発生しても、制御動作が
停止されるので誤動作が波及せず障害の検出が容易であ
る。（３）各ＳＣ回路４２２〜４２５は所要時間の異なる独
立した応答を待ち合わせる構成であり、非同期回路であ
ってもスレーブ側の装置３の動作速度、あるいはメモリ
６の動作速度に関係なく順序制御を行え、使用される装
置の自由度が上がる。（４）各ＳＣ回路４２２〜４２５はＦＥ回路４３０，４
４０の動作終了を検出した後、ＦＥ回路４３０，４４０
の発生する応答信号の状態にかかわらず順序制御動作を
進めるので、高速な制御動作が可能となる。

【００３１】（５）メモリ６を参照するためのパルス幅
とセットアップ・タイムとリカバリ・タイムを保証する
ための遅延要素を設け、ＳＣ回路４２２〜４２５は保証
の動作を待ち合わせる構成としているので、複雑なメモ
リ・インタフェースにも対応が可能となる。また、各遅
延要素が定める遅延時間を変更するだけで、様々なメモ
リの交流特性に対して無駄なく適応できるデータ制御回
路となる。（６）入力制御回路４００にループ回数制御手段４１０
を備えたので、このループ回数制御手段４１０に予め定
められる回数を、変更するだけで様々なバースト長のバ
ースト転送を実施できる。（７）ループ回数制御手段４１０におけるカウント動作
において、ループ回数制御手段４１０から応答信号を取
り出し、それをループ制御手段４２０で検出して制御動
作を進めるのではなく、ループ制御手段４２０がループ
回数制御手段４１０のカウント動作に必要なパルス幅を
保証して信号MIPLS の状態を設定するので、ループ回数
制御手段４１０内の回路構成が簡素にできる。（８）ループ回数制御手段４１０におけるカウント動作
とメモリ６の参照とに関する時間の保証を応答する回路
を共用するように入力制御回路４００を構成しているの
で、入力制御回路４００全体の構成を簡素なものにでき
る。なお、本発明は、上記実施例に限定されず種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

【００３２】（ｉ）第１，第２の実施例では、データ
制御部３００に対応する実施例であるが、メモリ６をア
ドレスを格納したレジスタとすれば、アドレス制御部２
００に対応する転送制御回路とすることもできる。ま
た、アドレス制御部とデータ制御部を適宜組み合わせ、
アドレスとデータの制御を連続して実行する転送制御回
路とすることも可能であり、状態制御機能を含むＤＭＡ
装置全体に、利用を広げることができる。（ii）第１，第２の実施例における入力制御回路及び
出力制御回路の構成は、ハンドシェーク・プロトコルに
応じて変更することができ、ハンドシェーク・プロトコ
ルをFuturebus+とすることもできるし、他のプロトコル
を用いるシステムに応用することもできる。（iii) 第１，第２の実施例では、メモリ６，９をＦＩ
ＦＯ型のメモリとしているが、種々のメモリでも対応が
可能であり、例えばＲＡＭ、レジスタファイル等が考え
られ、入力制御回路及び出力制御回路の構成をそれぞれ
の交流特性に対応して構成すれば、上記実施例と同様の
効果を得ることができる。（iV) 第１，第２の実施例では、一連の制御動作のル
ープを２回に想定しているが、この回数に限定されるも
のではない。既知の技術、例えばロード機能付きのにｍ
ビットのバイナリカウンタをカウンタ３４１，４１１に
用いることで、任意の数をループ回数とすることができ
る。

【００３３】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、記憶部から能動的に読出して非同期バスに出
力する制御を行う転送制御回路において、記憶部あるい
は非同期バスに対して制御信号を送出するＦＥ回路と、
制御動作を進めて一連の制御動作を循環して行うループ
制御手段と、一連の制御動作の繰り返し回数を制御する
ループ回数制御手段とを備えているので、データを記憶
部から能動的に読出してバースト転送を実施することが
でき、さらに、下記の効果を得ることができる。（ａ）ＦＥ回路と順序制御を行うループ制御手段とルー
プ回数制御手段とを非同期回路で構成しているので、各
ＦＥ回路における制御動作を定める過程において、バス
に対する制御信号を同期化する必要がない。そのため、
記憶部を参照するために他の回路に同調する必要がなく
なり、トランザクション毎のオーバヘッドが最小とな
り、転送におけるスループットを改善できる。（ｂ）ＦＥ回路とＳＣ回路とで、出力制御回路を構成
し、それらの応答信号に基づいて制御動作を順次進める
ので、次のような利点が得られる。即ち、競争の条件を
避けるための信号遅延素子等を別段設けなくともハザー
ド発生を防止した非同期回路で構成できるので、読出し
速度を低下させる事なく確実に出力制御を行うことがで
きる。また、個々の回路の動作速度が変化しても、ＳＣ
回路は所要の動作を確実に実行するので、ＦＥ回路の動
作に変動が生じた場合にも、誤動作が発生しない。さら
に、ＳＣ回路は、応答信号を検出して制御動作をする構
成なので、いずれかの回路で障害が発生しても、制御動
作が停止されるので誤動作が波及せず障害の検出が容易
となる。

【００３４】（ｃ）ＳＣ回路は所要時間の異なる独立し
た応答を待ち合わせるので、非同期回路であっても順序
制御を行え、使用される装置の自由度が上がる。（ｄ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず、順序制御動作を進めるので、高速な制御動作が可能
となる。（ｅ）記憶部を参照するための保証時間を確保する遅延
要素を設け、ＳＣ回路は保証の動作を待ち合わせる構成
としているので、動作時間の保証ができ、複雑なインタ
フェースにも対応が可能となる。このことにより、様々
な記憶部の交流特性に対して無駄なく適応できる転送制
御回路を構成できるようになる。第２の発明によれば、
非同期バスを介して能動的に記憶部に対する書込みの制
御を行う転送制御回路において、書込みに対する制御動
作をそれぞれ行うＦＥ回路と、制御動作を進めて一連の
制御動作を循環して行うループ制御手段と、一連の制御
動作の繰り返し回数を制御するループ回数制御手段とを
備えているので、記憶部に対してデータをバースト転送
して能動的に書込むことができ、さらに、下記の効果を
得ることができる。（ｆ）記憶部あるいは非同期バスに対して制御信号を送
出するＦＥ回路とループ制御手段とループ回数制御手段
とを非同期回路で構成しているので、各ＦＥ回路におけ
る制御動作を定める過程において、バスに対する制御信
号を同期化する必要がない。そのため、記憶部を参照す
るために他の回路に同調する必要がなくなり、トランザ
クション毎のオーバヘッドが最小となり、転送における
スループットを改善できる。

【００３５】（ｇ）ＦＥ回路とＳＣ回路とで、入力制御
回路を構成し、それらの応答信号に基づいて制御動作を
順次進めるので、次のような利点が得られる。即ち、競
争の条件を避けるための信号遅延素子等を別段設けなく
ともハザード発生を防止した非同期回路で構成できるの
で、書込み速度を低下させる事なく確実に入力制御を行
うことができる。また、個々の回路の動作速度が変化し
ても、ＳＣ回路は所要の動作を確実に実行するので、Ｆ
Ｅ回路の動作に変動が生じた場合にも、誤動作が発生し
ない。さらに、ＳＣ回路は応答信号を検出して制御動作
をする構成なので、いずれかの回路で障害が発生して
も、制御動作が停止されるので誤動作が波及せず障害の
検出が容易である。（ｈ）ＳＣ回路は所要時間の異なる独立した応答を待ち
合わせるので、非同期回路であっても順序制御を行え、
使用される装置の自由度が上がる。（ｉ）ＳＣ回路の１つ以上はＦＥ回路の動作終了を検出
した後、ＦＥ回路の発生する応答信号の状態にかかわら
ず順序制御動作を進めるので、高速な制御動作が可能と
なる。（ｊ）記憶部を参照するための保証時間を確保する遅延
要素を設け、ＳＣ回路は保証の動作を待ち合わせる構成
としているので、複雑なインタフェースにも対応が可能
となる。このことにより、様々な記憶部の交流特性に対
して無駄なく適応できる転送制御回路を構成できるよう
になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の転送制御回路を示す図
である。

【図２】コンピュータシステムを示す図である。

【図３】図２中のＤＭＡ装置の概略を説明する図であ
る。

【図４】図１の出力制御回路を示す構成ブロック図であ
る。

【図５】図４中のループ回数制御手段の構成を示すブロ
ック図である。

【図６】図４中のループ制御手段とＦＥ回路を示す構成
ブロック図である。

【図７】図６中のＳＣ回路の構成を説明する図である。

【図８】図６中のＦＥ回路の構成を説明する図である。

【図９】図１の動作を説明するタイムチャートである。

【図１０】本発明の第２の実施例を示す転送制御回路の
構成ブロック図である。

【図１１】図１０中の入力制御回路を示す構成ブロック
図である。

【図１２】図１１中のループ回数制御手段の構成を示す
ブロック図である。

【図１３】図１１中のループ制御手段とＦＥ回路を示す
構成ブロック図である。

【図１４】図１３中のＳＣ回路とＦＥ回路の構成を説明
する図である。

【図１５】図１１の動作を説明するタイムチャートであ
る。

【符号の説明】

１非同期式バス６，９メモリ３３０出力制御回路３４０ループ回数制御
手段３５０ループ制御手段３５２〜３５５，４２２〜４２５ＳＣ回路３６０，３７０，４３０，４４０ＦＥ回路３６０−２，３６０−３，４４０−２遅延要素４００入力制御回路

Claims

【特許請求の範囲】

【請求項１】記憶部に記憶されたデータを能動的に読
出して非同期バスを介して転送する転送制御回路におい
て、前記記憶部或いは非同期バスに対して制御信号を送出し
前記読出しに対する制御動作をそれぞれ行うと共に該各
制御動作の終了に伴う応答信号をそれぞれ出力する１つ
または複数の機能実行回路と、前記機能実行回路からの応答信号の状態をそれぞれ検出
し該機能実行回路を選択して該読出しに対する制御動作
の順序制御を行うと共に該順序制御の終了に伴う応答信
号をそれぞれ出力する複数の順序制御回路を有し、該各
機能実行回路と該順序制御回路の動作の終了に伴う応答
信号に基づいて制御動作を進め一連の制御動作を循環し
て行うループ制御手段と、前記ループ制御手段による一連の制御動作の繰り返し回
数をカウントし、該一連の制御動作の繰り返し回数を制
御するループ回数制御手段とを備え、前記各機能実行回路とループ制御手段とループ回数制御
手段とは、前記読出しに対して競争の条件を回避したハ
ザードフリーな非同期回路で構成し、前記機能実行回路の内の１つ以上は遅延要素を有し、前
記記憶部を参照するための時間を保証する応答信号を発
生し、該機能実行回路の内の１つ以上は遅延要素を有し
前記ループ回数制御手段におけるカウント動作に必要な
時間を保証する応答信号を発生する構成とし、前記複数の順序制御回路は所要時間の異なる独立した前
記各応答信号を待ち合わせる構成とし、該順序制御回路
の内の１つ以上は前記各時間を保証した応答信号の状態
を検出する構成とし、該複数の順序制御回路の内の１つ
以上は前記機能実行回路の動作終了を検出した後に該機
能実行回路が発生する応答信号の状態に関わらず順序制
御を進める構成とした、ことを特徴とする転送制御回路。
【請求項２】非同期バスを介してデータを記憶部に能
動的に書込む転送制御回路において、前記記憶部或いは非同期バスに対して制御信号を送出し
前記書込みに対する制御動作をそれぞれ行うと共に該各
制御動作の終了に伴う応答信号をそれぞれ出力する１つ
または複数の機能実行回路と、前記機能実行回路からの応答信号の状態をそれぞれ検出
し該機能実行回路を選択して該書込みに対する制御動作
の順序制御を行うと共に該順序制御の終了に伴う応答信
号をそれぞれ出力する複数の順序制御回路を有し、該各
機能実行回路と該順序制御回路の動作の終了に伴う応答
信号に基づいて制御動作を進め一連の制御動作を循環し
て行うループ制御手段と、前記ループ制御手段による一連の制御動作の繰り返し回
数をカウントし、該一連の制御動作の繰り返し回数を制
御するループ回数制御手段とを備え、前記各機能実行回路とループ制御手段とループ回数制御
手段とは、前記書込みに対して競争の条件を回避したハ
ザードフリーな非同期回路で構成し、前記機能実行回路の内の１つ以上は遅延要素を有し、前
記記憶部を参照するための時間を保証する応答信号を発
生しかつ前記ループ回数制御手段におけるカウント動作
に必要な時間を保証する応答信号を発生する構成とし、前記複数の順序制御回路は所要時間の異なる独立した前
記各応答信号を待ち合わせる構成とし、該順序制御回路
の内の１つ以上は前記各時間を保証した応答信号の状態
を検出する構成とし、該複数の順序制御回路の内の１つ
以上は前記機能実行回路の動作終了を検出した後に該機
能実行回路が発生する応答信号の状態に関わらず順序制
御を進める構成とした、ことを特徴とする転送制御回路。