JPH0844704A - デジタルシグナルプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【目的】ＤＣＴ／ＩＤＣＴを高速に行うＤＳＰを提供す
る。 【構成】ＩＯ部１５より入力された実空間の２次元８×
８画像データ〔Ｘ〕はメモリ１４に記憶され、データバ
ス１７を介して１行づつコプロセッサ部２０に入力され
る。コプロセッサ部２０では、順次入力されるデータを
パイプラインレジスタで記憶し、そのパイプラインレジ
スタを通過中の所定のデータに、乗算器、加減算器、加
算器、減算器により適宜所定の演算を行う。これを８行
について行い〔Ｙ〕＝〔Ｘ〕〔Ｍ^t 〕を求める。さら
に、この処理を繰り返し〔Ｚ^t 〕＝〔Ｙ^t 〕〔Ｍ^t 〕を
求める。そして、メインプロセッサ部１１の演算器１２
において、〔Ｃ〕＝’（１／４）〔Ｗ〕〔Ｚ〕〔Ｗ^t 〕
を演算し、周波数空間の８×８画像データ〔Ｃ〕を求め
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル信号の処理を
行う信号処理装置に関し、特に、２次元離散コサイン変
換（ＤＣＴ（Discrete Cosine Transform)）、および、
２次元逆離散コサイン変換（ＩＤＣＴ(Inverse DCT) ）
を行うのに好ましいデジタルシグナルプロセッサ装置に
関する。

【０００２】

【従来の技術】近年、画像圧縮に関しては２次元８×８
ＤＣＴ、および、２次元８×８ＩＤＣＴを用いる方法が
主流を占めている。その２次元８×８ＤＣＴ、および、
２次元８×８ＩＤＣＴは各々式１５および式１６で示さ
れる変換である。

【０００３】

【数１５】

【０００４】

【数１６】

【０００５】式１５および式１６において、行列〔Ｘ〕
は、たとえば８×８の実空間の画像行列データであり、
行列〔Ｃ〕は行列〔Ｘ〕に対応する８×８の周波数空間
の画像行列データである。行列〔Ｎ〕は行列〔Ｃ〕を行
列〔Ｘ〕に変換するための８×８定数行列である。ま
た、添え字の「^t 」は転置行列を示し、たとえば行列
〔Ｎ〕と行列〔Ｎ^t 〕は転置行列であることを示す。そ
の行列〔Ｎ〕および行列〔Ｎ^t 〕は式１７、式１８のよ
うに表される。

【０００６】

【数１７】

【０００７】

【数１８】

【０００８】ところで、式１５に示した８×８ＤＣＴの
計算、および、式１６に示した８×８ＩＤＣＴの計算
を、各々その計算式の通りに行うと、乗算回数が多くな
り演算速度が非常に遅くなり、また、回路規模が大きく
なるという問題を生じる。この問題を解決し、乗算回数
を減少させて高速演算を可能にし、さらに、回路規模が
小さくできる変換方法としては、本願出願人による特開
平６−３５９５２号公報に開示されている変換装置の演
算方法が挙げられる。以下、この特開平６−３５９５２
号公報に開示されている８×８ＤＣＴの変換方法、およ
び、８×８ＩＤＣＴの変換方法について説明する。

【０００９】まず、この８×８ＤＣＴの変換方法によれ
ば、式１９に示すように、行列〔Ｎ〕を、対角線成分が
無理数で他の成分が全て「０」の式２０に示す行列
〔Ｗ〕と、各成分が無理数、「＋１」、「−１」のいず
れかの式２１に示す行列〔Ｍ〕とに行列分解する。

【００１０】

【数１９】

【００１１】

【数２０】

【００１２】

【数２１】

【００１３】また、式２２に示すように、行列〔Ｎ^t 〕
を、行列〔Ｗ〕の転置行列である式２３に示す行列〔Ｗ
^t 〕と、行列〔Ｍ〕の転置行列である式２４に示す行列
〔Ｍ ^t 〕とに行列分解する。

【００１４】

【数２２】

【００１５】

【数２３】

【００１６】

【数２４】

【００１７】そして、これらの行列分解した行列式に基
づいて式１５を式２５に変換し、さらに、式２５の計算
式を式２６に示すように３つの計算ステップに分割す
る。

【００１８】

【数２５】

【００１９】

【数２６】

【００２０】次に、このステップＳ１〜Ｓ３の計算を順
次行う。式２６のステップＳ１の計算は、式２７に示す
行列演算を８回繰り返すことにより実現できる。

【００２１】

【数２７】

【００２２】すなわち、入力データｘｘｋ（ｋ＝０〜
７）として、行列〔Ｘ〕の第０行目のデータｘ０ｋ（ｋ
＝０〜７）を入力し、式２７を計算することにより、行
列〔Ｙ〕の第０行目のデータｙ０ｋ（ｋ＝０〜７）が出
力データｙｙｋ（ｋ＝０〜７）として出力される。以降
同様に、第１行目〜第７行目までのデータｘ１ｋ（ｋ＝
０〜７）〜ｘ７ｋ（ｋ＝０〜７）を入力データとして式
２７を計算することにより、行列〔Ｙ〕の第１行目から
第７行目のデータｙ１ｋ（ｋ＝０〜７）〜ｙ７ｋ（ｋ＝
０〜７）が順次出力され、行列〔Ｙ〕が得られる。

【００２３】なお、式２７のシグナルフローを図８に示
す。入力されたデータｘｘ０〜ｘｘ７に対して、図８に
示すような各演算を施すことにより、出力データｙｙ０
〜ｙｙ７が得られる。

【００２４】一方、転置行列の性質より、式２８が成立
する。

【００２５】

【数２８】

【００２６】これを利用すると、式２６のステップＳ２
の計算も、式２７の計算を８回繰り返すことにより実現
できる。行列〔Ｙ〕の、第０列目のデータｙｋ０（ｋ＝
０〜７）、すなわち、行列〔Ｙ^t 〕の第０行目のデータ
を式２７に入力して計算を行うと、出力されたデータ
は、行列〔Ｚ〕の転置行列〔Ｚ^t 〕の第０行目のデー
タ、すなわち、行列〔Ｚ〕の第０列目のデータｚｋ０
（ｋ＝０〜７）である。以降同様に、第１列目〜第７列
目までのデータｙｋ１（ｋ＝０〜７）〜ｙｋ７（ｋ＝０
〜７）を入力データとして式２７を計算することによ
り、行列〔Ｚ〕の第１列目から第７列目のデータｚｋ１
（ｋ＝０〜７）〜ｚｋ７（ｋ＝０〜７）が順次出力さ
れ、行列〔Ｚ〕が得られる。

【００２７】式２６のステップＳ３の計算は、行列
〔Ｗ〕，〔Ｗ^t 〕が対角成分以外の要素が全て０の定数
行列なので、行列〔Ｚ〕の各要素に各々所定の定数を乗
じる演算に変換できる。その乗じる定数を行列〔Ｂ〕と
して式２９に示す。

【００２８】

【数２９】

【００２９】行列〔Ｂ〕の各要素を用いると、式２６の
ステップＳ３の計算は、式３０に示す計算に変換でき
る。

【００３０】

【数３０】

【００３１】このように、２次元８×８ＤＣＴの計算を
行うには、式２６に従って、まず、８×８行列〔Ｘ〕の
各行を単位として、図８に示す計算を行い、８×８行列
〔Ｙ〕を行単位で求める（ステップＳ１）。次に、その
行列〔Ｙ〕の各列を単位として、再び図８に示す計算を
行い、８×８行列〔Ｚ〕を列単位に求める（ステップＳ
２）。そして、８×８行列〔Ｚ〕の各要素に対して、式
２９に示す行列〔Ｂ〕の対応する各要素を各々乗じるこ
とにより、８×８行列〔Ｃ〕の各要素を求める（ステッ
プＳ３）。これにより、式１５に示した計算式をそのま
ま計算するより、少ない乗算回数で２次元８×８ＤＣＴ
計算ができる。

【００３２】次に、この特開平６−３５９５２号公報に
開示されている８×８ＩＤＣＴの変換方法について説明
する。この８×８ＩＤＣＴの変換方法によれば、まず、
式３１に示すように、行列〔Ｎ〕を、対角線成分が無理
数で他の成分が全て「０」の式３２に示す行列〔Ｇ〕
と、各成分が無理数、「＋１」、「−１」のいずれかの
式３３に示す行列〔Ｆ〕とに行列分解する。

【００３３】

【数３１】

【００３４】

【数３２】

【００３５】

【数３３】

【００３６】また、式３４に示すように、行列〔Ｎ^t 〕
を、行列〔Ｇ〕の転置行列である式３５に示す行列〔Ｇ
^t 〕と、行列〔Ｆ〕の転置行列である式３６に示す行列
〔Ｆ ^t 〕とに行列分解する。

【００３７】

【数３４】

【００３８】

【数３５】

【００３９】

【数３６】

【００４０】そして、これらの行列分解した行列式に基
づいて式１６を式３７に変換し、さらに、式３７の計算
式を式３８に示すように３つの計算ステップに分割す
る。

【００４１】

【数３７】

【００４２】

【数３８】

【００４３】次に、このステップＳ１〜Ｓ３の計算を順
次行う。式３８のステップＳ１の計算は、行列〔Ｇ〕，
〔Ｇ^t 〕が対角成分以外の要素が全て０の定数行列なの
で、行列〔Ｃ〕の各要素に各々所定の定数を乗じる演算
に変換できる。その乗じる定数を行列〔Ｈ〕として式３
９に示す。行列〔Ｈ〕の各要素を用いると、式３８のス
テップＳ１の計算は、式４０に示す計算に変換できる。

【００４４】

【数３９】

【００４５】

【数４０】

【００４６】式３８のステップＳ２の計算は、式４１に
示す行列演算を８回繰り返すことにより実現できる。

【００４７】

【数４１】

【００４８】すなわち、入力データｐｐｋ（ｋ＝０〜
７）として、行列〔Ｐ〕の第０行目のデータｐ０ｋ（ｋ
＝０〜７）を入力し、式４１を計算することにより、行
列〔Ｑ〕の第０行目のデータｑ０ｋ（ｋ＝０〜７）が出
力データｑｑｋ（ｋ＝０〜７）として出力される。以降
同様に、第１行目〜第７行目までのデータｐ１ｋ（ｋ＝
０〜７）〜ｐ７ｋ（ｋ＝０〜７）を入力データとして式
４１を計算することにより、行列〔Ｑ〕の第１行目から
第７行目のデータｑ１ｋ（ｋ＝０〜７）〜ｑ７ｋ（ｋ＝
０〜７）が順次出力され、行列〔Ｑ〕が得られる。

【００４９】なお、式４１のシグナルフローを図９に示
す。入力されたデータｐｐ０〜ｐｐ７に対して、図９に
示すような各演算を施すことにより、出力データｑｑ０
〜ｑｑ７が得られる。

【００５０】一方、転置行列の性質より、式４２が成立
する。

【００５１】

【数４２】

【００５２】これを利用すると、式３８のステップＳ３
の計算も、式４１の計算を８回繰り返すことにより実現
できる。行列〔Ｑ〕の、第０列目のデータｑｋ０（ｋ＝
０〜７）、すなわち、行列〔Ｑ^t 〕の第０行目のデータ
を式４１に入力して計算を行うと、出力されたデータ
は、行列〔Ｘ〕の転置行列〔Ｘ^t 〕の第０行目のデー
タ、すなわち、行列〔Ｘ〕の第０列目のデータｘｋ０
（ｋ＝０〜７）である。以降同様に、第１列目〜第７列
目までのデータｑｋ１（ｋ＝０〜７）〜ｑｋ７（ｋ＝０
〜７）を入力データとして式４１を計算することによ
り、行列〔Ｘ〕の第１列目から第７列目のデータｘｋ１
（ｋ＝０〜７）〜ｘｋ７（ｋ＝０〜７）が順次出力さ
れ、行列〔Ｘ〕が得られる。

【００５３】このように、２次元８×８ＩＤＣＴの計算
を行うには、式４０に従って、まず、８×８行列〔Ｃ〕
の各要素に対して、式３９に示す行列〔Ｈ〕の対応する
各要素を各々乗じることにより、８×８行列〔Ｐ〕の各
要素を求める（ステップＳ１）。次に、８×８行列
〔Ｐ〕の各行を単位として、図９に示す計算を行い、８
×８行列〔Ｑ〕を行単位で求める（ステップＳ２）。そ
して、その行列〔Ｑ〕の各列を単位として、再び図９に
示す計算を行い、８×８行列〔Ｘ〕を列単位に求める
（ステップＳ３）。これにより、式１６に示した計算式
をそのまま計算するより、少ない乗算回数で２次元８×
８ＩＤＣＴ計算ができる。

【００５４】このように高速な演算方法の２次元８×８
ＤＣＴ、および、２次元８×８ＩＤＣＴは、通常、デジ
タルシグナルプロセッサ（以後、ＤＳＰと言う）により
その演算が実行され、画像データの圧縮、伸張が行われ
る。図１０に、一般的なＤＳＰの構成を示す。ＤＳＰ９
０は、メインプロセッサ部９１、メモリ９４、ＩＯ部９
５、および、制御部９６より構成される。メインプロセ
ッサ部９１は、演算器９２と、レジスタファイル９３よ
り構成される。また、メインプロセッサ部９１とメモリ
９４間はデータバス９７により、メインプロセッサ部９
１内の演算器９２とレジスタファイル９３間はデータバ
ス９８により、各々データ転送可能なように接続されて
いる。

【００５５】このＤＳＰ９０の動作について説明する。
外部からのデータは、ＩＯ部９５より入力され、メモリ
９４に一時記憶される。メモリ９４に記憶されたデータ
は、データバス９７を介してメインプロセッサ部９１内
のレジスタファイル９３に転送される。演算器９２はデ
ータバス９８を介してレジスタファイル９３のデータを
読み込み、演算処理を行い、演算結果のデータを再びレ
ジスタファイル９３に書き込む。そして、レジスタファ
イル９３のデータはデータバス９７を介してメモリ９４
に記憶された後、ＩＯ部９５より外部に出力される。こ
れらの、データの転送、演算などの制御は制御部９６に
より行われる。

【００５６】

【発明が解決しようとする課題】しかし、前述したよう
な、乗算回数を減らして高速化した方法の２次元８×８
ＤＣＴおよび２次元８×８ＩＤＣＴであっても、このよ
うな通常のＤＳＰを用いて変換を行う場合には、十分満
足できる演算速度は実現できず、より高速に演算を行い
たいという要求があった。図１０に示すＤＳＰ９０にお
いて、式２４および式３６の各演算を行う場合、全ての
演算は演算器９２によって行わなければならない。その
ため、演算器９２の負荷が非常に大きくなり、ＤＣＴお
よびＩＤＣＴの変換時間を短縮できなかった。また、演
算器９２の負荷を減らすような構成、たとえば、コプロ
セッサ部を有する構成のＤＳＰであっても、式２４およ
び式３６の演算を効率よく高速に実現できる構成のＤＳ
Ｐはなかった。

【００５７】したがって、本発明の目的は、前述したよ
うな２次元８×８ＤＣＴおよび２次元８×８ＩＤＣＴの
演算を効率よく高速に実現できる構成のＤＳＰを提供す
るこにある。

【００５８】

【課題を解決するための手段】前述した演算方法の２次
元８×８ＤＣＴおよび２次元８×８ＩＤＣＴの演算を効
率よく行うために、コプロセッサを用いて、ＤＳＰの演
算器の負荷を減らすようにした。そして、そのコプロセ
ッサは、式２６のステップＳ１およびステップＳ２、お
よび、式３８のステップＳ３、ステップＳ４の行列演算
を高速に行えるようなコプロセッサを設けることにし
た。

【００５９】したがって、本発明のＤＳＰ装置は、デー
タの入出力を行う入出力回路と、データを記憶するメモ
リ回路と、そのメモリ回路に記憶されているメモリに対
して所定の演算を行う第１の演算回路とを有し、さら
に、直列的に接続され、順次データを転送可能な複数の
記憶素子と、その記憶素子より供給されるデータを用い
て所定の演算を行い、その演算の結果を所定の記憶素子
に出力する各々並列に動作可能な複数の演算器とを有
し、順次入力される一連のデータを順次後段の前記記憶
回路に転送するその転送過程において前記演算器により
所定の演算を行い出力データ系列を得る第２の演算回路
とを有する。

【００６０】特定的には、本発明のＤＳＰ装置は、入力
行列に対して、少なくとも１の対角成分が無理数であり
他の成分が「０」である第１の行列と、各成分が無理
数、「＋１」、「−１」のいずれかである第２の行列と
に行列分解できる第１の係数行列を左側から、前記第２
の行列の転置行列である第３の行列と、前記第１の行列
の転置行列である第４の行列とに行列分解できる第２の
係数行列を右側からそれぞれ乗算し、その乗算結果であ
る出力行列を得るデジタルシグナルプロセッサ装置であ
って、前記第２の演算回路において、前記第２の行列と
前記入力行列と前記第３の行列との乗算に相当する所定
の計算を行い、前記第１の演算回路において、前記第２
の演算回路回路の演算結果に対して左側から前記第１の
行列を乗算し右側から前記第４の行列を乗算する演算に
相当する所定の計算を行う。

【００６１】好適には、前記第２の演算回路は、直列に
接続されパイプライン方式でデータの転送が可能な少な
くとも１３個のレジスタと、該レジスタの任意のデータ
に対して演算可能な少なくとも１個の乗算器と１個の加
減算器と１個の加算器と２個の減算器より構成され、そ
の第２の演算回路で式２６のステップＳ１およびステッ
プＳ２の演算を行い、前記第１の演算回路で式２６のス
テップＳ３の演算を行うことにより、２次元８×８離散
コサイン変換を行う。

【００６２】また特定的には、本発明のＤＳＰ装置は、
入力行列に対して、少なくとも１の対角成分が無理数で
あり他の成分が「０」である第１の行列と、各成分が無
理数、「＋１」、「−１」のいずれかである第２の行列
とに行列分解できる第１の係数行列を右側から、前記第
２の行列の転置行列である第３の行列と、前記第１の行
列の転置行列である第４の行列とに行列分解できる第２
の係数行列を左側からそれぞれ乗算し、その乗算結果で
ある出力行列を得るデジタルシグナルプロセッサ装置で
あって、前記第２の演算回路において、前記第４の行列
と前記入力行列と前記第１の行列との乗算に相当する所
定の計算を行い、前記第１の演算回路において、前記第
２の演算回路回路の演算結果に対して左側から前記第３
の行列を乗算し右側から前記第２の行列を乗算する演算
に相当する所定の計算を行う。

【００６３】好適には、前記第２の演算回路は、直列に
接続されパイプライン方式でデータの転送が可能な少な
くとも１３個のレジスタと、該レジスタの任意のデータ
に対して演算可能な少なくとも１個の乗算器と１個の加
減算器と２個の加算器と１個の減算器より構成され、前
記第１の演算回路で式３８のステップＳ１の演算を行
い、前記第２の演算回路で式３８のステップＳ２および
ステップＳ３の演算を行うことにより、２次元８×８逆
離散コサイン変換を行う。

【００６４】

【作用】本発明のＤＳＰ装置においては、第２の演算回
路において、入力データの系列を順次パイプライン方式
の記憶素子に入力し、その記憶素子を通過中のデータに
対して、各々並列に動作する複数の演算器により演算を
行うことができるので、式２６のステップＳ１およびス
テップＳ２、式３８のステップＳ２およびステップＳ３
の行列演算を、高速に実行することができる。そして、
第１の演算回路においては、式２６のステップＳ３およ
び式３８のステップＳ１の演算を行えばよいので、その
負荷が軽減できる。

【００６５】

【実施例】本発明の一実施例のＤＳＰについて、図１〜
図７を参照して説明する。図１は、本実施例のＤＳＰの
構成を示すブロック図である。ＤＳＰ１０は、メインプ
ロセッサ部１１、コプロセッサ部２０、ＩＯ部１５、メ
モリ１４、および、制御部１６より構成されている。メ
インプロセッサ部１１は演算器１２およびレジスタファ
イル１３より構成されている。メインプロセッサ部１
１、メモリ１４、および、コプロセッサ部２０は、デー
タバス１７を介して相互にデータの転送が可能な構成で
ある。また、メインプロセッサ部１１の演算器１２はデ
ータバス１８を介してレジスタファイル１３よりデータ
の読み出しおよび書き込みが可能な構成である。

【００６６】まず、各部の構成について説明する。ＩＯ
部１５は、データの入出力を行うＩＯポートである。メ
モリ１４は、データを記憶するメモリである。メモリ１
４は、データバス１７を介してメインプロセッサ部１１
およびコプロセッサ部２０よりデータを転送される。ま
た、ＩＯ部１５より入出力されるデータは、一旦、メモ
リ１４に記憶され、ＩＯ部１５より出力されるデータ
も、メモリ１４に記憶されているデータより出力され
る。画像データ、および、圧縮画像データはこのメモリ
１４に記憶される。

【００６７】メインプロセッサ部１１の演算器１２は、
四則演算、論理演算、シフト演算を行う演算回路であ
る。演算器１２は、データバス１８を介してレジスタフ
ァイル１３よりデータを読み込み、所定の演算を実行し
て、演算結果のデータを再びレジスタファイル１３に書
き込む。レジスタファイル１３は、演算器１２で演算を
行うためのデータ、および、演算結果のデータを格納す
る複数のレジスタより構成されるレジスタファイルであ
る。制御部１６は、前記各構成部、および、データバス
１７、データバス１８を制御する制御部である。

【００６８】コプロセッサ部２０の構成について図２を
参照して説明する。図２は、コプロセッサ部２０の構成
を示すブロック図である。コプロセッサ部２０は、１３
個のレジスタＲ０〜Ｒ１２、１２個のデータセレクタＳ
１〜Ｓ１２、２つの加減算器ＡＳ１，ＡＳ２、加算器Ａ
ＤＤ、減算器ＳＵ、乗算器ＭＰＹ、および、内部データ
バスＢＵＳより構成される。

【００６９】１３個のレジスタＲ０〜Ｒ１２は直列に接
続されており、パイプラインレジスタを構成している。
初段のレジスタＲ０は入力端子ＩＮに接続されており、
最終段のレジスタＲ１２は出力端子ＯＵＴに接続されて
いる。各レジスタＲ０〜Ｒ１２の間には、１２個のデー
タセレクタＳ１〜Ｓ１２が設けられている。このデータ
セレクタＳｉ（ｉ＝１〜１２）は、レジスタＲi-1 （ｉ
＝０〜１１）からのデータか、内部データバスからのデ
ータか、いずれかを選択するためのセレクタであり、選
択されたデータは、次段のレジスタＲｉ（ｉ＝１〜１
２）へ入力される。

【００７０】加減算器ＡＳ１，ＡＳ２は、各々内部デー
タバスＢＵＳと接続されており、内部データバスＢＵＳ
を介して供給されたレジスタＲ０〜Ｒ１２の任意の２つ
のレジスタのデータについて、加算または減算を行い、
その結果を内部データバスＢＵＳを介して任意のレジス
タに格納する。加減算器ＡＳ１，ＡＳ２においては、前
記演算を１クロックサイクルで行う。加算器ＡＤＤも、
内部データバスＢＵＳと接続されており、レジスタＲ０
〜Ｒ１２の任意の２つのレジスタのデータを加算し、そ
の結果を任意のレジスタに格納する。この加算も１クロ
ックサイクルで行われる。減算器ＳＵＢも、内部データ
バスＢＵＳと接続されており、レジスタＲ０〜Ｒ１２の
任意のレジスタのデータを減算値および被減算値とし
て、減算を行い、その結果を任意のレジスタに格納す
る。この減算も１クロックサイクルで行われる。

【００７１】乗算器ＭＰＹは、内部データバスＢＵＳと
接続されており、レジスタＲ０〜Ｒ１２の任意のレジス
タのデータと、制御部１６より供給される乗数との乗算
を計算する。この乗算は２クロックサイクルで行われる
が、乗算器ＭＰＹ内部が２段にパイプライン化されてい
るため、データの入力、乗算結果の出力はともに１クロ
ックサイクル周期で可能である。ただし、入力したデー
タに対する乗算結果は１クロックサイクル遅れて出力さ
れる。出力されたデータは、内部データバスＢＵＳを介
して任意のレジスタに格納される。

【００７２】内部データバスＢＵＳは、レジスタＲ０〜
Ｒ１２のデータを各演算器に供給するため、制御部１６
から乗算器ＭＰＹに乗数を供給するため、および、各演
算器での演算結果をレジスタＲ０〜Ｒ１２に転送するた
めのデータバスである。これらの転送は、全て１クロッ
クサイクルの間に行われる。そのために、このデータバ
スＢＵＳは、１クロックサイクルをさらに時分割した転
送クロックにしたがって、この転送を行う。また、これ
らの転送のための各レジスタＲ０〜Ｒ１２、および、各
演算器の制御は制御部１６からの制御信号により適宜行
われる。

【００７３】次に、このような構成のＤＳＰ１０によ
り、前述した２次元８×８ＤＣＴの計算を行う方法につ
いて説明する。まず、コプロセッサ部２０において、図
８にシグナルフローを示した式２７の計算を行うことに
ついて図３および図４を参照して説明する。図３は、コ
プロセッサ部２０のレジスタＲ０〜Ｒ１２のデータの流
れを示す図である。図４は、コプロセッサ部２０の各演
算器で行われる演算を示す図である。

【００７４】まず、１〜８サイクル目に、入力端子ＩＮ
より入力データを、データｘｘ６，ｘｘ７，ｘｘ５，ｘ
ｘ４，ｘｘ３，ｘｘ２，ｘｘ１，ｘｘ０の順に入力す
る。各データは、レジスタＲ０から順次後段のレジスタ
に格納される。６サイクル目より入力された各データを
用いて順次演算が行われる。まず、６サイクル目に、レ
ジスタＲ０に格納されているデータｘｘ３と、レジスタ
Ｒ１に格納されているデータｘｘ４を演算器ＡＤＤおよ
び演算器ＳＵＢに供給し、各々データｘｘ３、ｘｘ４の
加算および減算を行い、その加算結果のデータｘａ３を
レジスタＲ２に、減算結果のデータｘａ４をレジスタＲ
１に格納する。

【００７５】７サイクル目には、加算器ＡＤＤにおい
て、レジスタＲ０に格納されているデータｘｘ２とレジ
スタＲ３に格納されているデータｘｘ５との加算が行わ
れ、加算結果のデータｘａ２がレジスタＲ４に格納され
る。また、減算器ＳＵＢにおいては、レジスタＲ０に格
納されているデータｘｘ２よりレジスタＲ３に格納され
ているデータｘｘ５が減じられ、減算結果のデータｘａ
５がレジスタＲ１に格納される。

【００７６】８サイクル目には、加算器ＡＤＤにおい
て、レジスタＲ０に格納されているデータｘｘ１とレジ
スタＲ６に格納されているデータｘｘ６との加算が行わ
れ、加算結果のデータｘａ１がレジスタＲ７に格納され
る。また、減算器ＳＵＢにおいては、レジスタＲ０に格
納されているデータｘｘ１よりレジスタＲ６に格納され
ているデータｘｘ６が減じられ、減算結果のデータｘａ
６がレジスタＲ１に格納される。

【００７７】９サイクル目には、乗算器ＭＰＹにおい
て、制御部１６より供給された乗数２ａ４（＝２×ｃｏ
ｓ（４×π／１６））と、レジスタＲ１に格納されてい
るデータｘａ６との乗算が行われる。この乗算には２サ
イクルが必要なため、この乗算結果のデータｘｂ５は１
０サイクル目にレジスタＲ３に格納される。加減算器１
ＡＳ２においては、レジスタＲ２に格納されているデー
タｘａ５と、レジスタＲ１に格納されているデータｘａ
６との加算が行われ、加算結果のデータｘｂ６がレジス
タＲ３に格納される。加算器ＡＤＤにおいては、レジス
タＲ０に格納されているデータｘｘ０とレジスタＲ６に
格納されているデータｘｘ７との加算を行い、加算結果
のデータｘａ０をレジスタＲ７に格納する。減算器ＳＵ
Ｂにおいては、レジスタＲ０に格納されているデータｘ
ｘ０よりレジスタＲ６に格納されているデータｘｘ７が
減じられ、減算結果のデータｘａ７をレジスタＲ１に格
納する。

【００７８】１０サイクル目には、乗算器ＭＰＹにおい
て、制御部１６より供給された乗数２ａ４（＝２×ｃｏ
ｓ（４×π／１６））と、レジスタＲ１に格納されてい
るデータｘａ７との乗算が行われる。この乗算には２サ
イクルが必要なため、この乗算結果のデータｘｂ４は１
１サイクル目にレジスタＲ３に格納される。加減算器Ａ
Ｓ２においては、レジスタＲ４に格納されているデータ
ｘａ４と、レジスタＲ１に格納されているデータｘａ５
との加算が行われ、加算結果のデータｘｂ７がレジスタ
Ｒ５に格納される。加算器ＡＤＤにおいては、レジスタ
Ｒ８に格納されているデータｘａ１とレジスタＲ６に格
納されているデータｘａ２との加算を行い、加算結果の
データｘｃ１をレジスタＲ９に格納する。減算器ＳＵＢ
においては、レジスタＲ８に格納されているデータｘａ
１よりレジスタＲ６に格納されているデータｘａ２が減
じられ、減算結果のデータｘｃ３をレジスタＲ７に格納
する。

【００７９】１１サイクル目には、加算器ＡＤＤにおい
て、レジスタＲ８に格納されているデータｘａ０とレジ
スタＲ６に格納されているデータｘａ３との加算が行わ
れ、加算結果のデータｘｃ０がレジスタＲ９に格納され
る。また、減算器ＳＵＢにおいては、レジスタＲ８に格
納されているデータｘａ０よりレジスタＲ６に格納され
ているデータｘａ３が減じられ、減算結果のデータｘｃ
２がレジスタＲ７に格納される。

【００８０】１２サイクル目には、加減算器ＡＳ１にお
いて、レジスタＲ１０に格納されているデータｘｃ１と
レジスタＲ９に格納されているデータｘｃ０との加算が
行われ、加算結果のデータｙｙ０がレジスタＲ１２に格
納される。乗算器ＭＰＹにおいては、制御部１６より供
給された乗数２ａ４（＝２×ｃｏｓ（４×π／１６））
と、レジスタＲ７に格納されているデータｘｃ２との乗
算が行われる。この乗算には２サイクルが必要なため、
この乗算結果のデータｘｄ２は１３サイクル目にレジス
タＲ９に格納される。加減算器ＡＳ２においては、レジ
スタＲ８に格納されているデータｘｃ３と、レジスタＲ
７に格納されているデータｘｃ２との加算が行われ、加
算結果のデータｘｄ３がレジスタＲ９に格納される。加
算器ＡＤＤにおいては、レジスタＲ４に格納されている
データｘｂ５とレジスタＲ６に格納されているデータｘ
ｂ７との加算を行い、加算結果のデータｘｃ５をレジス
タＲ７に格納する。減算器ＳＵＢにおいては、レジスタ
Ｒ４に格納されているデータｘｂ５よりレジスタＲ６に
格納されているデータｘｂ７が減じられ、減算結果のデ
ータｘｃ７をレジスタＲ５に格納する。

【００８１】１３サイクル目には、加減算器ＡＳ１にお
いて、レジスタＲ１０に格納されているデータｘｃ０よ
りレジスタＲ１１に格納されているデータｘｃ１が減じ
られ、減算結果のデータｙｙ４がレジスタＲ１２に格納
される。加算器ＡＤＤにおいては、レジスタＲ４に格納
されているデータｘｂ４とレジスタＲ６に格納されてい
るデータｘｂ６との加算を行い、加算結果のデータｘｃ
４をレジスタＲ７に格納する。減算器ＳＵＢにおいて
は、レジスタＲ４に格納されているデータｘｂ４よりレ
ジスタＲ６に格納されているデータｘｂ６が減じられ、
減算結果のデータｘｃ６をレジスタＲ５に格納する。

【００８２】１４サイクル目には、加減算器ＡＳ１にお
いて、レジスタＲ１０に格納されているデータｘｄ３と
レジスタＲ９に格納されているデータｘｄ２との加算が
行われ、加算結果のデータｙｙ２がレジスタＲ１２に格
納される。乗算器ＭＰＹにおいては、制御部１６より供
給された乗数２ａ４（＝２×ｃｏｓ（４×π／１６））
と、レジスタＲ７に格納されているデータｘｃ４との乗
算が行われる。この乗算には２サイクルが必要なため、
この乗算結果のデータｘｄ４は１５サイクル目にレジス
タＲ９に格納される。加減算器ＡＳ２においては、レジ
スタＲ８に格納されているデータｘｃ５と、レジスタＲ
７に格納されているデータｘｃ４との加算が行われ、加
算結果のデータｘｄ５がレジスタＲ９に格納される。

【００８３】１５サイクル目には、加減算器ＡＳ１にお
いて、レジスタＲ１０に格納されているデータｘｄ２よ
りレジスタＲ１１に格納されているデータｘｄ３が減じ
られ、減算結果のデータｙｙ６がレジスタＲ１２に格納
される。

【００８４】１６サイクル目には、加減算器ＡＳ１にお
いて、レジスタＲ１０に格納されているデータｘｄ５と
レジスタＲ９に格納されているデータｘｄ４との加算が
行われ、加算結果のデータｙｙ１がレジスタＲ１２に格
納される。乗算器ＭＰＹにおいては、制御部１６より供
給された乗数２ａ４（＝２×ｃｏｓ（４×π／１６））
と、レジスタＲ７に格納されているデータｘｃ６との乗
算が行われる。この乗算には２サイクルが必要なため、
この乗算結果のデータｘｄ６は１７サイクル目にレジス
タＲ９に格納される。加減算器ＡＳ２においては、レジ
スタＲ８に格納されているデータｘｃ７と、レジスタＲ
７に格納されているデータｘｃ６との加算が行われ、加
算結果のデータｘｄ７がレジスタＲ９に格納される。

【００８５】１７サイクル目には、加減算器ＡＳ１にお
いて、レジスタＲ１０に格納されているデータｘｄ４よ
りレジスタＲ１１に格納されているデータｘｄ５が減じ
られ、減算結果のデータｙｙ７がレジスタＲ１２に格納
される。１８サイクル目には、加減算器ＡＳ１におい
て、レジスタＲ１０に格納されているデータｘｄ７とレ
ジスタＲ９に格納されているデータｘｄ６との加算が行
われ、加算結果のデータｙｙ３がレジスタＲ１２に格納
される。１９サイクル目には、加減算器ＡＳ１におい
て、レジスタＲ１０に格納されているデータｘｄ６より
レジスタＲ１１に格納されているデータｘｄ７が減じら
れ、減算結果のデータｙｙ５がレジスタＲ１２に格納さ
れる。

【００８６】コプロセッサ部２０においては、このよう
にして図８に示した式２７の計算を実行する。計算結果
は、１３〜２０サイクルの間に、データｙｙ０，ｙｙ
４，ｙｙ２，ｙｙ６，ｙｙ１，ｙｙ７，ｙｙ３，ｙｙ５
の順に出力端子ＯＵＴより出力される。

【００８７】次に、２次元８×８ＤＣＴの計算を行う方
法について説明する。まず、ＩＯ部１５より入力された
入力データである行列〔Ｘ〕は、順次メモリ１４に記憶
される。行列〔Ｘ〕は、６４個の要素ｘｉｊ（ｉ，ｊ＝
０〜７）より構成される８×８の行列である。入力され
た行列データ〔Ｘ〕に対して、まず、式２６のステップ
Ｓ１の演算が、コプロセッサ部２０において行われる。

【００８８】まず、メモリ１４に記憶されている行列
〔Ｘ〕の第０行目のデータが、データバス１７を介し
て、データｘ０６，ｘ０７，ｘ０５，ｘ０４，ｘ０３，
ｘ０２，ｘ０１，ｘ００の順にコプロセッサ部２０に入
力される。入力されたデータは、コプロセッサ部２０に
おいて、前述した処理が行われ、式２７が計算される。
この計算結果のデータは、式２６の行列〔Ｙ〕の第０行
目のデータに相当し、前述したように、データｙ００，
ｙ０４，ｙ０２，ｙ０６，ｙ０１，ｙ０７，ｙ０３，ｙ
０５の順に出力される。なお、データｙｉｊは行列
〔Ｙ〕の要素であり、ｉ，ｊ＝０〜７である。出力され
たデータはデータバス１７を介してメモリ１４に記憶さ
れる。

【００８９】以下同様にして、行列〔Ｘ〕の第１〜７行
目のデータが、順次コプロセッサ部２０に入力され、式
２７の計算が行われ、計算結果が再びメモリ１４に記憶
される。その結果、式２６の行列〔Ｙ〕が得られる。

【００９０】次に、式２６のステップＳ２の演算を、同
じくコプロセッサ部２０において同様に行う。式２６の
ステップＳ２の演算は、式２８のように変換できるの
で、実際にはこの式２８の演算を行う。まず、メモリ１
４に記憶されている行列〔Ｙ〕の第０列目のデータが、
データバス１７を介して、データｙ６０，ｙ７０，ｙ５
０，ｙ４０，ｙ３０，ｙ２０，ｙ１０，ｙ００の順にコ
プロセッサ部２０に入力される。入力されたデータは、
コプロセッサ部２０において、前述した処理が行われ、
式２７が計算される。この計算結果のデータは、式２８
の行列〔Ｚ〕の第０列目のデータに相当し、前述したよ
うに、データｚ００，ｚ４０，ｚ２０，ｚ６０，ｚ１
０，ｚ７０，ｚ３０，ｚ５０の順に出力される。なお、
データｚｉｊは行列〔Ｚ〕の要素であり、ｉ，ｊ＝０〜
７である。出力されたデータはデータバス１７を介して
メモリ１４に記憶される。

【００９１】以下同様にして、行列〔Ｙ〕の第１〜７列
目のデータが、順次コプロセッサ部２０に入力され、式
２７の計算が行われ、計算結果が再びメモリ１４に記憶
される。その結果、式２６および式２８の行列〔Ｚ〕が
得られる。

【００９２】最後に、式２６のステップＳ３の演算を、
メインプロセッサ部１１において行う。まず、メモリ１
４に記憶されている行列〔Ｚ〕のデータｚ００を読み出
し、データバス１７、データバス１８を介してメインプ
ロセッサ部１１のレジスタファイル１３に格納する。ま
た、メモリ１４に予め記憶されている式２９の定数行列
〔Ｂ〕の、データｚ００に対応するデータｂ００も同様
にレジスタファイル１３に転送する。そして、演算器１
２において、データｚ００とデータｂ００の乗算が行わ
れ、演算結果のデータｃ００がレジスタファイル１３に
格納される。その結果のデータｃ００は、再びデータバ
ス１７、データバス１８を介してメモリ１４に記憶され
る。以下同様にして、行列〔Ｚ〕の各要素に対して、行
列〔Ｂ〕の対応する要素との乗算が計算される。これに
より、式２６のステップＳ３の計算結果の行列〔Ｃ〕が
得られる。

【００９３】このように、ＤＳＰ１０においては、式２
６のステップＳ１およびステップＳ２の演算はコプロセ
ッサ部２０で、ステップＳ３の演算はメインプロセッサ
部１１で実行して、２次元８×８ＤＣＴの演算が行うこ
とができる。したがって、メインプロセッサ部１１に負
荷が集中しない。また、メインプロセッサ部１１とコプ
ロセッサ部２０の処理は並列に行うことができる。その
ため、高速に、効率よく２次元８×８ＤＣＴの演算が行
える。

【００９４】次に、このような構成のＤＳＰ１０によ
り、前述した２次元８×８ＩＤＣＴの計算を行う方法に
ついてを参照して説明する。まず、コプロセッサ部２０
において、図９にシグナルフローを示した式４１の計算
を行うことについて図５および図６を参照して説明す
る。図５は、コプロセッサ部２０のレジスタＲ０〜Ｒ１
２のデータの流れを示す図である。図６は、コプロセッ
サ部２０の各演算器で行われる演算を示す図である。

【００９５】まず、入力端子ＩＮより１〜８サイクル目
に入力データｐｐ３，ｐｐ５，ｐｐ１，ｐｐ７，ｐｐ
２，ｐｐ６，ｐｐ０，ｐｐ４を順次入力する。各データ
はレジスタＲ０から順次後段のレジスタに格納される。
３サイクル目より入力された各データを用いて順次演算
が行われる。まず、３サイクル目に、加減算器ＡＳ１に
おいて、レジスタＲ０に格納されているデータｐｐ５と
レジスタＲ１に格納されているデータｐｐ３との加算が
行われ、加算結果のデータｐａ６がレジスタＲ３に格納
される。

【００９６】４サイクル目には、加減算器ＡＳ１におい
て、レジスタＲ２に格納されているデータｐｐ３よりレ
ジスタＲ１に格納されているデータｐｐ５が減じられ、
減算結果のデータｐａ７がレジスタＲ３に格納される。
乗算器ＭＰＹにおいては、制御部１６より供給された乗
数ａａ６｛＝１／（２×ｃｏｓ（６×π／１６））｝
と、レジスタＲ３に格納されているデータｐａ６との乗
算が行われる。この乗算には２サイクルが必要なため、
この乗算結果のデータｐｂ６は５サイクル目にレジスタ
Ｒ５に格納される。

【００９７】５サイクル目に、加減算器ＡＳ１におい
て、レジスタＲ０に格納されているデータｐｐ７と、レ
ジスタＲ１に格納されているデータｐｐ１との加算が行
われ、加算結果のデータｐａ４がレジスタＲ３に格納さ
れる。

【００９８】６サイクル目には、加減算器ＡＳ１におい
て、レジスタＲ２に格納されているデータｐｐ１よりレ
ジスタＲ１に格納されているデータｐｐ７が減じられ、
減算結果のデータｐａ５がレジスタＲ３に格納される。
乗算器ＭＰＹにおいては、制御部１６より供給された乗
数ａａ２｛＝１／（２×ｃｏｓ（２×π／１６））｝
と、レジスタＲ３に格納されているデータｐａ４との乗
算が行われる。この乗算には２サイクルが必要なため、
この乗算結果のデータｐｂ４は７サイクル目にレジスタ
Ｒ５に格納される。加減算器ＡＳ２においては、レジス
タＲ４に格納されているデータｐａ７よりレジスタＲ５
に格納されているデータｐｂ６が減じられ、減算結果の
データｐｂ７がレジスタＲ５に格納される。

【００９９】７サイクル目に、加減算器ＡＳ１におい
て、レジスタＲ０に格納されているデータｐｐ６とレジ
スタＲ１に格納されているデータｐｐ２との加算が行わ
れ、加算結果のデータｐａ２がレジスタＲ３に格納され
る。

【０１００】８サイクル目には、加減算器ＡＳ１におい
て、レジスタＲ２に格納されているデータｐｐ２よりレ
ジスタＲ１に格納されているデータｐｐ６が減じられ、
減算結果のデータｐａ３がレジスタＲ３に格納される。
乗算器ＭＰＹにおいては、制御部１６より供給された乗
数ａａ４｛＝１／（２×ｃｏｓ（４×π／１６））｝
と、レジスタＲ３に格納されているデータｐａ２との乗
算が行われる。この乗算には２サイクルが必要なため、
この乗算結果のデータｐｂ２は９サイクル目にレジスタ
Ｒ５に格納される。加減算器ＡＳ２においては、レジス
タＲ４に格納されているデータｐａ５よりレジスタＲ５
に格納されているデータｐｂ４が減じられ、減算結果の
データｐｂ５がレジスタＲ５に格納される。加算器ＡＤ
Ｄにおいては、レジスタＲ５に格納されているデータｐ
ｂ４とレジスタＲ７に格納されているデータｐｂ５との
加算が行われ、加算結果のデータｐｃ４がレジスタＲ８
に格納される。減算器ＳＵＢにおいては、レジスタＲ５
に格納されているデータｐｂ４よりレジスタＲ７に格納
されているデータｐｂ６が減じられ、減算結果のデータ
ｐｃ６がレジスタＲ６に格納される。

【０１０１】９サイクル目には、加減算器ＡＳ１におい
て、レジスタＲ０に格納されているデータｐｐ４とレジ
スタＲ１に格納されているデータｐｐ０との加算が実行
され、加算結果のデータｐａ０がレジスタＲ３に格納さ
れる。乗算器ＭＰＹにおいては、制御部１６より供給さ
れた乗数ａａ４｛＝１／（２×ｃｏｓ（４×π／１
６））｝と、レジスタＲ８に格納されているデータｐｃ
４との乗算が行われる。この乗算には２サイクルが必要
なため、この乗算結果のデータｐｄ４は１０サイクル目
にレジスタＲ１０に格納される。加算器ＡＤＤにおいて
は、レジスタＲ５に格納されているデータｐｂ５とレジ
スタＲ７に格納されているデータｐｂ７との加算が行わ
れ、加算結果のデータｐｃ５がレジスタＲ８に格納され
る。減算器ＳＵＢにおいては、レジスタＲ５に格納され
ているデータｐｂ５よりレジスタＲ７に格納されている
データｐｂ７が減じられ、減算結果のデータｐｃ７がレ
ジスタＲ６に格納される。

【０１０２】１０サイクル目には、加減算器ＡＳ１にお
いて、レジスタＲ２に格納されているデータｐｐ０より
レジスタＲ１に格納されているデータｐｐ４が減じら
れ、減算結果のデータｐａ１がレジスタＲ３に格納され
る。乗算器ＭＰＹにおいては、制御部１６より供給され
た乗数ａａ４｛＝１／（２×ｃｏｓ（４×π／１
６））｝と、レジスタＲ８に格納されているデータｐｃ
５との乗算が行われる。この乗算には２サイクルが必要
なため、この乗算結果のデータｐｄ５は１１サイクル目
にレジスタＲ１０に格納される。加減算器ＡＳ２におい
ては、レジスタＲ４に格納されているデータｐａ３より
レジスタＲ５に格納されているデータｐｂ２が減じら
れ、減算結果のデータｐｂ３がレジスタＲ５に格納され
る。加算器ＡＤＤにおいては、レジスタＲ３に格納され
ているデータｐａ０とレジスタＲ５に格納されているデ
ータｐｂ２との加算が行われ、加算結果のデータｐｃ０
がレジスタＲ４に格納される。減算器ＳＵＢにおいて
は、レジスタＲ３に格納されているデータｐａ０よりレ
ジスタＲ５に格納されているデータｐｂ２が減じられ、
減算結果のデータｐｃ２がレジスタＲ６に格納される。

【０１０３】１１サイクル目には、加減算器ＡＳ２にお
いて、レジスタＲ７に格納されているデータｐｃ７より
レジスタＲ１０に格納されているデータｐｄ４が減じら
れ、減算結果のデータｐｄ７がレジスタＲ８に格納され
る。加算器ＡＤＤにおいては、レジスタＲ３に格納され
ているデータｐａ１とレジスタＲ５に格納されているデ
ータｐｂ３との加算が行われ、加算結果のデータｐｃ１
がレジスタＲ４に格納される。減算器ＳＵＢにおいて
は、レジスタＲ３に格納されているデータｐａ１よりレ
ジスタＲ５に格納されているデータｐｂ３が減じられ、
減算結果のデータｐｃ３がレジスタＲ６に格納される。

【０１０４】１２サイクル目には、加減算器ＡＳ２にお
いて、レジスタＲ９に格納されているデータｐｃ６より
レジスタＲ１０に格納されているデータｐｄ５が減じら
れ、減算結果のデータｐｄ６がレジスタＲ１０に格納さ
れる。加算器ＡＤＤにおいては、レジスタＲ５に格納さ
れているデータｐｃ０とレジスタＲ１１に格納されてい
るデータｐｄ４との加算が行われ、加算結果のデータｑ
ｑ０がレジスタＲ１２に格納される。減算器ＳＵＢにお
いては、レジスタＲ５に格納されているデータｐｃ０よ
りレジスタＲ１１に格納されているデータｐｄ４が減じ
られ、減算結果のデータｑｑ７がレジスタＲ６に格納さ
れる。

【０１０５】１３サイクル目には、加算器ＡＤＤにおい
て、レジスタＲ５に格納されているデータｐｃ１とレジ
スタＲ１１に格納されているデータｐｄ５との加算が行
われ、加算結果のデータｑｑ１がレジスタＲ１２に格納
される。減算器ＳＵＢにおいては、レジスタＲ５に格納
されているデータｐｃ１よりレジスタＲ１１に格納され
ているデータｐｄ５が減じられ、減算結果のデータｑｑ
６がレジスタＲ６に格納される。

【０１０６】１４サイクル目には、加算器ＡＤＤにおい
て、レジスタＲ８に格納されているデータｐｃ３とレジ
スタＲ１１に格納されているデータｐｄ６との加算が行
われ、加算結果のデータｑｑ２がレジスタＲ１２に格納
される。減算器ＳＵＢにおいては、レジスタＲ８に格納
されているデータｐｃ３よりレジスタＲ１１に格納され
ているデータｐｄ６が減じられ、減算結果のデータｑｑ
５がレジスタＲ９に格納される。

【０１０７】１５サイクル目には、加算器ＡＤＤにおい
て、レジスタＲ１０に格納されているデータｐｃ２とレ
ジスタＲ１１に格納されているデータｐｄ７との加算が
行われ、加算結果のデータｑｑ３がレジスタＲ１２に格
納される。減算器ＳＵＢにおいては、レジスタＲ１０に
格納されているデータｐｃ２よりレジスタＲ１１に格納
されているデータｐｄ７が減じられ、減算結果のデータ
ｑｑ４がレジスタＲ１１に格納される。

【０１０８】コプロセッサ部２０においては、このよう
にして図９に示した式４１の計算を実行する。計算結果
は、１３〜２０サイクルの間に、データｑｑ０，ｑｑ
１，ｑｑ２，ｑｑ３，ｑｑ４，ｑｑ５，ｑｑ７，ｑｑ６
の順に出力される。

【０１０９】次に、２次元８×８ＩＤＣＴの計算を行う
方法について説明する。まず、ＩＯ部１５より入力され
た入力データである行列〔Ｃ〕は、順次メモリ１４に記
憶される。行列〔Ｃ〕は、６４個の要素ｃｉｊ（ｉ，ｊ
＝０〜７）より構成される８×８の行列である。入力さ
れた行列データ〔Ｃ〕に対して、まず、式３８のステッ
プＳ１の演算が、メインプロセッサ部１１において行わ
れる。

【０１１０】まず、メモリ１４に記憶されている行列
〔Ｃ〕のデータｃ００を読み出し、データバス１７、デ
ータバス１８を介してメインプロセッサ部１１のレジス
タファイル１３に格納する。また、メモリ１４に予め記
憶されている式３９に示す定数行列〔Ｈ〕の、データｃ
００に対応するデータｈ００も同様にレジスタファイル
１３に転送する。そして、演算器１２において、データ
ｚ００とデータｈ００の乗算が行われ、演算結果のデー
タｐ００がレジスタファイル１３に格納される。その結
果のデータｐ００は、再びデータバス１７、データバス
１８を介してメモリ１４に記憶される。以下同様にし
て、行列〔Ｃ〕の各要素に対して、行列〔Ｈ〕の対応す
る要素との乗算が計算される。これにより、式３８のス
テップＳ１の計算結果の行列〔Ｐ〕が得られる。

【０１１１】次に、行列〔Ｐ〕に対して、式３８のステ
ップＳ２の演算が、コプロセッサ部２０において行われ
る。メモリ１４に記憶されている行列〔Ｐ〕の第０行目
のデータが、データバス１７を介して、データｐ０３，
ｐ０５，ｐ０１，ｐ０７，ｐ０２，ｐ０６，ｐ００，ｐ
０４の順にコプロセッサ部２０に入力される。入力され
たデータは、コプロセッサ部２０において、前述した処
理が行われ、式４１が計算される。この計算結果のデー
タは、式３８の行列〔Ｑ〕の第０行目のデータに相当
し、前述したように、データｑ００，ｑ０１，ｑ０２，
ｑ０３，ｑ０４，ｑ０５，ｑ０７，ｑ０６の順に出力さ
れる。なお、データｑｉｊは行列〔Ｑ〕の要素であり、
ｉ，ｊ＝０〜７である。出力されたデータはデータバス
１７を介してメモリ１４に記憶される。

【０１１２】以下同様にして、行列〔Ｐ〕の第１〜７行
目のデータが、順次コプロセッサ部２０に入力され、式
４１の計算が行われ、計算結果が再びメモリ１４に記憶
される。その結果、式３８の行列〔Ｑ〕が得られる。

【０１１３】最後に、式３８のステップＳ３の演算を、
同じくコプロセッサ部２０において同様に行う。式３８
のステップＳ３の演算は、式４２のように変換できるの
で、実際にはこの式４２の演算を行う。したがって、ま
ず、メモリ１４に記憶されている行列〔Ｑ〕の第０列目
のデータが、データバス１７を介して、データｑ３０，
ｑ５０，ｑ１０，ｑ７０，ｑ２０，ｑ６０，ｑ００，ｑ
４０の順にコプロセッサ部２０に入力される。入力され
たデータは、コプロセッサ部２０において、前述した処
理が行われ、式４１が計算される。この計算結果のデー
タは、式４２の行列〔Ｘ〕の第０列目のデータに相当
し、前述したように、データｘ００，ｘ１０，ｘ２０，
ｘ３０，ｘ４０，ｘ５０，ｘ７０，ｘ６０の順に出力さ
れる。なお、データｘｉｊは行列〔Ｘ〕の要素であり、
ｉ，ｊ＝０〜７である。出力されたデータはデータバス
１７を介してメモリ１４に記憶される。

【０１１４】以下同様にして、行列〔Ｑ〕の第１〜７列
目のデータが、順次コプロセッサ部２０に入力され、式
４１の計算が行われ、計算結果が再びメモリ１４に記憶
される。その結果、式３８および式４２の行列〔Ｘ〕が
得られる。

【０１１５】このように、ＤＳＰ１０においては、式３
８のステップＳ１の演算はメインプロセッサ部１１で、
ステップＳ２およびステップＳ３の演算はコプロセッサ
部２０で実行して、２次元８×８ＩＤＣＴの演算が行う
ことができる。したがって、メインプロセッサ部１１に
負荷が集中しない。また、メインプロセッサ部１１とコ
プロセッサ部２０の処理は並列に行うことができる。そ
のため、高速に、効率よく２次元８×８ＩＤＣＴの演算
が行える。

【０１１６】なお、本発明は本実施例に限られるもので
はなく、本実施例以外の種々の形態で実現されてよい。
たとえば、コプロセッサ部２０の構成は、図２に示した
本実施例の構成に限られず種々の構成のコプロセッサを
用いてよい。

【０１１７】本実施例においては、コプロセッサ部２０
は、１個の乗算器、２個の加減算器、１個の加算器、１
個の減算器を有する構成とした。しかし、これに２次元
８×８ＤＣＴおよび２次元８×８ＩＤＣＴの演算を行う
場合の最適な一構成例であり、これ以外の構成の演算器
でもよい。たとえば、２次元８×８ＤＣＴの演算のみを
行う場合には、１個の乗算器、１個の加減算器、２個の
加算器、１個の減算器を有する構成でよい。また、２次
元８×８ＩＤＣＴの演算のみを行う場合には、１個の乗
算器、１個の加減算器、１個の加算器、２個の減算器を
有する構成でよい。

【０１１８】本発明のＤＳＰ装置は、レジスタを直列に
接続してパイプラインレジスタを形成し、そのパイプラ
インレジスタをデータがワードシリアルに通過していく
間に必要なデータを、適切な時刻に演算器に供給し、演
算結果を再びパイプラインレジスタに戻すことが可能な
構成のコプロセッサを有することを特徴とする。そのよ
うなコプロセッサの一般的な構成は図７のように示され
る。図７に示すコプロセッサ部３０は、直列に接続され
た複数のレジスタよりなるパイプラインレジスタＰＬ
と、そのパイプラインレジスタＰＬの任意のレジスタの
データに対して演算を行い、任意のレジスタにデータを
出力可能な演算器ＥＸＵ１〜ＥＸＵ４と、前記パイプラ
インレジスタＰＬと演算器ＥＸＵ１〜ＥＸＵ４とのデー
タの転送を行う内部データバスＢＵＳより構成される。
このような構成のコプロセッサを有するＤＳＰ装置であ
れば、適宜制御を行うことにより、メインプロセッサ部
のみのＤＳＰと比較して、高速に効率よく、２次元８×
８ＤＣＴ、または、２次元８×８ＩＤＣＴが実行可能で
ある。

【０１１９】また、コプロセッサ部２０の内部データバ
スＢＵＳは、レジスタＲ０〜Ｒ１２および各演算器の間
でデータを転送をするためのデータバスであり、この内
部データバスＢＵＳでは、１クロックサイクルをさらに
時分割した転送クロックに従って転送を行い、全ての転
送を１クロックサイクル内で行っていた。しかし、内部
データバスＢＵＳの機能は、各演算器と各レジスタのデ
ータの転送であり、これ以外の他の転送手段を用いても
よい。特に、本ＤＳＰの動作速度が高速になった場合、
さらに高周波数で動作するこのデータ転送が、全体とし
ての高速化の妨げとなる場合などには、次のような転送
手段を用いるのが好ましい。

【０１２０】たとえば、内部データバスＢＵＳのバス幅
を拡張して、複数のデータの転送が平行に行えるような
構成にしてよい。平行なバスの数に応じて、前記転送ク
ロックのサイクルを長くすることができる。また、図２
に示したコプロセッサ部２０においては、５系統のデー
タバスを用いるようにすれば、各演算器ごとに１つのデ
ータバスを専有することができる。さらに、各演算器の
各入力、また各レジスタへの入力を、各々並列に任意に
選択できるような構成にしてもよい。この場合、バス形
式のデータ転送手段とは言えず、複数のスイッチ、セレ
クタなどの選択手段により構成されたデータ転送手段で
ある。

【０１２１】さらに、本ＤＳＰが、ＤＣＴおよびＩＤＣ
Ｔ専用のＤＳＰとして用いる場合のように、特定の用
途、特定の演算のために用いられる場合であれば、全て
のレジスタと演算器の間でデータの転送が可能なような
転送手段を設ける必要はない。その特定の演算に基づい
た所定の組み合わせで、各々データの転送が可能なよう
な転送手段でよい。すなわち、ある演算器へのデータの
入力としては、特定のレジスタのデータが入力可能、あ
るいは、特定の複数レジスタからのデータが選択可能な
ように、データバス、セレクタへ配線されているような
構成でよい。

【０１２２】また、本ＤＳＰ装置は、物理的に１つのＬ
ＳＩチップ上に構成されるか、あるいは、複数のＬＳＩ
チップ上に構成されるかを限定されるものではない。１
つのＬＳＩチップ上に構成し、ＤＣＴ／ＩＤＣＴ機能を
搭載したＤＳＰチップ、あるいは、ＤＣＴ／ＩＤＣＴ専
用ＤＳＰとして実施してもよい。また、そのコプロセッ
サ部と高速にデータの転送が可能なデータ転送手段を別
のＬＳＩチップ上に設け、メインプロセッサ部を有する
汎用ＤＳＰチップと共に２個のＬＳＩチップにより構成
してもよい。

【０１２３】

【発明の効果】本発明のＤＳＰ装置によれば、入力デー
タ系列を順次パイプライン方式の記憶素子に入力し、そ
の記憶素子を通過中のデータに対して各々並列に動作す
る複数の演算器により演算を行うことができるコプロセ
ッサ部を設けたので、行列演算を、高速に実行すること
ができた。また、そのため、メインプロセッサ部の負荷
が軽減でき、演算時間が短縮できた。したがって、２次
元８×８ＤＣＴおよび２次元８×８ＩＤＣＴの演算を効
率よく高速に実現できるＤＳＰを提供できた。

【図面の簡単な説明】

【図１】本実施例のＤＳＰの構成を示すブロック図であ
る。

【図２】図１に示したＤＳＰのコプロセッサ部の構成を
示すブロック図である。

【図３】２次元８×８ＤＣＴの演算を行う時の図１に示
したＤＳＰのコプロセッサ部の各レジスタのデータの流
れを示す図である。

【図４】２次元８×８ＤＣＴの演算を行う時の図１に示
したＤＳＰのコプロセッサ部の各演算器で行われる演算
を示す図である。

【図５】２次元８×８ＩＤＣＴの演算を行う時の図１に
示したＤＳＰのコプロセッサ部の各レジスタのデータの
流れを示す図である。

【図６】２次元８×８ＩＤＣＴの演算を行う時の図１に
示したＤＳＰのコプロセッサ部の各演算器で行われる演
算を示す図である。

【図７】本発明のＤＳＰ装置に用いるコプロセッサ部の
一般的構成を示す図である。

【図８】式２７のシグナルフローである。

【図９】式４１のシグナルフローである。

【図１０】通常のＤＳＰの構成を示すブロック図であ
る。

【符号の説明】

１０…ＤＳＰ １１…メインプロセッサ部 １２…演算器 １３…レジスタファイル １４…メモリ １５…ＩＯ部 １６…制御部 １７、１８…データバス ２０…コプロセッサ部 Ｒ０〜Ｒ１２…レジスタ Ｓ１〜Ｓ１２…デ
ータセレクタ ＡＳ１，ＡＳ２…加減算器 ＡＤＤ…加算器 ＳＵＢ…減算器 ＭＰＹ…乗算器 ＢＵＳ…内部データバス ＩＮ…入力端子 ＯＵＴ…出力端子 ３０…コプロセッサ部 ＰＬ…パイプラインレジスタ ＢＵＳ…内部デー
タバス ＥＸＵ１〜ＥＸＵ４…演算器 ９０…ＤＳＰ ９１…メインプロセッサ部 ９２…演算器 ９３…レジスタファイル ９４…メモリ ９５…ＩＯ部 ９６…制御部 ９７、９８…データバス

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｔ 1/20 1/00 Ｈ０３Ｈ 17/00 Ｚ 8842−5Ｊ 17/02 Ｂ 8842−5Ｊ Ｈ０４Ｎ 1/41 Ｂ 7/30 Ｇ０６Ｆ 15/66 Ｌ Ｍ Ｈ０４Ｎ 7/133 Ｚ

Claims (5)

【特許請求の範囲】
1. 【請求項１】データの入出力を行う入出力回路と、デー
   タを記憶するメモリ回路と、該メモリ回路に記憶されて
   いるデータに対して所定の演算を行う第一の演算回路と
   を有するデジタルシグナルプロセッサ装置であって、 直列的に接続され、順次データを転送可能な複数の記憶
   素子と、 前記記憶素子より供給されるデータを用いて所定の演算
   を行い、該演算の結果を所定の前記記憶素子に出力する
   各々並列に動作可能な複数の演算器とを有し、順次入力
   される一連のデータを順次後段の前記記憶素子に転送
   し、該転送過程において前記演算器により所定の演算を
   行い出力データ系列を得る第２の演算回路をさらに有す
   るデジタルシグナルプロセッサ装置。
2. 【請求項２】入力行列に対して、少なくとも１の対角成
   分が無理数であり他の成分が「０」である第１の行列
   と、各成分が無理数、「＋１」、「−１」のいずれかで
   ある第２の行列とに行列分解できる第１の係数行列を左
   側から、前記第２の行列の転置行列である第３の行列
   と、前記第１の行列の転置行列である第４の行列とに行
   列分解できる第２の係数行列を右側からそれぞれ乗算
   し、その乗算結果である出力行列を得るデジタルシグナ
   ルプロセッサ装置であって、 前記第２の演算回路は、前記第２の行列と、前記入力行
   列と、前記第３の行列との順次左側からの乗算に相当す
   る所定の演算を行い、 前記第１の演算回路は、前記第１の行列と、前記第２の
   演算回路回路の演算結果と、前記第４の行列との順次左
   側からの乗算に相当する所定の演算を行い出力行列を得
   る請求項１記載のデジタルシグナルプロセッサ装置。
3. 【請求項３】前記第２の演算回路は、直列に接続されパ
   イプライン方式でデータの転送が可能な少なくとも１３
   個のレジスタと、該レジスタの任意のデータに対して演
   算可能な少なくとも１個の乗算器と１個の加減算器と１
   個の加算器と２個の減算器より構成され、 該第２の演算回路は、行列〔Ｍ〕の転置行列〔Ｍ^t 〕が
   式１で定義されるとき、 【数１】 式２の行列演算を繰り返し行うことにより、 【数２】 入力された８×８の実空間の画像行列データ〔Ｘ〕に対
   して、式３の行列演算を実行し、 【数３】 式３の演算の結果得られた行列〔Ｙ〕の転置行列
   〔Ｙ^t 〕に対する式４の行列演算を、式２の行列演算を
   繰り返すことにより行い、 【数４】 前記第１の演算回路は、行列〔Ｗ〕が式５で定義される
   とき、 【数５】 前記第２の演算回路により式４の行列演算の結果得られ
   た行列〔Ｚ^t 〕を転置行列とする行列〔Ｚ〕に対して式
   ６の演算を行い、 【数６】 ８×８の周波数空間の画像行列データ〔Ｃ〕を求める式
   ７の２次元８×８離散コサイン変換を行う 【数７】 請求項１または２記載のデジタルシグナルプロセッサ装
   置。
4. 【請求項４】入力行列に対して、少なくとも１の対角成
   分が無理数であり他の成分が「０」である第１の行列
   と、各成分が無理数、「＋１」、「−１」のいずれかで
   ある第２の行列とに行列分解できる第１の係数行列を右
   側から、前記第２の行列の転置行列である第３の行列
   と、前記第１の行列の転置行列である第４の行列とに行
   列分解できる第２の係数行列を左側からそれぞれ乗算
   し、その乗算結果である出力行列を得るデジタルシグナ
   ルプロセッサ装置であって、 前記第２の演算回路は、前記第４の行列と、前記入力行
   列と、前記第１の行列との順次左側からの乗算に相当す
   る所定の演算を行い、 前記第１の演算回路は、前記第３の行列と、前記第２の
   演算回路の演算結果と、前記第２の行列との順次左側か
   らの乗算に相当する所定の演算を行い出力行列を得る請
   求項１〜３いずれか記載のデジタルシグナルプロセッサ
   装置。
5. 【請求項５】前記第２の演算回路は、直列に接続されパ
   イプライン方式でデータの転送が可能な少なくとも１３
   個のレジスタと、該レジスタの任意のデータに対して演
   算可能な少なくとも１個の乗算器と１個の加減算器と２
   個の加算器と１個の減算器より構成され、 前記第１の演算回路は、行列〔Ｇ〕が式８により定義さ
   れるとき、 【数８】 ８×８の周波数空間の画像行列データ〔Ｃ〕に対して式
   ９の演算を行い、 【数９】 前記第２の演算回路は、行列〔Ｆ〕が式１０で定義され
   るとき、 【数１０】 式１１の行列演算を繰り返し行うことにより、 【数１１】 前記第１の演算回路において式９の行列演算の結果得ら
   れた行列〔Ｐ〕に対して、式１２の行列演算を実行し、 【数１２】 式１２の演算の結果得られた行列〔Ｑ〕の転置行列〔Ｑ
   ^t 〕に対する式１３の行列演算を、式１１の行列演算を
   繰り返すことにより行い、 【数１３】 ８×８の実空間の画像行列データ〔Ｘ〕を求める式１４
   の２次元８×８逆離散コサイン変換を行う 【数１４】 請求項１〜４いずれか記載のデジタルシグナルプロセッ
   サ装置。