JPH0844706A - 演算装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のワードに保存されているビット単位の
データを１つのワードに集める処置を行うに際し、少な
いメモリ量で、しかも、少ない消費電力で高速に演算を
行うことができるようにする。 【構成】 マルチプレクサ３とラッチ５と１ビット右シ
フタ７とマルチプレクサ８を備え、シフタ７の出力が次
のマシンサイクルでは再び、同一のラッチ５に入力する
構成とする。マルチプレクサ８の出力と乗数を乗算器１
１で乗算する。最初に被乗数として、最上位ビットのみ
１で、残りがすべて０の数を入力し、以降の数はシフタ
７で右シフトするようにしているので、データ系列をハ
ードウェア的に生成することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、乗算器を用いてデータ
の並び変えを行なう演算装置に関するものである。

【０００２】

【従来の技術】従来、シフトを行なうための乗算器を用
いることがある。例えば、１ビット左シフトを行なうた
めに、十進数でいる２を乗ずることなどである。これら
の処理は、プロセッサ内部に乗算器のほかに算術理論演
算回路、バレルシフタ等が備えられ、これらの処理と同
時にシフトを行なうことで、処理能力の向上を図ること
ができるときなどに用いられる。

【０００３】上記の原理を用い、複数のワードに保存さ
れているビット単位のデータを１つのワードに集める処
理を行なうことがある。例えば、４ビットのプロセッサ
において、４ワードのおのおの最下位であるデータを集
め、１ワードのデータにする処理などである。

【０００４】以下、従来の演算装置の一例について図２
に示す概略ブロック図を参照しながら説明する。この従
来例においては４ビットのワード長を持つ演算装置につ
いて説明する。

【０００５】図２において、１０１は４ビット幅の乗数
入力端子、１０２は４ビット幅の被乗数の入力端子、１
０５は被乗数のデータを一時保存する４ビット幅のラッ
チ、１０６はラッチ１０５の出力、１１１は乗数１０１
とラッチ１０５の出力１０６を乗算する乗算器であり、
４ビット×４ビットの演算を行なう。１１２は乗算器１
１１の４ビットの出力、１１３は加算器であり、乗算器
１１１の出力１１２と後述するアキュムレータレジスタ
１１４の出力１１５との加算を行ない、アキュムレータ
レシスタ１１４に４ビット幅で出力する。１１４は４ビ
ット幅のアキュムレータレジスタであり、加算器１１３
の出力を一時保存する。

【０００６】以上のように構成された演算装置におい
て、４ワードの各々最下位ビットにあるデータを集め、
１ワードのデータに処理する場合の例について説明す
る。

【０００７】最下位ビットに有効ビットをもつデータ系
列Ａを考える。最下位ビットにのみ有効データが存在
し、それ以外のビットには０が入っている。以下に示す
データを乗数として順次、乗数入力端子１０１に入力す
る。

【０００８】表１（データ系列Ａ） アドレス データ ０ ０００１ １ ００００ ２ ０００１ ３ ００００ 一方、被乗数として、各ワードで１ビットのみ１である
データ系列Ｂを考える。データ系列Ｂは、その一例とし
て次のように最上位ビットから順次、１の位置が最下位
ビットに向かってシフトしていくデータであり、このデ
ータ系列Ｂを順次、被乗数入力端子１０２に入力する。

【０００９】表２（データ系列Ｂ） アドレス データ １００ １０００ １０１ ０１００ １０２ ００１０ １０３ ０００１ データ系列Ａを乗数入力端子１０１に小さいアドレスの
データから順に与える。一方、データ系列Ｂを被乗数の
入力端子１０２に小さいアドレスのデータから順に与え
る。ラッチ１０５は被乗数の入力端子１０２からのデー
タを１マシンサイクルの間保持する。乗算器１１１は、
順に入力されたデータ系列Ａ、Ｂのデータに対して乗算
を行なう。各入力データに対する乗算結果１１２は次の
ようになる。

【００１０】 ０００１＊１０００＝ １０００ ００００＊０１００＝ ００００ ０００１＊００１０＝ ００１０ ００００＊０００１＝ ００００ 乗算器出力１１２を加算器１１３が累算を行なう。この
とき、アキュムレータレジスタ１１４には初期値とし
て、００００が入っているものとする。４マシンサイク
ル後には、アキュムレータレジスタ１１４には、以下の
累算結果を得る。これは、データ系列Ａの最下位ビット
のデータを順次並べたデータである。

【００１１】１０１０ このように、上記従来例の演算装置では、被乗数として
表２に示すデータ系列Ｂを与え、乗算と累算を行なうこ
とにより、複数のワードに保存されているビット単位の
データを１つのワードに集める処理を行なうことができ
る。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来例の構成では、被乗数のデータ系列Ｂを生成するため
に、メモリに表２に示すデータ系列Ｂを保持しておかな
くてはならない。このため、メモリの面積が増大する。
また、データ系列を読み出すためにメモリを動作させる
ため、消費電流が増加し、演算速度を高速化することが
困難となる。

【００１３】本発明は、このような従来の問題を解決す
るものであり、複数のワードに保存されているビット単
位のデータを１つのワードに集める処理を行なうに際
し、少ないメモリ量で、しかも、少ない消費電力で、高
速に演算することができるようにした演算装置を提供す
ることを目的とするものである。

【００１４】

【課題を解決するための手段】本発明は、上記目的を達
成するために、被乗数とそのシフトデータを選択して出
力する第１のマルチプレクサと、この第１のマルチプレ
クサの出力を保持するラッチと、このラッチの出力をシ
フトして上記シフトデータを出力するシフタと、上記ラ
ッチの出力と上記シフタの出力とを選択して出力する第
２のマルチプレクサと、この第２のマルチプレクサの出
力と乗数を乗算する乗算器と、この乗算器の出力を累算
する加算器とを備えたものである。

【００１５】

【作用】したがって、本発明によれば、最初に被乗数を
入力すれば、以降の数はシフタでシフトするようにして
いるので、データ系列をハードウェア的に生成すること
が可能となり、データ系列を保存するためのメモリを必
要とせず、また、メモリからデータを読み込む必要がな
くなる。

【００１６】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。

【００１７】図１は本発明の一実施例における演算装置
の構成を示す概略ブロック図である。

【００１８】図１において、１は４ビット幅を持つ乗数
入力端子、２は４ビット幅を持つ被乗数の入力端子、３
は被乗数２と後述する１ビット右シフタ７の出力８を選
択してラッチ４に出力するマルチプレクサ、４はマルチ
プレクサ３の出力、５はマルチプレクサ３から出力され
る被乗数のデータを一時保存する４ビット幅のラッチ、
６はラッチ５の出力、７はラッチ出力を１ビット右シフ
トする１ビット右シフタ、８は１ビット右シフタ７の出
力、９はラッチ出力６と１ビット右シフタ出力８を選択
して出力するマルチプレクサ、１０はマルチプレクサ９
の出力である。

【００１９】１１は乗数入力端子１から入力される乗数
とマルチプレクサ出力１０を乗算する乗算器であり、４
ビット×４ビットの演算を行なう。１２は乗算器１１の
４ビットの出力、１３は加算器であり、乗算器１２の出
力１２と後述するアキュムレータレジスタ１４の出力１
５との加算を行ない、アキュムレータレジスタ１４に４
ビット幅で出力する。１４は４ビット幅のアキュムレー
タレジスタであり、加算器１３の出力を一時保存する。

【００２０】以上のように構成された演算装置におい
て、複数のワードに保存されているビット単位のデータ
を１つのワードに集める処理を次の４ステップに分けて
説明する。入力データとして、従来例と同じ、表１のデ
ータ系列Ａを用いる。

【００２１】（１）乗数入力端子１にデータ系列Ａの最
初のデータ０００１を供給する。一方、被乗数入力端子
２にはデータ１０００を供給する。マルチプレクサ３は
被乗数の入力端子２を選択して出力する。ラッチ５はマ
ルチプレクサ３の出力４を保持し、同時にそのデータを
マルチプレクサ９および１ビット右シフタ８に供給す
る。マルチプレクサ９はラッチ出力６を選択して出力す
る。乗算器１１は０００１×１０００を行ない、乗算器
出力１２に１０００を出力する。アキュムレータレジス
タ１４の初期値は０とする。加算器１３で、乗算器出力
１２とアキュムレータレジスタ出力１５を加算する。そ
の結果、アキュムレータレジスタ１４には、１０００が
保存される。

【００２２】（２）乗数入力端子１にデータ系列Ａの次
のデータ００００を供給する。一方、マルチプレクサ３
は、１ビット右シフタ出力８を選択してラッチ５に出力
する。ラッチ５は、（１）のステップで保持していたデ
ータについて１ビット右にシフタしたデータ０１００を
保持する。マルチプレクサ９はラッチ出力６を選択して
出力する。乗算器１１は００００×０１００を行ない、
乗算器出力１２に００００を出力する。加算器１３で、
乗算器出力１２とアキュムレータレジスタ出力１５を加
算する。その結果、アキュムレータレジスタ１４には、
１０００が保存される。

【００２３】（３）乗数入力端子１にデータ系列Ａの次
のデータ０００１を供給する。一方、マルチプレクサ３
は、１ビット右シフタ出力８を選択してラッチ５に出力
する。ラッチ５は、（２）のステップで保持していたデ
ータについて１ビット右にシフタしたデータ００１０を
保持する。マルチプレクサ９はラッチ出力６を選択して
出力する。乗算器１１は０００１×００１０を行ない、
乗算器出力１２に００１０を出力する。加算器１３で、
乗算器出力１２とアキュムレータレジスタ出力１５を加
算する。その結果、アキュムレータレジスタ１４には、
１０１０が保存される。

【００２４】（４）乗数入力端子１にデータ系列Ａの次
のデータ００００を供給する。一方、マルチプレクサ３
は、１ビット右シフタ出力８を選択してラッチ５に出力
する。ラッチ５は、（３）のステップで保持していたデ
ータについて１ビット右にシフタしたデータ０００１を
保持する。マルチプレクサ９はラッチ出力６を選択して
出力する。乗算器１１は００００×０００１を行ない、
乗算器出力１２に００００を出力する。加算器１３で、
乗算器出力１２とアキュムレータレジスタ出力１５を加
算する。その結果、アキュムレータレジスタ１４には、
１０１０が保存される。

【００２５】以上のような４ステップの終了後には、ア
キュムレータレジスタ１４には１０１０が保存され、従
来例と同様に、複数のワードに保存されているビット単
位のデータを１つのワードに集める演算処理を行なうこ
とができる。

【００２６】このように、最初に被乗数として、最上位
ビットのみ１で、残りがすべて０の数を入力し、以降の
数は１ビット右シフタ７で生成するようにすれば、表２
に示すデータ系列Ｂをハードウェア的に生成することが
が可能である。このため、表２に示すようなデータ系列
Ｂを保存するためのメモリを必要とせず、メモリ部の面
積を削減することができる。また、メモリからデータを
読み込まないので、消費電流を削減し、演算速度を高速
化することができる。

【００２７】なお、上記実施例では、正の整数を扱う演
算装置について説明をしてきたが、２の補数表現での演
算装置でも同様である。２の補数表現を扱う演算装置の
場合、倍精度のデータの乗算を扱うために、１ビットの
右シフタを乗算器のデータ入力に備えていることが多い
ので、シフタ７、マルチプレクサ９は共通に用いること
ができ、ハードウェアの増加を押さることができる。ま
た、本発明の演算装置は、乗算器１１の片側のデータに
様々なデータを供給することができるので、組み込み自
己デスト（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）の
テストパターンを発生する回路に用いることもできる。

【００２８】

【発明の効果】以上説明したように本発明によれば、最
初に被乗数を入力すれば、以降の数はシフタでシフトす
るようにしているので、データ系列をハードウェア的に
生成することが可能となり、データ系列を保存するため
のメモリを必要とせず、また、メモリからデータを読み
込む必要がなくなる。したがって、少ないメモリ量で、
しかも、少ない消費電力で、高速に演算することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例における演算装置を示す概略
ブロック図

【図２】従来の演算装置を示す概略ブロック図

【符号の説明】

１ 乗数入力端子 ２ 被乗数入力端子 ３ マルチプレクサ ５ ラッチ ７ １ビット右シフタ ９ マルチプレクサ １１ 乗算器 １３ 加算器 １４ アキュムレータレジスタ

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 7/52 ３１０ Ａ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 被乗数とそのシフトデータを選択して出
   力する第１のマルチプレクサと、この第１のマルチプレ
   クサの出力を保持するラッチと、このラッチの出力をシ
   フトして上記シフトデータを出力するシフタと、上記ラ
   ッチの出力と上記シフタの出力とを選択して出力する第
   ２のマルチプレクサと、この第２のマルチプレクサの出
   力と乗数を乗算する乗算器と、この乗算器の出力を累算
   する加算器とを備えた演算装置。