JPH0845952A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH0845952A JPH0845952A JP6193606A JP19360694A JPH0845952A JP H0845952 A JPH0845952 A JP H0845952A JP 6193606 A JP6193606 A JP 6193606A JP 19360694 A JP19360694 A JP 19360694A JP H0845952 A JPH0845952 A JP H0845952A
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Abstract
(57)【要約】
【目的】 高周波特性等が優れており且つ特性のばらつ
きも少ないバイポーラトランジスタを製造する。 【構成】 ＳｉＯ2 膜４２から成る側壁をＳｉ3 Ｎ4 膜
３７ａに形成し、この側壁をマスクにしてＳｉ3 Ｎ4 膜
３７ｂを加工する。Ｓｉ3 Ｎ4 膜３７をマスクにして素
子分離領域を形成し、Ｓｉ3 Ｎ4 膜３７ａ、３７ｂに対
応する領域にエミッタ及びグラフトベースを形成する。
このため、グラフトベースの面積を小さくすることがで
き、且つエミッタ形成領域におけるＳｉ基体１４が損傷
を受けず削られることも殆どない。
きも少ないバイポーラトランジスタを製造する。 【構成】 ＳｉＯ2 膜４２から成る側壁をＳｉ3 Ｎ4 膜
３７ａに形成し、この側壁をマスクにしてＳｉ3 Ｎ4 膜
３７ｂを加工する。Ｓｉ3 Ｎ4 膜３７をマスクにして素
子分離領域を形成し、Ｓｉ3 Ｎ4 膜３７ａ、３７ｂに対
応する領域にエミッタ及びグラフトベースを形成する。
このため、グラフトベースの面積を小さくすることがで
き、且つエミッタ形成領域におけるＳｉ基体１４が損傷
を受けず削られることも殆どない。
Description
【０００１】
【産業上の利用分野】本願の発明は、グラフトベースを
有するバイポーラトランジスタの製造方法に関するもの
である。
有するバイポーラトランジスタの製造方法に関するもの
である。
【０００２】
【従来の技術】図２１は、本願の発明の第１従来例で製
造したプレーナ型と称されているＮＰＮバイポーラトラ
ンジスタを示している。この第１従来例では、Ｐ型のＳ
ｉ基板１１の表面に埋め込みコレクタとしてのＮ+ 埋め
込み層１２を選択的に形成した後、Ｎ型のＳｉ層１３を
Ｓｉ基板１１の全面にエピタキシャル成長させて、Ｓｉ
基板１１とＳｉ層１３とでＳｉ基体１４を形成する。
造したプレーナ型と称されているＮＰＮバイポーラトラ
ンジスタを示している。この第１従来例では、Ｐ型のＳ
ｉ基板１１の表面に埋め込みコレクタとしてのＮ+ 埋め
込み層１２を選択的に形成した後、Ｎ型のＳｉ層１３を
Ｓｉ基板１１の全面にエピタキシャル成長させて、Ｓｉ
基板１１とＳｉ層１３とでＳｉ基体１４を形成する。
【０００３】その後、Ｓｉ基体１４の表面にＳｉＯ2 膜
１５を選択的に形成して素子分離領域を形成し、コレク
タ引き出し層としてのＮ+ 不純物層１６と、グラフトベ
ースとしてのＰ+ 不純物層１７と、真性ベースとしての
Ｐ不純物層１８とを、素子活性領域に形成する。そし
て、ＳｉＯ2 膜２１等の絶縁膜を全面に形成し、エミッ
タ形成領域に対応する開口２２をＳｉＯ2 膜２１に形成
する。
１５を選択的に形成して素子分離領域を形成し、コレク
タ引き出し層としてのＮ+ 不純物層１６と、グラフトベ
ースとしてのＰ+ 不純物層１７と、真性ベースとしての
Ｐ不純物層１８とを、素子活性領域に形成する。そし
て、ＳｉＯ2 膜２１等の絶縁膜を全面に形成し、エミッ
タ形成領域に対応する開口２２をＳｉＯ2 膜２１に形成
する。
【０００４】その後、Ｎ型不純物を含む多結晶Ｓｉ膜２
３を形成し、開口２２を介して多結晶Ｓｉ膜２３からＳ
ｉ基体１４へＮ型不純物を拡散させて、エミッタとして
のＮ+ 不純物層２４を形成する。そして、Ｎ+ 不純物層
１６及びＰ+ 不純物層１７に対する開口２５、２６をＳ
ｉＯ2 膜２１に形成し、エミッタ配線、ベース配線及び
コレクタ配線を金属膜２７で形成する。
３を形成し、開口２２を介して多結晶Ｓｉ膜２３からＳ
ｉ基体１４へＮ型不純物を拡散させて、エミッタとして
のＮ+ 不純物層２４を形成する。そして、Ｎ+ 不純物層
１６及びＰ+ 不純物層１７に対する開口２５、２６をＳ
ｉＯ2 膜２１に形成し、エミッタ配線、ベース配線及び
コレクタ配線を金属膜２７で形成する。
【０００５】ところが、以上の第１従来例では、開口２
２に対して開口２６を自己整合的に形成することができ
ず、これらの開口２２、２６同士の間にマスク合わせ余
裕が必要である。また、金属膜２７同士の間に所定の間
隔を確保する必要もある。
２に対して開口２６を自己整合的に形成することができ
ず、これらの開口２２、２６同士の間にマスク合わせ余
裕が必要である。また、金属膜２７同士の間に所定の間
隔を確保する必要もある。
【０００６】これらのために、グラフトベースであるＰ
+ 不純物層１７及び真性ベースであるＰ不純物層１８の
面積を小さくすることができず、ベース・コレクタ接合
による寄生容量を小さくすることができなくて、高周波
特性の優れたバイポーラトランジスタを製造することが
できなかった。
+ 不純物層１７及び真性ベースであるＰ不純物層１８の
面積を小さくすることができず、ベース・コレクタ接合
による寄生容量を小さくすることができなくて、高周波
特性の優れたバイポーラトランジスタを製造することが
できなかった。
【０００７】図２２〜２４は、ポリシリコンベース型と
称されているＮＰＮバイポーラトランジスタを製造する
ための本願の発明の第２従来例を示している。この第２
従来例でも、図２２に示す様に、コレクタ引き出し層と
してのＮ+ 不純物層１６を形成するまでは、図２１に示
した第１従来例と実質的に同様の工程を実行する。
称されているＮＰＮバイポーラトランジスタを製造する
ための本願の発明の第２従来例を示している。この第２
従来例でも、図２２に示す様に、コレクタ引き出し層と
してのＮ+ 不純物層１６を形成するまでは、図２１に示
した第１従来例と実質的に同様の工程を実行する。
【０００８】しかし、この第２従来例では、その後、Ｓ
ｉＯ2 膜２１等の絶縁膜を全面に形成し、このＳｉＯ2
膜２１のうちでベース及びエミッタの形成領域上の部分
を除去する。そして、Ｐ型不純物を含む多結晶Ｓｉ膜３
１とＳｉＯ2 膜３２等の絶縁膜とを順次に形成し、ドラ
イエッチングで、ＳｉＯ2 膜３２及び多結晶Ｓｉ膜３１
をベース引き出し配線の形状に加工すると同時に、エミ
ッタ形成領域に対応する開口２２をＳｉＯ2 膜３２及び
多結晶Ｓｉ膜３１に形成する。
ｉＯ2 膜２１等の絶縁膜を全面に形成し、このＳｉＯ2
膜２１のうちでベース及びエミッタの形成領域上の部分
を除去する。そして、Ｐ型不純物を含む多結晶Ｓｉ膜３
１とＳｉＯ2 膜３２等の絶縁膜とを順次に形成し、ドラ
イエッチングで、ＳｉＯ2 膜３２及び多結晶Ｓｉ膜３１
をベース引き出し配線の形状に加工すると同時に、エミ
ッタ形成領域に対応する開口２２をＳｉＯ2 膜３２及び
多結晶Ｓｉ膜３１に形成する。
【０００９】次に、図２３に示す様に、多結晶Ｓｉ膜３
１からＳｉ基体１４へＰ型不純物を拡散させて、グラフ
トベースとしてのＰ+ 不純物層１７を形成し、開口２２
を介してＳｉ基体１４へＰ型不純物をイオン注入して、
真性ベースとしてのＰ不純物層１８を形成する。その
後、ＳｉＯ2 膜３３等の絶縁膜を全面に堆積させ、この
ＳｉＯ2 膜３３の全面をエッチバックして、ＳｉＯ2 膜
３３から成る側壁を開口２２の内側面に形成すると共に
この側壁の内側に開口３４を形成する。
１からＳｉ基体１４へＰ型不純物を拡散させて、グラフ
トベースとしてのＰ+ 不純物層１７を形成し、開口２２
を介してＳｉ基体１４へＰ型不純物をイオン注入して、
真性ベースとしてのＰ不純物層１８を形成する。その
後、ＳｉＯ2 膜３３等の絶縁膜を全面に堆積させ、この
ＳｉＯ2 膜３３の全面をエッチバックして、ＳｉＯ2 膜
３３から成る側壁を開口２２の内側面に形成すると共に
この側壁の内側に開口３４を形成する。
【００１０】次に、図２４に示す様に、Ｎ型不純物を含
む多結晶Ｓｉ膜２３を形成し、開口３４を介して多結晶
Ｓｉ膜２３からＳｉ基体１４へＮ型不純物を拡散させ
て、エミッタとしてのＮ+ 不純物層２４を形成する。そ
して、Ｎ+ 不純物層１６及び多結晶Ｓｉ膜３１に対する
開口２５、２６をＳｉＯ2 膜２１、３２に形成し、エミ
ッタ配線、ベース配線及びコレクタ配線を金属膜２７で
形成する。
む多結晶Ｓｉ膜２３を形成し、開口３４を介して多結晶
Ｓｉ膜２３からＳｉ基体１４へＮ型不純物を拡散させ
て、エミッタとしてのＮ+ 不純物層２４を形成する。そ
して、Ｎ+ 不純物層１６及び多結晶Ｓｉ膜３１に対する
開口２５、２６をＳｉＯ2 膜２１、３２に形成し、エミ
ッタ配線、ベース配線及びコレクタ配線を金属膜２７で
形成する。
【００１１】以上の第２従来例では、多結晶Ｓｉ膜３１
でベース引き出し配線を形成しているので、Ｐ+ 不純物
層１７が開口２６下にまで広がっている必要がない。ま
た、開口３４を多結晶Ｓｉ膜３１に対して自己整合的に
形成することができるので、これらの開口３４と多結晶
Ｓｉ膜３１との間にマスク合わせ余裕が不要である。
でベース引き出し配線を形成しているので、Ｐ+ 不純物
層１７が開口２６下にまで広がっている必要がない。ま
た、開口３４を多結晶Ｓｉ膜３１に対して自己整合的に
形成することができるので、これらの開口３４と多結晶
Ｓｉ膜３１との間にマスク合わせ余裕が不要である。
【００１２】これらのために、グラフトベースであるＰ
+ 不純物層１７及び真性ベースであるＰ不純物層１８の
面積を小さくすることができ、ベース・コレクタ接合に
よる寄生容量を小さくすることができて、高周波特性の
優れたバイポーラトランジスタを製造することができ
る。
+ 不純物層１７及び真性ベースであるＰ不純物層１８の
面積を小さくすることができ、ベース・コレクタ接合に
よる寄生容量を小さくすることができて、高周波特性の
優れたバイポーラトランジスタを製造することができ
る。
【００１３】
【発明が解決しようとする課題】ところが、図２２〜２
４に示した第２従来例でも、開口２２、３４及びＮ+ 不
純物層２４をＳｉＯ2 膜１５に対して自己整合的に形成
することができないので、グラフトベースであるＰ+ 不
純物層１７の面積を十分には小さくすることができな
い。しかも、図２４からも明らかな様に、Ｐ+ 不純物層
１７の全周においてこのＰ+ 不純物層１７の側面がＳｉ
層１３と接している。このため、ベース・コレクタ接合
による寄生容量を十分には小さくすることができなく
て、高周波特性が十分に優れたバイポーラトランジスタ
を製造することが困難であった。
４に示した第２従来例でも、開口２２、３４及びＮ+ 不
純物層２４をＳｉＯ2 膜１５に対して自己整合的に形成
することができないので、グラフトベースであるＰ+ 不
純物層１７の面積を十分には小さくすることができな
い。しかも、図２４からも明らかな様に、Ｐ+ 不純物層
１７の全周においてこのＰ+ 不純物層１７の側面がＳｉ
層１３と接している。このため、ベース・コレクタ接合
による寄生容量を十分には小さくすることができなく
て、高周波特性が十分に優れたバイポーラトランジスタ
を製造することが困難であった。
【００１４】また、ベース及びエミッタの形成領域で
は、Ｓｉ基体１４上に多結晶Ｓｉ膜３１を直接に堆積さ
せているので、多結晶Ｓｉ膜３１を加工するためのドラ
イエッチングによって、図２２に示した様に、エミッタ
形成領域におけるＳｉ基体１４が照射損傷３５を受け
る。
は、Ｓｉ基体１４上に多結晶Ｓｉ膜３１を直接に堆積さ
せているので、多結晶Ｓｉ膜３１を加工するためのドラ
イエッチングによって、図２２に示した様に、エミッタ
形成領域におけるＳｉ基体１４が照射損傷３５を受け
る。
【００１５】更に、Ｓｉ基体１４と多結晶Ｓｉ膜３１と
ではエッチング選択比が略１であるので、多結晶Ｓｉ膜
３１に対するエッチングの終点を検出することができ
ず、製造工程のばらつきを考慮すると、オーバエッチン
グを多めに行う必要がある。このため、図２２等に示し
た様に、エミッタ形成領域におけるＳｉ基体１４が４０
〜１００ｎｍ程度も削られる。
ではエッチング選択比が略１であるので、多結晶Ｓｉ膜
３１に対するエッチングの終点を検出することができ
ず、製造工程のばらつきを考慮すると、オーバエッチン
グを多めに行う必要がある。このため、図２２等に示し
た様に、エミッタ形成領域におけるＳｉ基体１４が４０
〜１００ｎｍ程度も削られる。
【００１６】エミッタ形成領域におけるＳｉ基体１４が
照射損傷３５を受けると、リーク電流が多くなり、不純
物拡散速度の変動によるＰ不純物層１８の深さやコレク
タ長のばらつきも多くなる。しかも、開口２２を形成し
てからＰ不純物層１８を形成しているので、エミッタ形
成領域におけるＳｉ基体１４が削られると、削れ量のば
らつきによるＰ不純物層１８の深さやコレクタ長のばら
つきも多くなる。
照射損傷３５を受けると、リーク電流が多くなり、不純
物拡散速度の変動によるＰ不純物層１８の深さやコレク
タ長のばらつきも多くなる。しかも、開口２２を形成し
てからＰ不純物層１８を形成しているので、エミッタ形
成領域におけるＳｉ基体１４が削られると、削れ量のば
らつきによるＰ不純物層１８の深さやコレクタ長のばら
つきも多くなる。
【００１７】この結果、Ｐ不純物層１８の深さがばらつ
いてこのＰ不純物層１８とＰ+ 不純物層１７との深さが
互いに異なることによるベース抵抗のばらつきが多く、
コレクタ長がばらつくことによるコレクタ抵抗のばらつ
きも多い。これらのために、特性が優れており且つ特性
のばらつきも少ないバイポーラトランジスタを製造する
ことも困難であった。
いてこのＰ不純物層１８とＰ+ 不純物層１７との深さが
互いに異なることによるベース抵抗のばらつきが多く、
コレクタ長がばらつくことによるコレクタ抵抗のばらつ
きも多い。これらのために、特性が優れており且つ特性
のばらつきも少ないバイポーラトランジスタを製造する
ことも困難であった。
【００１８】
【課題を解決するための手段】請求項１のバイポーラト
ランジスタの製造方法は、半導体基体１４上に第１の絶
縁膜３７を形成する工程と、少なくともエミッタ形成領
域における部分を残して前記第１の絶縁膜３７をその膜
厚の途中まで除去する工程と、前記第１の絶縁膜３７の
うちで少なくとも前記エミッタ形成領域に残した部分の
側面に側壁４２を形成する工程と、前記側壁４２をマス
クにして、前記第１の絶縁膜３７のうちで少なくとも前
記エミッタ形成領域に残した部分以外の部分を除去し
て、少なくとも前記エミッタ形成領域における相対的に
高い部分３７ａとその周囲の相対的に低い部分３７ｂと
から成る断面が凸状の形状に前記第１の絶縁膜３７を加
工する工程と、断面が凸状の前記第１の絶縁膜３７をマ
スクにして、前記半導体基体１４に素子分離領域１５を
形成する工程と、前記素子分離領域１５を形成した後
に、前記第１の絶縁膜３７のうちで前記相対的に低い部
分３７ｂを除去して前記半導体基体１４を露出させる工
程と、前記相対的に低い部分３７ｂを除去した後に、前
記相対的に高い部分３７ａの周囲の前記半導体基体１４
上に、ベース引き出し配線３１用の配線層を形成する工
程と、前記配線層から前記半導体基体１４へ不純物を拡
散させてグラフトベース１７を形成する工程と、前記ベ
ース引き出し配線３１を覆うと共に前記相対的に高い部
分３７ａを露出させる第２の絶縁膜５２を形成する工程
と、前記第２の絶縁膜５２から露出している前記相対的
に高い部分３７ａを除去する工程と、前記半導体基体１
４のうちで前記相対的に高い部分３７ａを除去した領域
に真性ベース１８及びエミッタ２４を形成する工程とを
具備することを特徴としている。
ランジスタの製造方法は、半導体基体１４上に第１の絶
縁膜３７を形成する工程と、少なくともエミッタ形成領
域における部分を残して前記第１の絶縁膜３７をその膜
厚の途中まで除去する工程と、前記第１の絶縁膜３７の
うちで少なくとも前記エミッタ形成領域に残した部分の
側面に側壁４２を形成する工程と、前記側壁４２をマス
クにして、前記第１の絶縁膜３７のうちで少なくとも前
記エミッタ形成領域に残した部分以外の部分を除去し
て、少なくとも前記エミッタ形成領域における相対的に
高い部分３７ａとその周囲の相対的に低い部分３７ｂと
から成る断面が凸状の形状に前記第１の絶縁膜３７を加
工する工程と、断面が凸状の前記第１の絶縁膜３７をマ
スクにして、前記半導体基体１４に素子分離領域１５を
形成する工程と、前記素子分離領域１５を形成した後
に、前記第１の絶縁膜３７のうちで前記相対的に低い部
分３７ｂを除去して前記半導体基体１４を露出させる工
程と、前記相対的に低い部分３７ｂを除去した後に、前
記相対的に高い部分３７ａの周囲の前記半導体基体１４
上に、ベース引き出し配線３１用の配線層を形成する工
程と、前記配線層から前記半導体基体１４へ不純物を拡
散させてグラフトベース１７を形成する工程と、前記ベ
ース引き出し配線３１を覆うと共に前記相対的に高い部
分３７ａを露出させる第２の絶縁膜５２を形成する工程
と、前記第２の絶縁膜５２から露出している前記相対的
に高い部分３７ａを除去する工程と、前記半導体基体１
４のうちで前記相対的に高い部分３７ａを除去した領域
に真性ベース１８及びエミッタ２４を形成する工程とを
具備することを特徴としている。
【００１９】請求項２のバイポーラトランジスタの製造
方法は、請求項１のバイポーラトランジスタの製造方法
において、前記素子分離領域１５を形成した後に、前記
相対的に低い部分３７ｂの一部に隣接する領域における
前記半導体基体１４にトレンチ４４を形成する工程と、
前記トレンチ４４を第３の絶縁膜４６で埋める工程とを
具備することを特徴としている。
方法は、請求項１のバイポーラトランジスタの製造方法
において、前記素子分離領域１５を形成した後に、前記
相対的に低い部分３７ｂの一部に隣接する領域における
前記半導体基体１４にトレンチ４４を形成する工程と、
前記トレンチ４４を第３の絶縁膜４６で埋める工程とを
具備することを特徴としている。
【００２０】請求項３のバイポーラトランジスタの製造
方法は、請求項１または２のバイポーラトランジスタの
製造方法において、前記半導体基体１４上に第４の絶縁
膜６１を形成する工程と、前記第４の絶縁膜６１の少な
くとも表面部６２に対してエッチング選択性を有する第
５の絶縁膜６３を、前記第４の絶縁膜６１上に形成する
工程と、少なくとも前記エミッタ形成領域における部分
を残して前記第５の絶縁膜６３を除去する工程と、少な
くとも前記エミッタ形成領域に残した前記第５の絶縁膜
６３の側面に側壁４２を形成する工程と、前記側壁４２
をマスクにして、少なくとも前記エミッタ形成領域に残
した前記第５の絶縁膜６３下以外の前記第４の絶縁膜６
１を除去して、少なくとも前記エミッタ形成領域におけ
る前記第４及び第５の絶縁膜６１、６３とその周囲の前
記第４の絶縁膜６１とで断面が凸状である前記第１の絶
縁膜３７を形成する工程とを具備することを特徴として
いる。
方法は、請求項１または２のバイポーラトランジスタの
製造方法において、前記半導体基体１４上に第４の絶縁
膜６１を形成する工程と、前記第４の絶縁膜６１の少な
くとも表面部６２に対してエッチング選択性を有する第
５の絶縁膜６３を、前記第４の絶縁膜６１上に形成する
工程と、少なくとも前記エミッタ形成領域における部分
を残して前記第５の絶縁膜６３を除去する工程と、少な
くとも前記エミッタ形成領域に残した前記第５の絶縁膜
６３の側面に側壁４２を形成する工程と、前記側壁４２
をマスクにして、少なくとも前記エミッタ形成領域に残
した前記第５の絶縁膜６３下以外の前記第４の絶縁膜６
１を除去して、少なくとも前記エミッタ形成領域におけ
る前記第４及び第５の絶縁膜６１、６３とその周囲の前
記第４の絶縁膜６１とで断面が凸状である前記第１の絶
縁膜３７を形成する工程とを具備することを特徴として
いる。
【００２１】
【作用】請求項１のバイポーラトランジスタの製造方法
では、第１の絶縁膜３７の相対的に高い部分３７ａに対
して自己整合的に相対的に低い部分３７ｂを形成し、第
１の絶縁膜３７をマスクにして素子分離領域１５を形成
すると共に相対的に高い部分３７ａに対応する領域にエ
ミッタ２４を形成しているので、素子分離領域１５とエ
ミッタ２４とが互いに自己整合的に形成される。このた
め、第１の絶縁膜３７の相対的に低い部分３７ｂに対応
する領域に形成しているグラフトベース１７の面積を小
さくすることができて、ベース・コレクタ接合による寄
生容量を小さくすることができる。
では、第１の絶縁膜３７の相対的に高い部分３７ａに対
して自己整合的に相対的に低い部分３７ｂを形成し、第
１の絶縁膜３７をマスクにして素子分離領域１５を形成
すると共に相対的に高い部分３７ａに対応する領域にエ
ミッタ２４を形成しているので、素子分離領域１５とエ
ミッタ２４とが互いに自己整合的に形成される。このた
め、第１の絶縁膜３７の相対的に低い部分３７ｂに対応
する領域に形成しているグラフトベース１７の面積を小
さくすることができて、ベース・コレクタ接合による寄
生容量を小さくすることができる。
【００２２】また、ベース引き出し配線３１は第１の絶
縁膜３７の相対的に高い部分３７ａの周囲に形成し、相
対的に高い部分３７ａをその後に除去し、この除去した
領域にエミッタ２４を形成している。また、絶縁膜３７
と半導体基体１４とでは、エッチング選択比を大きくす
ることができる。このため、ベース引き出し配線３１を
形成しても、エミッタ形成領域における半導体基体１
４、特に、半導体基体１４の表面におけるエミッタ・ベ
ース接合部が損傷を受けず、エミッタ形成領域における
半導体基体１４が削られることも殆どない。
縁膜３７の相対的に高い部分３７ａの周囲に形成し、相
対的に高い部分３７ａをその後に除去し、この除去した
領域にエミッタ２４を形成している。また、絶縁膜３７
と半導体基体１４とでは、エッチング選択比を大きくす
ることができる。このため、ベース引き出し配線３１を
形成しても、エミッタ形成領域における半導体基体１
４、特に、半導体基体１４の表面におけるエミッタ・ベ
ース接合部が損傷を受けず、エミッタ形成領域における
半導体基体１４が削られることも殆どない。
【００２３】請求項２のバイポーラトランジスタの製造
方法では、第３の絶縁膜４６で埋められたトレンチ４４
を第１の絶縁膜３７の相対的に低い部分３７ｂの一部に
隣接して形成しているので、この相対的に低い部分３７
ｂに対応する領域に形成するグラフトベース１７の側面
の一部はトレンチ４４内の第３の絶縁膜４６で覆われ
る。このため、ベース・コレクタ接合による寄生容量を
更に小さくすることができる。
方法では、第３の絶縁膜４６で埋められたトレンチ４４
を第１の絶縁膜３７の相対的に低い部分３７ｂの一部に
隣接して形成しているので、この相対的に低い部分３７
ｂに対応する領域に形成するグラフトベース１７の側面
の一部はトレンチ４４内の第３の絶縁膜４６で覆われ
る。このため、ベース・コレクタ接合による寄生容量を
更に小さくすることができる。
【００２４】請求項３のバイポーラトランジスタの製造
方法では、第４の絶縁膜６１の少なくとも表面部６２に
対して第５の絶縁膜６３がエッチング選択性を有してい
るので、第４の絶縁膜６１の表面部６２をエッチングの
ストッパにして第５の絶縁膜６３をエッチングすること
によって、断面が凸状である第１の絶縁膜３７を第４及
び第５の絶縁膜６１、６３の積層膜で安定的に形成する
ことができる。
方法では、第４の絶縁膜６１の少なくとも表面部６２に
対して第５の絶縁膜６３がエッチング選択性を有してい
るので、第４の絶縁膜６１の表面部６２をエッチングの
ストッパにして第５の絶縁膜６３をエッチングすること
によって、断面が凸状である第１の絶縁膜３７を第４及
び第５の絶縁膜６１、６３の積層膜で安定的に形成する
ことができる。
【００２５】
【実施例】以下、ＮＰＮバイポーラトランジスタの製造
に適用した本願の発明の第１及び第２実施例を、図１〜
２０を参照しながら説明する。なお、実施例のうちで図
２１〜２４に示した第１及び第２従来例と対応する構成
部分には、これらの従来例と同一の符号を付してある。
に適用した本願の発明の第１及び第２実施例を、図１〜
２０を参照しながら説明する。なお、実施例のうちで図
２１〜２４に示した第１及び第２従来例と対応する構成
部分には、これらの従来例と同一の符号を付してある。
【００２６】図１〜１０が、第１実施例を示している。
この第１実施例では、図１に示す様に、Ｐ型のＳｉ基板
１１を熱酸化してその表面にＳｉＯ2 膜（図示せず）を
形成し、フォトリソグラフィ及びエッチングによってこ
のＳｉＯ2 膜に開口を選択的に形成する。そして、Ｓｉ
基板１１上にアンチモンガラス膜（図示せず）を堆積さ
せ、このアンチモンガラス膜からＳｉ基板１１中へＳｂ
を拡散させて、埋め込みコレクタとしてのＮ+ 埋め込み
層１２をＳｉ基板１１の表面に選択的に形成する。
この第１実施例では、図１に示す様に、Ｐ型のＳｉ基板
１１を熱酸化してその表面にＳｉＯ2 膜（図示せず）を
形成し、フォトリソグラフィ及びエッチングによってこ
のＳｉＯ2 膜に開口を選択的に形成する。そして、Ｓｉ
基板１１上にアンチモンガラス膜（図示せず）を堆積さ
せ、このアンチモンガラス膜からＳｉ基板１１中へＳｂ
を拡散させて、埋め込みコレクタとしてのＮ+ 埋め込み
層１２をＳｉ基板１１の表面に選択的に形成する。
【００２７】その後、アンチモンガラス膜及びＳｉＯ2
膜の全面をエッチングしてこれらを除去し、厚さ１μｍ
で比抵抗１Ω・ｃｍのＮ型のＳｉ層１３をＳｉ基板１１
の全面にエピタキシャル成長させて、Ｓｉ基板１１とＳ
ｉ層１３とでＳｉ基体１４を形成する。
膜の全面をエッチングしてこれらを除去し、厚さ１μｍ
で比抵抗１Ω・ｃｍのＮ型のＳｉ層１３をＳｉ基板１１
の全面にエピタキシャル成長させて、Ｓｉ基板１１とＳ
ｉ層１３とでＳｉ基体１４を形成する。
【００２８】次に、図２に示す様に、Ｓｉ基体１４を熱
酸化してその表面に膜厚が１０ｎｍ程度のＳｉＯ2 膜３
６を形成し、膜厚が５５０ｎｍ程度のＳｉ3 Ｎ4 膜３７
と膜厚が１５０ｎｍ程度のＳｉＯ2 膜４１とをＣＶＤ法
でＳｉＯ2 膜３６上に順次に堆積させる。その後、エミ
ッタ形成領域及びコレクタ引き出し層の中央部の形状の
フォトレジストをマスクにして、ＳｉＯ2 膜４１とＳｉ
3 Ｎ4 膜３７のうちで４５０ｎｍの膜厚分とを連続的に
エッチングする。
酸化してその表面に膜厚が１０ｎｍ程度のＳｉＯ2 膜３
６を形成し、膜厚が５５０ｎｍ程度のＳｉ3 Ｎ4 膜３７
と膜厚が１５０ｎｍ程度のＳｉＯ2 膜４１とをＣＶＤ法
でＳｉＯ2 膜３６上に順次に堆積させる。その後、エミ
ッタ形成領域及びコレクタ引き出し層の中央部の形状の
フォトレジストをマスクにして、ＳｉＯ2 膜４１とＳｉ
3 Ｎ4 膜３７のうちで４５０ｎｍの膜厚分とを連続的に
エッチングする。
【００２９】そして、膜厚が５００ｎｍ程度のＳｉＯ2
膜４２をＣＶＤ法で堆積させ、このＳｉＯ2 膜４２の全
面をエッチバックして、ＳｉＯ2 膜４１とエッチングし
た膜厚分のＳｉ3 Ｎ4 膜３７との側面に、ＳｉＯ2 膜４
２から成る側壁を形成する。ＳｉＯ2 膜４２のエッチバ
ックに際しては、ＳｉＯ2 膜４１が６０ｎｍ以上の膜厚
で残る様に、条件を設定する。
膜４２をＣＶＤ法で堆積させ、このＳｉＯ2 膜４２の全
面をエッチバックして、ＳｉＯ2 膜４１とエッチングし
た膜厚分のＳｉ3 Ｎ4 膜３７との側面に、ＳｉＯ2 膜４
２から成る側壁を形成する。ＳｉＯ2 膜４２のエッチバ
ックに際しては、ＳｉＯ2 膜４１が６０ｎｍ以上の膜厚
で残る様に、条件を設定する。
【００３０】その後、ＳｉＯ2 膜４１、４２をマスクに
してＳｉ3 Ｎ4 膜３７をエッチングして、エミッタ形成
領域及びコレクタ引き出し層の中央部に対応する高い部
分のＳｉ3 Ｎ4 膜３７ａとその周囲の低い部分のＳｉ3
Ｎ4 膜３７ｂとから成る断面が凸状の形状にＳｉ3 Ｎ4
膜３７を加工する。
してＳｉ3 Ｎ4 膜３７をエッチングして、エミッタ形成
領域及びコレクタ引き出し層の中央部に対応する高い部
分のＳｉ3 Ｎ4 膜３７ａとその周囲の低い部分のＳｉ3
Ｎ4 膜３７ｂとから成る断面が凸状の形状にＳｉ3 Ｎ4
膜３７を加工する。
【００３１】このとき、オーバエッチングによって、Ｓ
ｉ3 Ｎ4 膜３７下以外のＳｉＯ2 膜３６も除去される。
なお、ＳｉＯ2 膜４２から成る側壁をマスクにしてＳｉ
3 Ｎ4 膜３７ｂを形成しているので、このＳｉ3 Ｎ4 膜
３７ｂはＳｉ3 Ｎ4 膜３７ａに対して自己整合的に形成
される。
ｉ3 Ｎ4 膜３７下以外のＳｉＯ2 膜３６も除去される。
なお、ＳｉＯ2 膜４２から成る側壁をマスクにしてＳｉ
3 Ｎ4 膜３７ｂを形成しているので、このＳｉ3 Ｎ4 膜
３７ｂはＳｉ3 Ｎ4 膜３７ａに対して自己整合的に形成
される。
【００３２】そして、ＳｉＯ2 膜４１、４２をマスクに
して、２００ｎｍ程度の深さだけＳｉ基体１４をエッチ
ングする。このエッチングは後のリセスＬＯＣＯＳ法の
ためであり、リセスＬＯＣＯＳ法を行わないのであれ
は、Ｓｉ基体１４をエッチングする必要はない。
して、２００ｎｍ程度の深さだけＳｉ基体１４をエッチ
ングする。このエッチングは後のリセスＬＯＣＯＳ法の
ためであり、リセスＬＯＣＯＳ法を行わないのであれ
は、Ｓｉ基体１４をエッチングする必要はない。
【００３３】次に、図３に示す様に、異方性エッチング
でＳｉＯ2 膜４１、４２を除去し、Ｓｉ3 Ｎ4 膜３７を
酸化防止膜にすると共にＳｉＯ2 膜３６を緩衝膜にする
ＬＯＣＯＳ法等で、膜厚が４００ｎｍ程度のＳｉＯ2 膜
１５をＳｉ基体１４の表面に選択的に形成して素子分離
領域を形成する。
でＳｉＯ2 膜４１、４２を除去し、Ｓｉ3 Ｎ4 膜３７を
酸化防止膜にすると共にＳｉＯ2 膜３６を緩衝膜にする
ＬＯＣＯＳ法等で、膜厚が４００ｎｍ程度のＳｉＯ2 膜
１５をＳｉ基体１４の表面に選択的に形成して素子分離
領域を形成する。
【００３４】次に、図４に示す様に、バイポーラトラン
ジスタ形成領域とその周囲の素子分離領域との境界に隣
接している部分のＳｉＯ2 膜１５及びＳｉ3 Ｎ4 膜３７
を露出させる形状にフォトレジスト４３を加工し、これ
らのフォトレジスト４３及びＳｉ3 Ｎ4 膜３７をマスク
にして、ＳｉＯ2 膜１５を異方性エッチングする。
ジスタ形成領域とその周囲の素子分離領域との境界に隣
接している部分のＳｉＯ2 膜１５及びＳｉ3 Ｎ4 膜３７
を露出させる形状にフォトレジスト４３を加工し、これ
らのフォトレジスト４３及びＳｉ3 Ｎ4 膜３７をマスク
にして、ＳｉＯ2 膜１５を異方性エッチングする。
【００３５】そして、フォトレジスト４３を除去した
後、ＳｉＯ2 膜１５及びＳｉ3 Ｎ4 膜３７をマスクにし
て、Ｓｉ基体１４を２〜３μｍ程度の深さに異方性エッ
チングして、トレンチ４４を形成する。なお、Ｓｉ3 Ｎ
4 膜３７ｂはエミッタ形成領域に対応するＳｉ3 Ｎ4 膜
３７ａに対して自己整合的に形成されており、トレンチ
４４はＳｉ3 Ｎ4 膜３７ｂに接して形成されるので、こ
のトレンチ４４は少なくともエミッタ形成領域に対して
自己整合的に形成される。
後、ＳｉＯ2 膜１５及びＳｉ3 Ｎ4 膜３７をマスクにし
て、Ｓｉ基体１４を２〜３μｍ程度の深さに異方性エッ
チングして、トレンチ４４を形成する。なお、Ｓｉ3 Ｎ
4 膜３７ｂはエミッタ形成領域に対応するＳｉ3 Ｎ4 膜
３７ａに対して自己整合的に形成されており、トレンチ
４４はＳｉ3 Ｎ4 膜３７ｂに接して形成されるので、こ
のトレンチ４４は少なくともエミッタ形成領域に対して
自己整合的に形成される。
【００３６】次に、図５に示す様に、熱酸化でトレンチ
４４内のＳｉ基体１４の表面にＳｉＯ2 膜４５を形成し
た後、４００℃の温度でＢＰＳＧ膜４６を堆積させ且つ
エッチバックして、このＢＰＳＧ膜４６でトレンチ４４
を埋める。
４４内のＳｉ基体１４の表面にＳｉＯ2 膜４５を形成し
た後、４００℃の温度でＢＰＳＧ膜４６を堆積させ且つ
エッチバックして、このＢＰＳＧ膜４６でトレンチ４４
を埋める。
【００３７】次に、図６に示す様に、バイポーラトラン
ジスタのエミッタ及びベースの形成領域をフォトレジス
ト（図示せず）で覆い、このフォトレジストをマスクに
して、その他の領域におけるＳｉ3 Ｎ4 膜３７を除去す
る。その後、今度は、バイポーラトランジスタのエミッ
タ及びベース形成領域以外の領域をフォトレジスト（図
示せず）で覆い、このフォトレジストをマスクにしてＳ
ｉ3 Ｎ4 膜３７を１２０ｎｍ程度の膜厚に亙ってエッチ
ングする。
ジスタのエミッタ及びベースの形成領域をフォトレジス
ト（図示せず）で覆い、このフォトレジストをマスクに
して、その他の領域におけるＳｉ3 Ｎ4 膜３７を除去す
る。その後、今度は、バイポーラトランジスタのエミッ
タ及びベース形成領域以外の領域をフォトレジスト（図
示せず）で覆い、このフォトレジストをマスクにしてＳ
ｉ3 Ｎ4 膜３７を１２０ｎｍ程度の膜厚に亙ってエッチ
ングする。
【００３８】そして、引き続きＳｉＯ2 膜３６をエッチ
ングして、Ｓｉ3 Ｎ4 膜３７ｂに対応していた領域のＳ
ｉ基体１４を露出させる。このとき、エミッタ形成領域
には、Ｓｉ3 Ｎ4 膜３７ａが３８０〜４３０ｎｍ程度の
膜厚で残る。この状態から、Ｓｉ3 Ｎ4 膜３７をマスク
にして、６０ｋｅＶの加速エネルギ及び１×１０14ｃｍ
-2のドーズ量でＳｉ基体１４へＢＦ2 + を４５°の角度
で斜め回転イオン注入して、リンクベースとしてのＰ不
純物層４７を形成する。
ングして、Ｓｉ3 Ｎ4 膜３７ｂに対応していた領域のＳ
ｉ基体１４を露出させる。このとき、エミッタ形成領域
には、Ｓｉ3 Ｎ4 膜３７ａが３８０〜４３０ｎｍ程度の
膜厚で残る。この状態から、Ｓｉ3 Ｎ4 膜３７をマスク
にして、６０ｋｅＶの加速エネルギ及び１×１０14ｃｍ
-2のドーズ量でＳｉ基体１４へＢＦ2 + を４５°の角度
で斜め回転イオン注入して、リンクベースとしてのＰ不
純物層４７を形成する。
【００３９】その後、フォトレジスト（図示せず）をマ
スクにして、５０ｋｅＶの加速エネルギ及び５×１０15
ｃｍ-2のドーズ量と３６０ｋｅＶの加速エネルギ及び１
×１０14ｃｍ-2のドーズ量との２段階でＰｈｏｓ+ をイ
オン注入して、コレクタ引き出し層としてのＮ+ 不純物
層１６を形成する。
スクにして、５０ｋｅＶの加速エネルギ及び５×１０15
ｃｍ-2のドーズ量と３６０ｋｅＶの加速エネルギ及び１
×１０14ｃｍ-2のドーズ量との２段階でＰｈｏｓ+ をイ
オン注入して、コレクタ引き出し層としてのＮ+ 不純物
層１６を形成する。
【００４０】そして、別のフォトレジスト（図示せず）
をマスクにして、３６０ｋｅＶの加速エネルギ及び３×
１０13ｃｍ-2のドーズ量でＳｉ基体１４へＢ+ をイオン
注入して、ＮＭＯＳトランジスタ用のチャネルストッパ
としてのＰ不純物層５１を形成する。従って、Ｓｉ基体
１４にＮＭＯＳトランジスタを形成しなければ、このＰ
不純物層５１を形成する必要はない。
をマスクにして、３６０ｋｅＶの加速エネルギ及び３×
１０13ｃｍ-2のドーズ量でＳｉ基体１４へＢ+ をイオン
注入して、ＮＭＯＳトランジスタ用のチャネルストッパ
としてのＰ不純物層５１を形成する。従って、Ｓｉ基体
１４にＮＭＯＳトランジスタを形成しなければ、このＰ
不純物層５１を形成する必要はない。
【００４１】次に、図７に示す様に、膜厚が２５０ｎｍ
程度の多結晶Ｓｉ膜３１を全面に堆積させ、５０ｋｅＶ
の加速エネルギ及び５×１０15ｃｍ-2のドーズ量で多結
晶Ｓｉ膜３１へＢＦ2 + をイオン注入した後、８５０℃
の温度の熱処理を行う。この結果、多結晶Ｓｉ膜３１へ
イオン注入したＢが活性化すると共に、多結晶Ｓｉ膜３
１からＳｉ基体１４へＢが拡散してグラフトベースとし
てのＰ+ 不純物層１７が形成される。
程度の多結晶Ｓｉ膜３１を全面に堆積させ、５０ｋｅＶ
の加速エネルギ及び５×１０15ｃｍ-2のドーズ量で多結
晶Ｓｉ膜３１へＢＦ2 + をイオン注入した後、８５０℃
の温度の熱処理を行う。この結果、多結晶Ｓｉ膜３１へ
イオン注入したＢが活性化すると共に、多結晶Ｓｉ膜３
１からＳｉ基体１４へＢが拡散してグラフトベースとし
てのＰ+ 不純物層１７が形成される。
【００４２】その後、フォトレジスト（図示せず）を全
面に塗布し、このフォトレジストと多結晶Ｓｉ膜３１と
をエッチング選択比が１に近い条件でエッチバックす
る。このエッチバックは、Ｓｉ3 Ｎ4 膜３７が露出して
から更に８０ｎｍの膜厚に亙って行う。そして、別のフ
ォトレジスト（図示せず）をマスクにしたエッチング
で、多結晶Ｓｉ膜３１をベース引き出し配線の形状に加
工する。
面に塗布し、このフォトレジストと多結晶Ｓｉ膜３１と
をエッチング選択比が１に近い条件でエッチバックす
る。このエッチバックは、Ｓｉ3 Ｎ4 膜３７が露出して
から更に８０ｎｍの膜厚に亙って行う。そして、別のフ
ォトレジスト（図示せず）をマスクにしたエッチング
で、多結晶Ｓｉ膜３１をベース引き出し配線の形状に加
工する。
【００４３】次に、図８に示す様に、膜厚が４００ｎｍ
程度のＳｉＯ2 膜５２をＣＶＤ法で全面に堆積させ、こ
のＳｉＯ2 膜５２上の全面にフォトレジスト（図示せ
ず）を塗布する。そして、これらのフォトレジストとＳ
ｉＯ2 膜５２とをエッチング選択比が１に近い条件でエ
ッチバックして、Ｓｉ3 Ｎ4 膜３７の表面を露出させ
る。
程度のＳｉＯ2 膜５２をＣＶＤ法で全面に堆積させ、こ
のＳｉＯ2 膜５２上の全面にフォトレジスト（図示せ
ず）を塗布する。そして、これらのフォトレジストとＳ
ｉＯ2 膜５２とをエッチング選択比が１に近い条件でエ
ッチバックして、Ｓｉ3 Ｎ4 膜３７の表面を露出させ
る。
【００４４】次に、図９に示す様に、Ｓｉ3 Ｎ4 膜３７
を選択的にウエットエッチングして、エミッタ形成領域
に対応する開口２２をＳｉＯ2 膜５２及び多結晶Ｓｉ膜
３１に形成する。そして、６０ｋｅＶの加速エネルギ及
び３×１０13ｃｍ-2のドーズ量で開口２２を介してＳｉ
基体１４へＢＦ2 + を１５°の角度で斜め回転イオン注
入して、真性ベースとしてのＰ不純物層１８を形成す
る。
を選択的にウエットエッチングして、エミッタ形成領域
に対応する開口２２をＳｉＯ2 膜５２及び多結晶Ｓｉ膜
３１に形成する。そして、６０ｋｅＶの加速エネルギ及
び３×１０13ｃｍ-2のドーズ量で開口２２を介してＳｉ
基体１４へＢＦ2 + を１５°の角度で斜め回転イオン注
入して、真性ベースとしてのＰ不純物層１８を形成す
る。
【００４５】その後、膜厚が２００ｎｍ程度のＳｉＯ2
膜３３をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜３
３の全面をエッチバックして、ＳｉＯ2 膜３３から成る
側壁を開口２２の内側面に形成すると共にこの側壁の内
側に開口３４を形成する。
膜３３をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜３
３の全面をエッチバックして、ＳｉＯ2 膜３３から成る
側壁を開口２２の内側面に形成すると共にこの側壁の内
側に開口３４を形成する。
【００４６】その後、膜厚が１５０ｎｍ程度の多結晶Ｓ
ｉ膜２３を６２０℃の温度で全面に堆積させ、４５ｋｅ
Ｖの加速エネルギ及び１．５×１０16ｃｍ-2のドーズ量
で多結晶Ｓｉ膜２３の全面にＡｓ+ をイオン注入する。
そして、エミッタ電極の形状のフォトレジスト（図示せ
ず）をマスクにして、多結晶Ｓｉ膜２３をエッチングす
る。
ｉ膜２３を６２０℃の温度で全面に堆積させ、４５ｋｅ
Ｖの加速エネルギ及び１．５×１０16ｃｍ-2のドーズ量
で多結晶Ｓｉ膜２３の全面にＡｓ+ をイオン注入する。
そして、エミッタ電極の形状のフォトレジスト（図示せ
ず）をマスクにして、多結晶Ｓｉ膜２３をエッチングす
る。
【００４７】次に、図１０に示す様に、ＳｉＯ2 膜５３
とＢＰＳＧ膜５４とをＣＶＤ法で順次に堆積させ、９０
０℃の温度でＢＰＳＧ膜５４をリフローさせる。このリ
フロー時に、多結晶Ｓｉ膜２３からＳｉ基体１４へＡｓ
が拡散して、エミッタとしてのＮ+ 不純物層２４が形成
される。なお、ＳｉＯ2 膜５３はＢＰＳＧ膜５４から多
結晶Ｓｉ膜２３へＢが拡散するのを防止するためのもの
である。
とＢＰＳＧ膜５４とをＣＶＤ法で順次に堆積させ、９０
０℃の温度でＢＰＳＧ膜５４をリフローさせる。このリ
フロー時に、多結晶Ｓｉ膜２３からＳｉ基体１４へＡｓ
が拡散して、エミッタとしてのＮ+ 不純物層２４が形成
される。なお、ＳｉＯ2 膜５３はＢＰＳＧ膜５４から多
結晶Ｓｉ膜２３へＢが拡散するのを防止するためのもの
である。
【００４８】その後、フォトレジスト（図示せず）をマ
スクにした異方性エッチングで、Ｎ+ 不純物層１６及び
多結晶Ｓｉ膜３１、２３に対する開口２５、２６、５５
をＢＰＳＧ膜５４及びＳｉＯ2 膜５３、５２、３６に形
成する。そして、Ａｌ合金膜やＡｌ多層膜等である金属
膜２７をスパッタリングで全面に堆積させ、フォトレジ
スト（図示せず）をマスクにしたエッチングで、エミッ
タ配線、ベース配線、コレクタ配線やボンディングパッ
ド（図示せず）等を金属膜２７で形成する。
スクにした異方性エッチングで、Ｎ+ 不純物層１６及び
多結晶Ｓｉ膜３１、２３に対する開口２５、２６、５５
をＢＰＳＧ膜５４及びＳｉＯ2 膜５３、５２、３６に形
成する。そして、Ａｌ合金膜やＡｌ多層膜等である金属
膜２７をスパッタリングで全面に堆積させ、フォトレジ
スト（図示せず）をマスクにしたエッチングで、エミッ
タ配線、ベース配線、コレクタ配線やボンディングパッ
ド（図示せず）等を金属膜２７で形成する。
【００４９】その後、フォーミングガス中で４００℃の
温度のアニールを行ってから、膜厚が１μｍ程度のＳｉ
3 Ｎ4 膜５６をプラズマＣＶＤ法で全面に堆積させる。
そして、フォトレジスト（図示せず）をマスクにしたエ
ッチングで、ボンディングパッドに対する開口（図示せ
ず）をＳｉ3 Ｎ4 膜５６に形成して、このバイポーラト
ランジスタを完成させる。
温度のアニールを行ってから、膜厚が１μｍ程度のＳｉ
3 Ｎ4 膜５６をプラズマＣＶＤ法で全面に堆積させる。
そして、フォトレジスト（図示せず）をマスクにしたエ
ッチングで、ボンディングパッドに対する開口（図示せ
ず）をＳｉ3 Ｎ4 膜５６に形成して、このバイポーラト
ランジスタを完成させる。
【００５０】図１１〜２０が、第２実施例を示してい
る。この第２実施例でも、図１１、１２に示す様に、Ｓ
ｉ基体１４の表面にＳｉＯ2 膜３６を形成するまでは、
図１〜１０に示した第１実施例と実質的に同様に工程を
実行する。
る。この第２実施例でも、図１１、１２に示す様に、Ｓ
ｉ基体１４の表面にＳｉＯ2 膜３６を形成するまでは、
図１〜１０に示した第１実施例と実質的に同様に工程を
実行する。
【００５１】しかし、この第２実施例では、その後、膜
厚が３５０ｎｍ程度のＳｉ3 Ｎ4 膜６１と膜厚が１５ｎ
ｍ程度のＳｉＯ2 膜６２と膜厚が３５０ｎｍ程度のＳｉ
3 Ｎ4 膜６３と膜厚が２００ｎｍ程度のＳｉＯ2 膜４１
とを、ＣＶＤ法でＳｉＯ2 膜３６上に順次に堆積させ
る。その後、エミッタ形成領域及びコレクタ引き出し層
の中央部の形状のフォトレジストをマスクにすると共に
ＳｉＯ2 膜６２をストッパにして、ＳｉＯ2 膜４１とＳ
ｉ3 Ｎ4 膜６３とを連続的にエッチングする。
厚が３５０ｎｍ程度のＳｉ3 Ｎ4 膜６１と膜厚が１５ｎ
ｍ程度のＳｉＯ2 膜６２と膜厚が３５０ｎｍ程度のＳｉ
3 Ｎ4 膜６３と膜厚が２００ｎｍ程度のＳｉＯ2 膜４１
とを、ＣＶＤ法でＳｉＯ2 膜３６上に順次に堆積させ
る。その後、エミッタ形成領域及びコレクタ引き出し層
の中央部の形状のフォトレジストをマスクにすると共に
ＳｉＯ2 膜６２をストッパにして、ＳｉＯ2 膜４１とＳ
ｉ3 Ｎ4 膜６３とを連続的にエッチングする。
【００５２】そして、膜厚が５００ｎｍ程度のＳｉＯ2
膜４２をＣＶＤ法で堆積させ、このＳｉＯ2 膜４２の全
面をエッチバックして、ＳｉＯ2 膜４１及びＳｉ3 Ｎ4
膜６３の側面に、ＳｉＯ2 膜４２から成る側壁を形成す
る。ＳｉＯ2 膜４２のエッチバックに際しては、ＳｉＯ
2 膜４１が１５０ｎｍ以上の膜厚で残る様に、条件を設
定する。その後は、図１２〜２０に示す様に、再び上述
の第１実施例と実質的に同様の工程を実行して、このバ
イポーラトランジスタを完成させる。
膜４２をＣＶＤ法で堆積させ、このＳｉＯ2 膜４２の全
面をエッチバックして、ＳｉＯ2 膜４１及びＳｉ3 Ｎ4
膜６３の側面に、ＳｉＯ2 膜４２から成る側壁を形成す
る。ＳｉＯ2 膜４２のエッチバックに際しては、ＳｉＯ
2 膜４１が１５０ｎｍ以上の膜厚で残る様に、条件を設
定する。その後は、図１２〜２０に示す様に、再び上述
の第１実施例と実質的に同様の工程を実行して、このバ
イポーラトランジスタを完成させる。
【００５３】なお、以上の第１及び第２実施例の何れに
おいても、ベース引き出し配線及びエミッタ電極を夫々
多結晶Ｓｉ膜３１及び多結晶Ｓｉ膜２３で形成している
が、ベース引き出し配線はポリサイド膜等で形成しても
よく、エミッタ電極もポリサイド膜や非晶質Ｓｉ膜等で
形成してもよい。
おいても、ベース引き出し配線及びエミッタ電極を夫々
多結晶Ｓｉ膜３１及び多結晶Ｓｉ膜２３で形成している
が、ベース引き出し配線はポリサイド膜等で形成しても
よく、エミッタ電極もポリサイド膜や非晶質Ｓｉ膜等で
形成してもよい。
【００５４】
【発明の効果】請求項１のバイポーラトランジスタの製
造方法では、グラフトベースの面積を小さくすることが
できて、ベース・コレクタ接合による寄生容量を小さく
することができるので、高周波特性の優れたバイポーラ
トランジスタを製造することができる。
造方法では、グラフトベースの面積を小さくすることが
できて、ベース・コレクタ接合による寄生容量を小さく
することができるので、高周波特性の優れたバイポーラ
トランジスタを製造することができる。
【００５５】また、エミッタ形成領域における半導体基
体、特に、半導体基体の表面におけるエミッタ・ベース
接合部が損傷を受けないので、リーク電流が少なく、不
純物拡散速度の変動による真性ベースの深さやコレクタ
長のばらつきも少ない。しかも、エミッタ形成領域にお
ける半導体基体が削られることも殆どないので、削れ量
のばらつきによる真性ベースの深さやコレクタ長のばら
つきも少ない。
体、特に、半導体基体の表面におけるエミッタ・ベース
接合部が損傷を受けないので、リーク電流が少なく、不
純物拡散速度の変動による真性ベースの深さやコレクタ
長のばらつきも少ない。しかも、エミッタ形成領域にお
ける半導体基体が削られることも殆どないので、削れ量
のばらつきによる真性ベースの深さやコレクタ長のばら
つきも少ない。
【００５６】この結果、真性ベースの深さがばらつくこ
とによるベース抵抗のばらつきが少なく、コレクタ長が
ばらつくことによるコレクタ抵抗のばらつきも少ない。
このため、特性が優れており且つ特性のばらつきも少な
いバイポーラトランジスタを製造することができる。
とによるベース抵抗のばらつきが少なく、コレクタ長が
ばらつくことによるコレクタ抵抗のばらつきも少ない。
このため、特性が優れており且つ特性のばらつきも少な
いバイポーラトランジスタを製造することができる。
【００５７】請求項２のバイポーラトランジスタの製造
方法では、グラフトベースの側面の一部をトレンチ内の
絶縁膜で覆って、ベース・コレクタ接合による寄生容量
を更に小さくすることができるので、高周波特性の更に
優れたバイポーラトランジスタを製造することができ
る。
方法では、グラフトベースの側面の一部をトレンチ内の
絶縁膜で覆って、ベース・コレクタ接合による寄生容量
を更に小さくすることができるので、高周波特性の更に
優れたバイポーラトランジスタを製造することができ
る。
【００５８】請求項３のバイポーラトランジスタの製造
方法では、断面が凸状の絶縁膜を安定的に形成すること
ができるので、高周波特性が優れており且つ特性のばら
つきも少ないバイポーラトランジスタを安定的に製造す
ることができる。
方法では、断面が凸状の絶縁膜を安定的に形成すること
ができるので、高周波特性が優れており且つ特性のばら
つきも少ないバイポーラトランジスタを安定的に製造す
ることができる。
【図１】本願の発明の第１実施例の最初の工程を示す側
断面図である。
断面図である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】図８に続く工程を示す側断面図である。
【図１０】図９に続く工程を示す側断面図である。
【図１１】本願の発明の第２実施例の最初の工程を示す
側断面図である。
側断面図である。
【図１２】図１１に続く工程を示す側断面図である。
【図１３】図１２に続く工程を示す側断面図である。
【図１４】図１３に続く工程を示す側断面図である。
【図１５】図１４に続く工程を示す側断面図である。
【図１６】図１５に続く工程を示す側断面図である。
【図１７】図１６に続く工程を示す側断面図である。
【図１８】図１７に続く工程を示す側断面図である。
【図１９】図１８に続く工程を示す側断面図である。
【図２０】図１９に続く工程を示す側断面図である。
【図２１】本願の発明の第１従来例で製造したバイポー
ラトランジスタの側断面図である。
ラトランジスタの側断面図である。
【図２２】本願の発明の第２従来例の最初の工程を示す
側断面図である。
側断面図である。
【図２３】図２２に続く工程を示す側断面図である。
【図２４】図２３に続く工程を示す側断面図である。
１４ Ｓｉ基体 １５ ＳｉＯ2 膜 １７ Ｐ+ 不純物層 １８ Ｐ不純物層 ２４ Ｎ+ 不純物層 ３１ 多結晶Ｓｉ膜 ３７ Ｓｉ3 Ｎ4 膜 ３７ａ Ｓｉ3 Ｎ4 膜 ３７ｂ Ｓｉ3 Ｎ4 膜 ４２ ＳｉＯ2 膜 ４４ トレンチ ４６ ＢＰＳＧ膜 ５２ ＳｉＯ2 膜 ６１ Ｓｉ3 Ｎ4 膜 ６２ ＳｉＯ2 膜 ６３ Ｓｉ3 Ｎ4 膜
Claims (3)
- 【請求項１】 半導体基体上に第１の絶縁膜を形成する
工程と、 少なくともエミッタ形成領域における部分を残して前記
第１の絶縁膜をその膜厚の途中まで除去する工程と、 前記第１の絶縁膜のうちで少なくとも前記エミッタ形成
領域に残した部分の側面に側壁を形成する工程と、 前記側壁をマスクにして、前記第１の絶縁膜のうちで少
なくとも前記エミッタ形成領域に残した部分以外の部分
を除去して、少なくとも前記エミッタ形成領域における
相対的に高い部分とその周囲の相対的に低い部分とから
成る断面が凸状の形状に前記第１の絶縁膜を加工する工
程と、 断面が凸状の前記第１の絶縁膜をマスクにして、前記半
導体基体に素子分離領域を形成する工程と、 前記素子分離領域を形成した後に、前記第１の絶縁膜の
うちで前記相対的に低い部分を除去して前記半導体基体
を露出させる工程と、 前記相対的に低い部分を除去した後に、前記相対的に高
い部分の周囲の前記半導体基体上に、ベース引き出し配
線用の配線層を形成する工程と、 前記配線層から前記半導体基体へ不純物を拡散させてグ
ラフトベースを形成する工程と、 前記ベース引き出し配線を覆うと共に前記相対的に高い
部分を露出させる第２の絶縁膜を形成する工程と、 前記第２の絶縁膜から露出している前記相対的に高い部
分を除去する工程と、 前記半導体基体のうちで前記相対的に高い部分を除去し
た領域に真性ベース及びエミッタを形成する工程とを具
備することを特徴とするバイポーラトランジスタの製造
方法。 - 【請求項２】 前記素子分離領域を形成した後に、前記
相対的に低い部分の一部に隣接する領域における前記半
導体基体にトレンチを形成する工程と、 前記トレンチを第３の絶縁膜で埋める工程とを具備する
ことを特徴とする請求項１記載のバイポーラトランジス
タの製造方法。 - 【請求項３】 前記半導体基体上に第４の絶縁膜を形成
する工程と、 前記第４の絶縁膜の少なくとも表面部に対してエッチン
グ選択性を有する第５の絶縁膜を、前記第４の絶縁膜上
に形成する工程と、 少なくとも前記エミッタ形成領域における部分を残して
前記第５の絶縁膜を除去する工程と、 少なくとも前記エミッタ形成領域に残した前記第５の絶
縁膜の側面に側壁を形成する工程と、 前記側壁をマスクにして、少なくとも前記エミッタ形成
領域に残した前記第５の絶縁膜下以外の前記第４の絶縁
膜を除去して、少なくとも前記エミッタ形成領域におけ
る前記第４及び第５の絶縁膜とその周囲の前記第４の絶
縁膜とで断面が凸状である前記第１の絶縁膜を形成する
工程とを具備することを特徴とする請求項１または２記
載のバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19360694A JP3252385B2 (ja) | 1994-07-26 | 1994-07-26 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19360694A JP3252385B2 (ja) | 1994-07-26 | 1994-07-26 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845952A true JPH0845952A (ja) | 1996-02-16 |
| JP3252385B2 JP3252385B2 (ja) | 2002-02-04 |
Family
ID=16310748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19360694A Expired - Fee Related JP3252385B2 (ja) | 1994-07-26 | 1994-07-26 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3252385B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343803A (ja) * | 2001-05-17 | 2002-11-29 | Rohm Co Ltd | 半導体装置の製造方法 |
-
1994
- 1994-07-26 JP JP19360694A patent/JP3252385B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343803A (ja) * | 2001-05-17 | 2002-11-29 | Rohm Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3252385B2 (ja) | 2002-02-04 |
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| LAPS | Cancellation because of no payment of annual fees |