JPS60244036A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS60244036A JPS60244036A JP59098752A JP9875284A JPS60244036A JP S60244036 A JPS60244036 A JP S60244036A JP 59098752 A JP59098752 A JP 59098752A JP 9875284 A JP9875284 A JP 9875284A JP S60244036 A JPS60244036 A JP S60244036A
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- JP
- Japan
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- semiconductor
- oxide film
- layer
- silicon
- recessed part
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置において半導体酸化膜を利用したア
イソレーション（素子間分離）技術に関する。
イソレーション（素子間分離）技術に関する。
ＩＣ，ＬＳＩのごとき一つの半導体基体上に板数の半導
体素子を有する半導体装置のアイソレーションにおいて
は、ｆｌｌｐｎ接合を利用する、（２）半導体酸化物な
どの絶縁物を利用する方法が従来より知られている。
体素子を有する半導体装置のアイソレーションにおいて
は、ｆｌｌｐｎ接合を利用する、（２）半導体酸化物な
どの絶縁物を利用する方法が従来より知られている。
ｐｎ接合を利用するアイソレーションは基体表面に基体
の導電型と異なる導電型の領域を拡散等により形成する
ものであって、拡散深さが大きくなると横方向への拡が
りも大きくなり集積度が確保できないということがあり
、素子との間隔も寄生容量の発生をなくすために充分に
広くとらなければならない。又、素子の底面方向におい
ても寄生容量が生じるということがある。
の導電型と異なる導電型の領域を拡散等により形成する
ものであって、拡散深さが大きくなると横方向への拡が
りも大きくなり集積度が確保できないということがあり
、素子との間隔も寄生容量の発生をなくすために充分に
広くとらなければならない。又、素子の底面方向におい
ても寄生容量が生じるということがある。
一方、絶縁膜を利用するアイソレーションにはアイソプ
レーナ構造（電子材料１９７４年３月アイソブレーナ構
造による高密度メモリ、江崎城一部、ｐ６５〜６６）が
あり、主として素子の側面方向を分離する場合に用いら
れ、底面に対しての分離には依然としてｐｎ接合が用い
られているため寄生容量はさけられない。
レーナ構造（電子材料１９７４年３月アイソブレーナ構
造による高密度メモリ、江崎城一部、ｐ６５〜６６）が
あり、主として素子の側面方向を分離する場合に用いら
れ、底面に対しての分離には依然としてｐｎ接合が用い
られているため寄生容量はさけられない。
ところでバイポーラＩＣ等において高速化を図るために
は寄生効果をなくすことが要件であり、前記のようなア
イソレーション構造では高速化に限界があることが発明
者の検討によりわかった。
は寄生効果をなくすことが要件であり、前記のようなア
イソレーション構造では高速化に限界があることが発明
者の検討によりわかった。
本発明の上記した問題にがんがみてなされたもので、そ
の目的とするところは寄生効果のない高速度のバイポー
ラＩＣに適合したアイソレーション構造を提供すること
にある。
の目的とするところは寄生効果のない高速度のバイポー
ラＩＣに適合したアイソレーション構造を提供すること
にある。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、本発明は半導体製造のアイソレーション技術
に関し、半導体基体の一主面に選択エッチにより凹陥部
を形成し、この凹陥部の内面（底面及び側面）に酸化膜
を形成したのち、この凹陥部を埋め込むように半導体と
なるシリコンを堆積し、この凹陥部内に堆積された半導
体に対し、レーザ照射によるアニールを行うことによっ
て凹陥部内の半導体層を単結晶化し、このあと凹陥部内
の半導体層内に不純物の選択的導入を行って前記酸化膜
によって囲まれた半導体素子を得るものであって、これ
により寄生の接合容量をなくし、高速度のバイポーラＩ
Ｃを提供できるものである。
に関し、半導体基体の一主面に選択エッチにより凹陥部
を形成し、この凹陥部の内面（底面及び側面）に酸化膜
を形成したのち、この凹陥部を埋め込むように半導体と
なるシリコンを堆積し、この凹陥部内に堆積された半導
体に対し、レーザ照射によるアニールを行うことによっ
て凹陥部内の半導体層を単結晶化し、このあと凹陥部内
の半導体層内に不純物の選択的導入を行って前記酸化膜
によって囲まれた半導体素子を得るものであって、これ
により寄生の接合容量をなくし、高速度のバイポーラＩ
Ｃを提供できるものである。
第１図乃至第１２図は本発明の一東施例を示すものであ
って、一つの半導体基体に酸化膜を利用したアイソレー
ションにより互いに電気的に分離された半導体素子を形
成する場合の製造プロセスの工程断面図である。
って、一つの半導体基体に酸化膜を利用したアイソレー
ションにより互いに電気的に分離された半導体素子を形
成する場合の製造プロセスの工程断面図である。
以下、各工程に従って詳述する。
（１）第１図に示すように基体となるシリコン単結晶板
（ウェハ）１の主面上に表面酸化による薄い熱酸化膜（
Ｓｉｎ、膜）２及び窒化膜（ＳｊｌＮ４膜）３を生成す
る。
（ウェハ）１の主面上に表面酸化による薄い熱酸化膜（
Ｓｉｎ、膜）２及び窒化膜（ＳｊｌＮ４膜）３を生成す
る。
（２）上記酸化膜２及び窒化膜３の一部を除去し、残っ
た部分のこれら被膜をエツチングマスクにしてシリコン
基体のドライエツチングを行い、第２図に示すようにＵ
形の凹陥部をあける。このドライエッチは、例えばプラ
ズマ放電中にＣＦ、ガスをエッチャントとしてシリコン
エッチを行うことにより急峻な側面をもつ凹陥部が得ら
れる。このようなドライエッチ以外に、シリコン結晶面
の結晶方位を選びアルカリエッチ液を用いる異方性エッ
チを採用してもよい。また、リアクティブイオンエツチ
ング（ＲＩＥ）の如き異方性ドライエツチングを用いて
もよい。
た部分のこれら被膜をエツチングマスクにしてシリコン
基体のドライエツチングを行い、第２図に示すようにＵ
形の凹陥部をあける。このドライエッチは、例えばプラ
ズマ放電中にＣＦ、ガスをエッチャントとしてシリコン
エッチを行うことにより急峻な側面をもつ凹陥部が得ら
れる。このようなドライエッチ以外に、シリコン結晶面
の結晶方位を選びアルカリエッチ液を用いる異方性エッ
チを採用してもよい。また、リアクティブイオンエツチ
ング（ＲＩＥ）の如き異方性ドライエツチングを用いて
もよい。
（３： 熱酸化を行うことにより凹陥部内面（底面及び
側面）に第３図に示すように膜厚１０００Ａ程度又はそ
れ以上の厚さの酸化膜５を形成する。
側面）に第３図に示すように膜厚１０００Ａ程度又はそ
れ以上の厚さの酸化膜５を形成する。
（４１凹陥部以外の基板表面の酸化膜２及び窒化膜３を
第４図に示すよ５にエッチ除去し、シリコン基板１の表
面を露出させる。
第４図に示すよ５にエッチ除去し、シリコン基板１の表
面を露出させる。
（５）選択的エピタキシャル成長、すなわち、第５図に
示すように全面に半導体となるシリコンをエピタキシャ
ル成長させるとともにレーザを使用したアニールを行う
ことにより、凹陥部内に半導体層となる単結晶シリコン
層６を形成する。このシリコン層６にはリン等のドナ不
純物をドープすることによりｎ−側シリコン層として形
成する。
示すように全面に半導体となるシリコンをエピタキシャ
ル成長させるとともにレーザを使用したアニールを行う
ことにより、凹陥部内に半導体層となる単結晶シリコン
層６を形成する。このシリコン層６にはリン等のドナ不
純物をドープすることによりｎ−側シリコン層として形
成する。
（６）シリコン層６の表面を酸化及び窒化処理すること
により、第６図に示すように酸化膜７及び窒化膜８を形
成する。
により、第６図に示すように酸化膜７及び窒化膜８を形
成する。
（７）凹陥部上の酸化膜７、窒化膜８の一部をホトエッ
チにより除去し、さらに凹陥部内のシリコン層６を第７
図に示すように取り除き、新たな凹陥部９をほろ。この
エツチングは、前述のＲＩＥを用いてもよく、ＲＩＥを
用いた場合は微細な凹陥部９が得られ、素子自体の微細
化も可能となる。
チにより除去し、さらに凹陥部内のシリコン層６を第７
図に示すように取り除き、新たな凹陥部９をほろ。この
エツチングは、前述のＲＩＥを用いてもよく、ＲＩＥを
用いた場合は微細な凹陥部９が得られ、素子自体の微細
化も可能となる。
（８）上記凹陥部９を埋めるようにリン等をドープした
シリコンを堆積し、第８図に示すようにｎ＋型のポリシ
リコン層１０を形成する。このｎ＋型層はトランジスタ
のコレクタ取り出し部となる。これは不純物拡散又はイ
オン打込み技術でコレクタ取出し層を形成すると横方向
への拡散層の拡がりが素子の微細化にとって問題となる
ためであり、また、ポリシリコン層１０をｎ＋型として
いるため、低抵抗化をも計っている。
シリコンを堆積し、第８図に示すようにｎ＋型のポリシ
リコン層１０を形成する。このｎ＋型層はトランジスタ
のコレクタ取り出し部となる。これは不純物拡散又はイ
オン打込み技術でコレクタ取出し層を形成すると横方向
への拡散層の拡がりが素子の微細化にとって問題となる
ためであり、また、ポリシリコン層１０をｎ＋型として
いるため、低抵抗化をも計っている。
（９）上層のポリシリコン層を平坦化エッチにより除去
した後、表面酸化を行い、第９図に示すように上面を酸
化膜１１で覆うように形成する。
した後、表面酸化を行い、第９図に示すように上面を酸
化膜１１で覆うように形成する。
０θ）ホトレジスト処理により、表面の酸化膜１１の一
部を選択的に除去し、ポロン等のアクセプタ不純物なｎ
−型層６内にイオン打込乃至拡散することにより、第１
０図に示すようにペースｐ型領域１２を形成する。
部を選択的に除去し、ポロン等のアクセプタ不純物なｎ
−型層６内にイオン打込乃至拡散することにより、第１
０図に示すようにペースｐ型領域１２を形成する。
旧） ペース表面にできた酸化膜の一部をエッチし、ヒ
素等のドナ不純物をイオン打込み又はデポジットし、拡
散することにより、第１１図に示すようにエミッタｎ＋
型領域１３を形成する。
素等のドナ不純物をイオン打込み又はデポジットし、拡
散することにより、第１１図に示すようにエミッタｎ＋
型領域１３を形成する。
＋＋２１ 表面に新たに酸化膜、あるいはＰＳＧ（ＩＪ
ンシリケートガラス）膜を形成した後、コンタクトホト
エツチングを行い、アルミニウム蒸着、パターニング、
及びアニール工程を経ることにより、第１２図に示すよ
うに電極エミッタＥ、ペースＢ１コレクタＣを有するｎ
ｐｎ型トランジスタを完成する。
ンシリケートガラス）膜を形成した後、コンタクトホト
エツチングを行い、アルミニウム蒸着、パターニング、
及びアニール工程を経ることにより、第１２図に示すよ
うに電極エミッタＥ、ペースＢ１コレクタＣを有するｎ
ｐｎ型トランジスタを完成する。
以上、実施例で述べた本発明によれば下記の効果が得ら
れる。
れる。
（１） 素子は絶縁膜によって底面及び全側面が囲まれ
ることによって素子間のアイソレーションが完全にでき
る。このことにより、従来のｐｎ接合によるアイソレー
ションと異なって接合容−１ｆｔ（ＣＴＳ）による寄生
効果を全くなくすことができ、高速度のバイポーラＩＣ
を実現できる。
ることによって素子間のアイソレーションが完全にでき
る。このことにより、従来のｐｎ接合によるアイソレー
ションと異なって接合容−１ｆｔ（ＣＴＳ）による寄生
効果を全くなくすことができ、高速度のバイポーラＩＣ
を実現できる。
（２） 熱酸化膜よりなるアイソレーション絶縁膜は薄
くてよいから、横方向にも縦方向にもアイソレーション
のためのスペースをとることが少なくてすみ、ＩＣの高
集積化ができる。
くてよいから、横方向にも縦方向にもアイソレーション
のためのスペースをとることが少なくてすみ、ＩＣの高
集積化ができる。
（３１選択的エピタキシャル技術を採用することにより
、底面及び側面を絶縁膜で囲まれた領域内に素子形成の
ための単結晶シリコン層を形成することができる。
、底面及び側面を絶縁膜で囲まれた領域内に素子形成の
ための単結晶シリコン層を形成することができる。
＋４１ 素子形成領域の一部を多結晶シリコン層により
形成することにより、深い高濃度不純物拡散を行うこと
なくコレクタ取出し部を形成することができ、その際に
横方向の拡散を考慮しなくてもよいから、狭い領域内で
素子の形成が可能になる。
形成することにより、深い高濃度不純物拡散を行うこと
なくコレクタ取出し部を形成することができ、その際に
横方向の拡散を考慮しなくてもよいから、狭い領域内で
素子の形成が可能になる。
（５）（４１より微細な半導体素子の形成が可能となる
。
。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で柚々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で柚々変更可
能であることはいうまでもない。
たとえば、熱酸化膜により囲まれた凹陥部内に選択エピ
タキシャル成長によりｎ−型シリコン層を形成した後凹
陥部底部に高濃度のｓｂ（アンチモン）、Ａｓ（ヒ素）
などのドナ不純物を深くイオン打込みすることにより第
１３図に示すようにｎ＋型埋込層１４を形成する。この
ｎ＋型埋込層１４は多結晶シリコンよりなるｎ＋型コレ
クタ取出し部１０に接続されることによりｎｐｎ ）ラ
ンジスタのコレクタ抵抗を小さくすることができる。
タキシャル成長によりｎ−型シリコン層を形成した後凹
陥部底部に高濃度のｓｂ（アンチモン）、Ａｓ（ヒ素）
などのドナ不純物を深くイオン打込みすることにより第
１３図に示すようにｎ＋型埋込層１４を形成する。この
ｎ＋型埋込層１４は多結晶シリコンよりなるｎ＋型コレ
クタ取出し部１０に接続されることによりｎｐｎ ）ラ
ンジスタのコレクタ抵抗を小さくすることができる。
熱酸化膜により囲まれたｎ−型シリコン層からなる領域
に第１４図に示すようにポリシリコンよりなるｎ＋型ベ
ース取出し部１５を形成しｎ−型層６表面にｐ型拡散に
よるコレクタ１６及びエミッタ１７を形成することによ
り、横形ｐｎｐ）ランジスタを素子として形成する。
に第１４図に示すようにポリシリコンよりなるｎ＋型ベ
ース取出し部１５を形成しｎ−型層６表面にｐ型拡散に
よるコレクタ１６及びエミッタ１７を形成することによ
り、横形ｐｎｐ）ランジスタを素子として形成する。
本発明はバイポーラＩＣ全般に適用でき、特に高速度バ
イポーラＩＣに適用して最も有効である。
イポーラＩＣに適用して最も有効である。
第１図は本発明一実施例の工程断面図であり、基板の断
面図、 第２図は同じく凹陥部の状態を示す断面図、第３図は同
じく凹陥部内を酸化した状態を示す断面図、 第４図は同じく基板表面を露出した状態を示す断面図、 第５図は同じく凹陥部をうめた状態を示す断面図、 第６図は同じく基板表面を平坦化した状態を示す断面図
、 第７図は同じくエツチングした状態を示す断面図、 第８図は同じくポリシリコンを形成した状態を示す断面
図、 第９図は同じく基板表面に酸化膜を形成した状態を示す
断面図、 第１０図は同じくベース拡散した状態を示す断面図、 第１１図は同じくエミ’）夕拡散した状態を示す断面図
、 第１２図は同じく電極を形成した状態を示す断面図、 第１３図は本発明の他の一実施例の半導体装置を示す断
面図、 第１４図は本発明のさらに他の一実施例の半導体装置を
示す断面図である。 １・・・半導体基板（シリコン）、２・・・熱酸化膜、
３・・・窒化膜、４・・凹陥部、５・・・熱酸化膜、６
・・・半導体層（ｎ−型シリコン）、７・・・酸化膜、
８・・・窒化膜、９・・・凹陥部、１０・・・多結晶シ
リコン（コレクタｎ＋型層）、１１・・・酸化膜、１２
・・・ｐ型層（ペース）、１３・・・ｎ＋型層（エミッ
タ）、１４・・・ｎ＋型埋込層、１５・・・多結晶シリ
コン（ベースｎ＋型層）、１６・・・コレフタル型層、
１７・・・エミッタｐ型層。 第 １０ 図 第１１図 第 １２ｐ ノ２ 、 、／ 。 ／６−− ’ｔ” ｙ 。 ４１
１開日ａ６０−２４４（１３６（６）第１３図 Ｃ岬計眠り
面図、 第２図は同じく凹陥部の状態を示す断面図、第３図は同
じく凹陥部内を酸化した状態を示す断面図、 第４図は同じく基板表面を露出した状態を示す断面図、 第５図は同じく凹陥部をうめた状態を示す断面図、 第６図は同じく基板表面を平坦化した状態を示す断面図
、 第７図は同じくエツチングした状態を示す断面図、 第８図は同じくポリシリコンを形成した状態を示す断面
図、 第９図は同じく基板表面に酸化膜を形成した状態を示す
断面図、 第１０図は同じくベース拡散した状態を示す断面図、 第１１図は同じくエミ’）夕拡散した状態を示す断面図
、 第１２図は同じく電極を形成した状態を示す断面図、 第１３図は本発明の他の一実施例の半導体装置を示す断
面図、 第１４図は本発明のさらに他の一実施例の半導体装置を
示す断面図である。 １・・・半導体基板（シリコン）、２・・・熱酸化膜、
３・・・窒化膜、４・・凹陥部、５・・・熱酸化膜、６
・・・半導体層（ｎ−型シリコン）、７・・・酸化膜、
８・・・窒化膜、９・・・凹陥部、１０・・・多結晶シ
リコン（コレクタｎ＋型層）、１１・・・酸化膜、１２
・・・ｐ型層（ペース）、１３・・・ｎ＋型層（エミッ
タ）、１４・・・ｎ＋型埋込層、１５・・・多結晶シリ
コン（ベースｎ＋型層）、１６・・・コレフタル型層、
１７・・・エミッタｐ型層。 第 １０ 図 第１１図 第 １２ｐ ノ２ 、 、／ 。 ／６−− ’ｔ” ｙ 。 ４１
１開日ａ６０−２４４（１３６（６）第１３図 Ｃ岬計眠り
Claims (1)
- 【特許請求の範囲】 １、半導体単結晶基体と、上記単結晶基体主面に形成さ
れた複数の半導体素子と、各半導体素子の底面及び全側
面を完全に囲むように形成された半導体酸化物膜からな
るアイソレーション部を含むことを特徴とする半導体装
置。 ２、上記半導体素子はトランジスタ素子であって、その
コレクタ部は上記単結晶基体の一部に埋め込まれた多結
晶半導体層からなる特許請求の範囲第１項記載の半導体
装置。 ３、半導体基体の一主面に選択エッチにより複数の凹陥
部をあける工程、上記複数の凹陥部の底面及び側面に半
導体酸化膜を形成する工程、上記酸化膜の形成された凹
陥部を埋めるように半導体を堆積する工程、凹陥部内の
上記半導体を単結晶化し半導体層を得る工程、上記凹陥
部内の単結晶化された半導体層表面に不純物を選択的に
導入することにより半導体素子を形成する工程からなる
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098752A JPS60244036A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59098752A JPS60244036A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60244036A true JPS60244036A (ja) | 1985-12-03 |
Family
ID=14228182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59098752A Pending JPS60244036A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244036A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156831A (ja) * | 1985-12-19 | 1987-07-11 | シリコニクス インコ−ポレイテツド | 絶縁的に分離された単結晶シリコン領域を得る方法 |
| JPH0338857A (ja) * | 1989-06-30 | 1991-02-19 | Honeywell Inc | 半導体装置および半導体分離構造を製造する方法 |
-
1984
- 1984-05-18 JP JP59098752A patent/JPS60244036A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156831A (ja) * | 1985-12-19 | 1987-07-11 | シリコニクス インコ−ポレイテツド | 絶縁的に分離された単結晶シリコン領域を得る方法 |
| JPH0338857A (ja) * | 1989-06-30 | 1991-02-19 | Honeywell Inc | 半導体装置および半導体分離構造を製造する方法 |
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