JPH0846153A

JPH0846153A - 半導体記憶装置の製造方法

Info

Publication number: JPH0846153A
Application number: JP6181678A
Authority: JP
Inventors: Hidenori Sugai; 英典菅井
Original assignee: Nippon Steel Semiconductor Corp
Current assignee: UMC Japan Co Ltd
Priority date: 1994-08-02
Filing date: 1994-08-02
Publication date: 1996-02-16
Anticipated expiration: 2014-07-28
Also published as: JP2925936B2

Abstract

(57)【要約】【目的】プロセスの簡略化が図れるとともに基板の結
晶欠陥に起因する品質低下を防止し得る半導体記憶装置
の製造方法を提供する。【構成】ｐ型基板５上にＮＭＯＳトランジスタ１０を
形成し、ついで、ポリシリコン膜１４を成膜した後、ポ
リシリコン膜１４に基板５の濃度より高い濃度でボロン
をイオン注入し、その後、ポリシリコン膜１４にＮＭＯ
ＳトランジスタのＮ^- 拡散層９の濃度より高い濃度でボ
ロンより拡散係数の小さいヒ素をイオン注入する。そし
て、熱処理を施すことによりポリシリコン膜１４に導入
したボロンおよびヒ素を基板５中に拡散させると、これ
らの拡散係数の違いによりＰ／Ｎ接合が形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、特に
α線によるソフトエラーを防止することを目的としたＤ
ＲＡＭ等に適用して好適な製造方法に関するものであ
る。

【０００２】

【従来の技術】周知のように、半導体記憶装置の一つで
あるＲＡＭ（Ramdom Access Memory）は、ＤＲＡＭ（Dy
namic RAM）とＳＲＡＭ（Static RAM）の２種類に大別
され、これらはメモリーセルの回路形式により分類され
るものである。ＤＲＡＭのメモリーセルにおいて、現在
主流となっている１トランジスタセルの回路図を図２に
示す。このＤＲＡＭメモリーセル１は１個のトランジス
タ２と１個のキャパシタ３から構成されており、トラン
ジスタ２のＯＮ、ＯＦＦによりキャパシタ３に電荷を蓄
積し、その電荷の有無によって「１」または「０」の情
報を得るものである。

【０００３】ところで、上記のようなＤＲＡＭにおいて
は、パッケージ材料等から発生するα線が基板に入射し
たときに発生する多数の電子・正孔対が蓄積電荷を破壊
する、いわゆるソフトエラーと呼ばれる現象が従来から
大きな問題となっていた。そこで、ＤＲＡＭのメモリー
セルにおいては、α線によるソフトエラー対策としてＭ
ＯＳトランジスタのソース・ドレイン拡散層の周囲を拡
散層と反対導電型の不純物層で囲んでＰ／Ｎ接合を形成
し、このＰ／Ｎ接合により基板への空乏層の伸びを抑え
ることで電子・正孔対を流れにくくする、いわゆるＨｉ
Ｃ構造が用いられていた。

【０００４】そして、通常、ＨｉＣ構造は、例えば特開
昭６２‐１８５３６３号公報に示されているように、下
記（１）、（２）のいずれかの方法により形成されてい
た。例えば、（１）ｐ型基板に対してｎ^- ソース・ドレ
イン拡散層を形成した後、基板に対してｎ⁺ 不純物層を
形成するためのヒ素イオン注入、およびｐ⁺ 不純物層を
形成するためのボロンイオン注入を行なうことにより、
ｎ⁺ 不純物層‐ｎ^-ソース・ドレイン拡散層の周囲にｐ⁺
不純物層を形成していた。もしくは、（２）ｐ⁺ 不純
物層は上記と同様にボロンイオン注入で形成し、ｎ⁺ 不
純物層は、上記の基板へのヒ素イオン注入を行なう代わ
りに、後の工程でストレージノード電極として基板上に
積層するポリシリコン膜に対してヒ素イオン注入を行な
い、その後、そのヒ素イオンをポリシリコン膜から基板
に拡散させることによりｎ⁺ 不純物層を形成していた。

【０００５】

【発明が解決しようとする課題】しかしながら、上記
（１）、（２）いずれのＨｉＣ構造の形成方法において
も、ｎ⁺ 不純物層、ｐ⁺ 不純物層のうち少なくともいず
れか一方は基板へのイオン注入により形成しており、基
板に対してイオン注入を行なう場合に避けることのでき
ない基板の結晶欠陥が発生するため、この結晶欠陥を回
復させるためのアニーリング工程を追加することが必要
とされていた。また、アニーリングを行なったとしても
結晶欠陥が完全には回復しないこともあり、その場合に
は、完成したデバイスのソフトエラーに対する耐性が低
下したり、ホールドタイムが短くなる等の品質低下が生
じることが懸念されていた。そこで、これらの観点か
ら、製造プロセスの簡略化が図れると同時に、根本的に
結晶欠陥を発生させる恐れの少ないＤＲＡＭ製造プロセ
スの開発が望まれていた。

【０００６】本発明は、上記の事情に鑑みてなされたも
のであって、プロセスの簡略化を図ることができるとと
もに、基板の結晶欠陥に起因した品質の低下を防止する
ことができる半導体記憶装置の製造方法を提供すること
を目的とする。

【０００７】

【課題を解決するための手段】前記の目的を達成するた
めに、請求項１記載の半導体記憶装置の製造方法は、半
導体基板の上方に形成されたストレージノード電極を有
する半導体記憶装置を製造する方法であって、第１導電
型の基板上に、ゲート電極と前記第１導電型と極性が逆
の第２導電型の拡散層から構成されるＭＯＳトランジス
タを形成する第１の工程と、該第１の工程の後に設けら
れ、前記第２導電型拡散層と接触するストレージノード
電極となるポリシリコン膜を成膜する第２の工程と、該
第２の工程の後に設けられ、前記ポリシリコン膜に前記
基板の濃度より高い濃度で第１導電型の不純物を導入す
る第３の工程と、前記第２の工程の後に設けられ、前記
ポリシリコン膜に前記第２導電型拡散層の濃度より高い
濃度で前記第１導電型不純物と拡散係数の異なる第２導
電型の不純物を導入する第４の工程と、少なくとも前記
第３の工程と第４の工程の双方が終了した後に設けら
れ、任意の熱処理により前記第１導電型不純物および第
２導電型不純物を前記ポリシリコン膜から前記基板中に
拡散させる第５の工程とを有することを特徴とするもの
である。

【０００８】また、請求項２記載の半導体記憶装置の製
造方法は、前記第１導電型をｐ型とし、前記第２導電型
をｎ型とするとともに、前記第１導電型不純物を前記第
２導電型不純物よりも拡散係数が大きいものとすること
を特徴とするものである。

【０００９】また、請求項３記載の半導体記憶装置の製
造方法は、前記第３の工程において、前記ポリシリコン
膜にｐ型不純物をイオン注入し、前記第４の工程におい
て、前記ポリシリコン膜に前記第３の工程におけるｐ型
不純物のイオン注入時より小さい加速エネルギーを用い
てｎ型不純物をイオン注入することを特徴とするもので
ある。

【００１０】また、請求項４記載の半導体記憶装置の製
造方法は、前記第１導電型をｎ型とし、前記第２導電型
をｐ型とするとともに、前記第３の工程において、前記
ポリシリコン膜にｎ型不純物をイオン注入し、前記第４
の工程において、前記ポリシリコン膜に前記第３の工程
におけるｎ型不純物のイオン注入時より小さい加速エネ
ルギーを用いてｐ型不純物をイオン注入することを特徴
とするものである。

【００１１】また、請求項５記載の半導体記憶装置の製
造方法は、前記ｐ型不純物をボロンとし、前記ｎ型不純
物をヒ素としたことを特徴とするものである。

【００１２】

【作用】本発明の半導体記憶装置の製造方法は、ストレ
ージノード電極となるポリシリコン膜に第１導電型不純
物および第２導電型不純物を導入し、その後で熱処理を
施したときのこれら不純物の拡散係数の違い、すなわち
拡散速度の違いを利用して基板中にＰ／Ｎ接合を形成す
るというものである。

【００１３】すなわち、請求項１記載の半導体記憶装置
の製造方法によれば、第３および第４の工程を経てポリ
シリコン膜に第１、第２導電型不純物を導入した後に少
なくとも任意の熱処理を有する第５の工程を設けたの
で、これにより各不純物がポリシリコン膜から第１導電
型の基板内へと拡散する。その際、第１導電型不純物と
第２導電型不純物とは互いに拡散係数が異なるため基板
に拡散する深さがそれぞれ異なり、その結果、基板に対
して一方の導電型の不純物層の周囲を他方の導電型の不
純物層が取り囲むようにＰ／Ｎ接合が形成される。ま
た、各不純物を基板に対して直接イオン注入するような
方法は採らず、ポリシリコン膜を介して熱拡散により基
板に導入するので、基板に結晶欠陥が生じる恐れがな
い。

【００１４】また、請求項２記載の半導体記憶装置の製
造方法によれば、ｎ型不純物よりもｐ型不純物の方が拡
散係数が大きいため、第５の工程により熱拡散が行なわ
れる際にｐ型不純物の方がｐ型の基板のより奥深くまで
拡散されるので、ｐ型基板に対してｐ型不純物層が下
側、ｎ型不純物層が上側となるようにＰ／Ｎ接合が形成
される。

【００１５】また、請求項３記載の半導体記憶装置の製
造方法によれば、第３および第４の工程でポリシリコン
膜にｐ型、ｎ型不純物をイオン注入により導入する際に
ｎ型不純物の方をｐ型不純物より小さい加速エネルギー
に設定するため、ｎ型不純物がポリシリコン膜の浅い部
分、ｐ型不純物がポリシリコン膜の深い部分に注入され
る。したがって、拡散速度の大きいｐ型不純物の方が基
板に近いポリシリコン膜の下部側に分布するため、その
後の各不純物の拡散プロファイルのコントロールが容易
になる。

【００１６】また、請求項４記載の半導体記憶装置の製
造方法によれば、第３および第４の工程でポリシリコン
膜にｎ型、ｐ型不純物をイオン注入により導入する際に
ｐ型不純物の方をｎ型不純物より小さい加速エネルギー
に設定するため、ｐ型不純物がポリシリコン膜の浅い部
分、ｎ型不純物がポリシリコン膜の深い部分に注入され
る。したがって、第５の工程により熱処理が行なわれた
ときにｎ型不純物の方が基板内のより奥深くまで拡散さ
れるので、ｎ型基板に対してｎ型不純物層が下側、ｐ型
不純物層が上側となるように、すなわち請求項２記載の
ものと極性が逆転したＰ／Ｎ接合が形成される。

【００１７】また、請求項５記載の半導体記憶装置の製
造方法によれば、ｐ型不純物をボロンとし、ｎ型不純物
をヒ素とした場合、例えば温度１０００℃におけるボロ
ンの拡散係数は１０^-14 cm²/sec オーダー程度、ヒ素は
１０^-15 cm²/sec オーダー程度と大きく異なっているた
め、この拡散係数の差によりＰ／Ｎ接合が形成される。

【００１８】

【実施例】以下、本発明の一実施例を図１を参照して説
明する。図１は、本実施例のＤＲＡＭ（半導体記憶装
置）の製造方法に基づいてそのメモリーセル４の製造工
程を順を追って示す図である。

【００１９】まず、図１（ａ）に示すように、ｐ型シリ
コン基板（第１導電型の基板）５にＬＯＣＯＳ（Local
Oxidation of Silicon）技術によりフィールド酸化膜６
を成長させた後、アクティブ領域にゲート酸化膜７を形
成する。その後、ＣＶＤ法によりポリシリコン膜を２０
０ｎｍの膜厚で成膜し、このポリシリコン膜にリン等の
不純物をイオン注入する。そして、このポリシリコン膜
をフォトリソグラフィおよびドライエッチング法により
パターニングしてＭＯＳトランジスタのゲート電極８と
する。そして、このゲート電極８をマスクとして、いわ
ゆるセルフアライン技術によりアクティブ領域にリンを
１×１０¹³ions/cm² 程度の濃度でイオン注入し、ＭＯ
Ｓトランジスタのソース・ドレイン拡散層となるＮ^- 拡
散層９を形成することによりＮＭＯＳトランジスタ１０
を形成する（第１の工程）。ついで、ＣＶＤ法によりシ
リコン酸化膜を４００ｎｍ程度の膜厚で成膜した後、パ
ターニングを行なわずに全面にドライエッチングを施す
ことによりゲート電極８の側壁のみにサイドウォール酸
化膜１１を残す。

【００２０】つぎに、図１（ｂ）に示すように、層間酸
化膜１２を１５０ｎｍ程度の膜厚で成膜し、後の工程で
形成するポリシリコン下部電極（ストレージノード電
極）と基板のＮ^- 拡散層９との電気的接続を取るために
フォトリソグラフィおよびドライエッチング法により層
間酸化膜１２にコンタクト孔１３を形成する。そして、
ＣＶＤ法によりポリシリコン膜１４を２５０ｎｍ程度の
膜厚で成膜し（第２の工程）、このポリシリコン膜１４
に対してボロン（第１導電型不純物）を加速エネルギー
１００ｋｅＶ、濃度１×１０¹⁵ 〜１×１０¹⁶ ions/cm²
程度でイオン注入する（第３の工程）。

【００２１】つぎに、図１（ｃ）に示すように、９００
〜１０００℃程度の温度で熱処理を行ない、上記ポリシ
リコン膜１４に注入されたボロンをｐ型シリコン基板５
内に拡散させてＰ⁺ 拡散層１５を形成する。

【００２２】ついで、図１（ｄ）に示すように、ポリシ
リコン膜１４にヒ素（第２導電型不純物）を加速エネル
ギー３０ｋｅＶ、濃度１×１０¹⁵ 〜１×１０¹⁶ ions/c
m²程度でイオン注入する（第４の工程）。そして、前記
ボロンの拡散と同様、９００〜１０００℃程度の温度で
熱処理を行ない、ヒ素をｐ型シリコン基板５内に拡散さ
せてＮ⁺ 拡散層１６を形成する（第５の工程）。このと
き、既に基板５中に拡散していたボロンはこの熱拡散に
よりヒ素との拡散係数の違いでさらに基板５の深くまで
拡散していきＰ⁺ 拡散層１７となる。ただし、ヒ素のイ
オン注入量はボロンのそれよりも１桁程度多くしておく
必要がある。また、この注入量はポリシリコン膜１４の
膜厚に対応させて設定する。

【００２３】つぎに、図１（ｅ）に示すように、上記ポ
リシリコン膜１４のパターニングを施してポリシリコン
下部電極（ストレージノード電極）１８とした後、ＣＶ
Ｄ法によりＳｉ₃Ｎ₄ 膜を７ｎｍ程度の膜厚で成膜し、
これを酸化することで誘電体膜１９を形成する。つい
で、導電性を有するポリシリコン膜を２００ｎｍ程度の
膜厚で成膜した後、このポリシリコン膜をフォトリソグ
ラフィおよびドライエッチング法によりパターニングし
てポリシリコン上側電極２０とすることでキャパシタ２
２を形成する。

【００２４】つぎに、図１（ｆ）に示すように、ＣＶＤ
法によりＰＳＧ膜等の層間絶縁膜２１を形成する。そし
て、最後にビット線（図示せず）を形成してＤＲＡＭの
メモリーセル４が完成する。

【００２５】このようにして製造されたＤＲＡＭメモリ
ーセル４によれば、ｐ型シリコン基板５と同一導電型
で、かつ基板５より高濃度のＰ⁺ 拡散層１７をＮ⁺拡散
層１６の周囲に設けてＰ／Ｎ接合を形成したことによ
り、Ｎ⁺ 拡散層１６から基板５側への空乏層の伸びが抑
えられ、α線が基板に進入した際に発生するキャリアが
空乏層を通してＮ⁺ 拡散層１６に流れ込みにくくなるの
で、ソフトエラーの発生を防止することができる。ま
た、Ｐ／Ｎ接合を形成するということは疑似容量が作ら
れることと同等であるため、１セルの総容量が増加する
ことになる。これにより、α線によるソフトエラーの防
止に加えて、ホールドタイムの向上および基板５中への
空乏層の伸びが抑制されることによる素子の信頼性向上
の効果を得ることができる。

【００２６】本実施例のＤＲＡＭメモリーセル４の製造
方法では、ポリシリコン膜１４に対してボロンをイオン
注入した後、このボロンの熱拡散を行ない、また、ポリ
シリコン膜１４に対してヒ素をイオン注入した後、この
ヒ素の熱拡散を行なっており、例えば温度１０００℃に
おいてボロンの拡散係数が１０^-14 cm²/sec オーダー程
度、ヒ素が１０^-15 cm²/sec オーダー程度であるという
ように、ボロンとヒ素の拡散係数の違いによってＰ／Ｎ
接合を形成している。すなわち、Ｐ／Ｎ接合を形成する
に際して不純物を基板５に対して直接イオン注入すると
いう方法を採っていないので、基板５に結晶欠陥が生じ
る恐れがない。したがって、従来の製造方法における基
板の結晶欠陥を回復させるためのアニーリング工程が不
要となるため、プロセスの簡略化を図ることができる。
また、デバイスの品質上の観点から言えば、ソフトエラ
ーの低減効果に加えて、結晶欠陥が発生しないのでリー
ク電流の発生を抑えることができ、ホールドタイムの向
上を図ることができる。

【００２７】また、本実施例では、各不純物のイオン注
入を行なう際にボロンを加速エネルギー１００ｋｅＶ、
ヒ素を加速エネルギー３０ｋｅＶと設定したため、拡散
係数の大きいボロンが基板５に近いポリシリコン膜１４
の下部に、拡散係数の小さいヒ素がポリシリコン膜１４
の上部に分布するので、各不純物の拡散プロファイルが
制御しやすくなる。したがって、熱処理が軽いもので済
み、プロセスコントロールを容易とすることができる。

【００２８】さらに言えば、ボロンイオンはヒ素イオン
に比べて１／７程度の質量（ボロンの原子量：１０．８
１、ヒ素の原子量：７４．９２）であるため、不純物と
してボロンとヒ素を用いる場合には仮に加速エネルギー
を同一としてイオン注入を行なったとしても、ヒ素に比
べてボロンの方がポリシリコン膜１４の下部側に分布す
るのである。ところが、本実施例ではボロンの方を大き
い加速エネルギーでイオン注入したことによって、加速
エネルギーを同一とした場合に比べてポリシリコン膜１
４内におけるボロンの分布がヒ素の分布に対してより深
くなっている。したがって、Ｎ⁺ 拡散層１６を取り囲む
Ｐ⁺ 拡散層１７の深さを大きくすることができ、Ｐ／Ｎ
接合領域を大きくとることができる。

【００２９】さらに、本実施例では、ボロンおよびヒ素
をイオン注入した後にこれらを拡散させる目的だけの熱
処理工程を設けたので、他の要因に左右されることなく
熱処理条件を自由に設定することができるので、拡散プ
ロファイルをより制御しやすくすることができる、とい
う利点を有している。

【００３０】さらに、本実施例では、ポリシリコン膜１
４に導入したボロンおよびヒ素が層間酸化膜１２に形成
されたコンタクト孔１３を通して基板５のＮ^- 拡散層９
部分に拡散することでＰ⁺ 拡散層１７およびＮ⁺ 拡散層
１６が形成される。このとき、Ｐ⁺ 拡散層１７およびＮ
⁺ 拡散層１６の形成位置はコンタクト孔１３の位置で自
ずと決まってしまう、いわゆるセルフアラインにより位
置決めがなされるようになっている。したがって、Ｐ⁺
拡散層１７およびＮ⁺ 拡散層１６を形成するためのフォ
トリソグラフィ工程が不要であるため、本発明のプロセ
ス改善に伴って新たに工程が追加され、プロセスが複雑
化することがない。また、Ｐ⁺ 拡散層１７およびＮ⁺ 拡
散層１６がセルフアラインにより形成されることでこれ
らの位置合わせずれが生じる恐れもなく、ＨｉＣ構造を
確実に形成することができる。

【００３１】なお、本実施例においては、ポリシリコン
膜１４にボロンをイオン注入した後、一度熱処理を行な
い、ついで、ヒ素をイオン注入した後、再度熱処理を行
なうプロセスとしたが、このプロセスに代えて、ボロン
イオン注入直後の熱処理は行なわずにヒ素イオン注入後
に熱処理を一度行なうようにし、ボロンとヒ素を一括し
て熱拡散させるようにしてもよい。もしくは、ポリシリ
コン膜１４へのこれら不純物のイオン注入以降の工程に
はいずれにしろ複数回の熱処理が入るので、必ずしもこ
れら不純物を拡散させる目的だけの特別の熱処理工程を
設けなくてもよい。また、ポリシリコン膜１４へのボロ
ンとヒ素のイオン注入の順序を本実施例とは逆にしてボ
ロンよりヒ素の方を先にイオン注入することも可能であ
る。

【００３２】また、本実施例においては、各不純物のイ
オン注入を行なう際にボロンを加速エネルギー１００ｋ
ｅＶで、ヒ素を加速エネルギー３０ｋｅＶでイオン注入
するようにしたが、イオン注入時の加速エネルギーは勿
論これらに限らず適宜設定してもよく、Ｐ⁺ 拡散層１７
の深さを本実施例ほど深くしなくてよければボロンとヒ
素の加速エネルギーを同一としてもよい。

【００３３】また、本実施例におけるＤＲＡＭメモリー
セル４の極性を全く逆にして、ｎ型基板に対してＰＭＯ
Ｓトランジスタを形成し、Ｐ⁺ 拡散層を取り囲むＮ⁺ 拡
散層を有するＤＲＡＭメモリーセルを形成することもで
きる。ただし、そのときに本実施例と同様、不純物とし
てボロンとヒ素を用いる場合には、拡散係数の小さいヒ
素の方を基板内のより深くまで拡散させる必要があるた
め、各不純物をポリシリコン膜に注入した段階で必ずヒ
素の方が下側に分布していなければならない。したがっ
て、この場合には本実施例とは逆にボロンよりもヒ素の
方を大きい加速エネルギーでイオン注入することが必須
となる。

【００３４】さらに、各不純物をポリシリコン膜１４に
導入する方法としては必ずしもイオン注入でなくてもよ
く、熱拡散、またはＣＶＤによりドープトポリシリコン
膜を形成する方法等を適宜組み合わせることができる。
そして、本実施例における種々の膜の膜厚、不純物濃度
等の具体的な条件については、本発明を適用するプロセ
スに合わせて任意に設定することができる。また、各工
程における処理の具体的な方式や装置形式、設定条件等
についても適宜選択し得ることは勿論である。

【００３５】

【発明の効果】以上、詳細に説明したように、請求項１
記載の半導体記憶装置の製造方法は、第３および第４の
工程を経てポリシリコン膜に第１、第２導電型不純物を
導入した後に少なくとも任意の熱処理を有する第５の工
程を設けたので、これにより各不純物がポリシリコン膜
から第１導電型の基板へと拡散する。その際、第１、第
２導電型不純物は互いに拡散係数が異なるため基板に拡
散する深さがそれぞれ異なり、その結果、基板に対して
一方の導電型の不純物層の周囲を他方の導電型の不純物
層が囲むＰ／Ｎ接合が形成される。すなわち、不純物を
基板に対して直接イオン注入することでＰ／Ｎ接合を形
成するという方法を採っていないので、基板に結晶欠陥
が生じる恐れがない。したがって、従来の製造方法にお
ける基板の結晶欠陥を回復させるためのアニーリング工
程が不要となるため、プロセスの簡略化を図ることがで
きる。それと同時に、Ｐ／Ｎ接合により基板側への空乏
層の伸びが抑えられるので、α線によるソフトエラーの
発生を防止することができるとともに、ホールドタイム
の向上等、素子の信頼性向上の効果を得ることができ
る。

【００３６】また、請求項２記載の半導体記憶装置の製
造方法によれば、ｐ型基板上にＮＭＯＳトランジスタを
形成したメモリーセルにおいて拡散係数の違いによりｎ
型不純物層の周囲をｐ型不純物層が取り囲むＰ／Ｎ接合
が得られ、上記請求項１記載の効果を得ることができ
る。

【００３７】また、請求項３記載の半導体記憶装置の製
造方法によれば、各不純物のイオン注入を行なう際にｐ
型不純物よりｎ型不純物を小さい加速エネルギーでイオ
ン注入するため、拡散係数、すなわち拡散速度の大きい
ｐ型不純物が基板に近いポリシリコン膜の下部に、拡散
速度の小さいｎ型不純物がポリシリコン膜の上部に分布
するので、各不純物の拡散プロファイルが制御しやすく
なる。したがって、熱処理が軽いもので済み、プロセス
コントロールを容易とすることができる。

【００３８】また、請求項４記載の半導体記憶装置の製
造方法によれば、ｎ型基板上にＰＭＯＳトランジスタを
形成したメモリーセルにおいてポリシリコン膜にｎ型不
純物よりｐ型不純物の方を小さい加速エネルギーでイオ
ン注入することでｎ型不純物をポリシリコン膜の下部側
に分布させておくことにより、ｐ型不純物層の周囲をｎ
型不純物層が取り囲むＰ／Ｎ接合が得られ、上記請求項
１記載の効果を得ることができる。

【００３９】また、請求項５記載の半導体記憶装置の製
造方法によれば、ｐ型不純物をボロンとし、ｎ型不純物
をヒ素とした場合、例えば温度１０００℃におけるボロ
ンの拡散係数は１０^-14 cm²/sec オーダー程度、ヒ素は
１０^-15 cm²/sec オーダー程度と大きく異なっているた
め、この拡散係数の差によりＰ／Ｎ接合が確実に形成さ
れ、上記請求項１記載の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＤＲＡＭの製造方法に
基づいてそのメモリーセルの製造工程を順を追って示す
断面図である。

【図２】ＤＲＡＭの構成の一例として示す等価回路の図
である。

【符号の説明】

４ＤＲＡＭ（半導体記憶装置）メモリーセル５ｐ型シリコン基板（第１導電型の基板）６フィールド酸化膜７ゲート酸化膜８ゲート電極９Ｎ^- 拡散層１０ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）１１サイドウォール酸化膜１２層間酸化膜１３コンタクト孔１４ポリシリコン膜１５、１７Ｐ⁺ 拡散層１６Ｎ⁺ 拡散層１８ポリシリコン下部電極（ストレージノード電極）１９誘電体膜２０ポリシリコン上部電極２１層間絶縁膜２２キャパシタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/316 Ｘ 21/768 Ｈ０１Ｌ 21/265 ＷＬ 21/90 Ｃ

Claims

【特許請求の範囲】

【請求項１】半導体基板の上方に形成されたストレー
ジノード電極を有する半導体記憶装置を製造する方法で
あって、第１導電型の基板上に、ゲート電極と前記第１導電型と
極性が逆の第２導電型の拡散層から構成されるＭＯＳト
ランジスタを形成する第１の工程と、該第１の工程の後に設けられ、前記第２導電型拡散層と
接触するストレージノード電極となるポリシリコン膜を
成膜する第２の工程と、該第２の工程の後に設けられ、前記ポリシリコン膜に前
記基板の濃度より高い濃度で第１導電型の不純物を導入
する第３の工程と、前記第２の工程の後に設けられ、前記ポリシリコン膜に
前記第２導電型拡散層の濃度より高い濃度で前記第１導
電型不純物と拡散係数の異なる第２導電型の不純物を導
入する第４の工程と、少なくとも前記第３の工程と第４の工程の双方が終了し
た後に設けられ、任意の熱処理により前記第１導電型不
純物および第２導電型不純物を前記ポリシリコン膜から
前記基板中に拡散させる第５の工程とを有することを特
徴とする半導体記憶装置の製造方法。
【請求項２】請求項１に記載の半導体記憶装置の製造
方法において、前記第１導電型をｐ型とし、前記第２導電型をｎ型とす
るとともに、前記第１導電型不純物を前記第２導電型不純物よりも拡
散係数が大きいものとすることを特徴とする半導体記憶
装置の製造方法。
【請求項３】請求項２に記載の半導体記憶装置の製造
方法において、前記第３の工程において、前記ポリシリコン膜にｐ型不
純物をイオン注入し、前記第４の工程において、前記ポリシリコン膜に前記第
３の工程におけるｐ型不純物のイオン注入時より小さい
加速エネルギーを用いてｎ型不純物をイオン注入するこ
とを特徴とする半導体記憶装置の製造方法。
【請求項４】請求項１に記載の半導体記憶装置の製造
方法において、前記第１導電型をｎ型とし、前記第２導電型をｐ型とす
るとともに、前記第３の工程において、前記ポリシリコン膜にｎ型不
純物をイオン注入し、前記第４の工程において、前記ポリシリコン膜に前記第
３の工程におけるｎ型不純物のイオン注入時より小さい
加速エネルギーを用いてｐ型不純物をイオン注入するこ
とを特徴とする半導体記憶装置の製造方法。
【請求項５】請求項１ないし４のいずれかに記載の半
導体記憶装置の製造方法において、前記ｐ型不純物をボロンとし、前記ｎ型不純物をヒ素と
することを特徴とする半導体記憶装置の製造方法。