JPH0340955B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体記憶装置およびその製造方法
に関し、特に、α線によるソフトエラーの発生を
防止した、絶縁ゲート型電界効果トランジスタ
（以下、MISFETという）から構成されるスタテ
イツクRAM（Static Random Access Memory
以下Ｓ−RAMという）及びその製造方法に関す
る。

Ｓ−RAMの於けるメモリセル特にシリコンメ
モリセルは放射線に含まれるα粒子に弱く、メモ
リ素子を封止するセラミツクパツケージ材や蓋材
に量含まれている天然のウラン（Ｕ）等から放出
されるα線のチツプ内への入射により基板中に多
量の電子−正孔対が発生し、発生した電子が基板
中を移動してメモリセル蓄積されている情報（電
荷）を破壊し、メモリを誤動作させるという現象
を生ずる。これは、所謂、ソフトエラーと呼ばれ
る現象である。メモリ容量（ビツト数）が大きく
なるにつれてメモリセルの占有面積が小さくな
り、メモリセルに蓄積される情報としての電荷量
が少なくなるためソフトエラーが発生し易くな
る。これを防止するために半導体チツプ表面にポ
リイミド樹脂等の高分子材料をコーテイングする
ことや、基板中にPN接合によつて区画されたＰ
型ウエル領域を形成し、このPN接合の電位障壁
により基板中にα線によつて発生した電子を追い
返しソフトエラー強度を向上させることが行われ
ている。このＰ型ウエル領域の形成はソフトエラ
ー強度を向上させるが、前記の如くメモリ容量が
大きくなるにつれてソフトエラーが発生し易くな
り、本発明者らは検討によれば、64Kビツト以上
の高容量のＳ−RAMメモリーに対しては、なお
充分ではなことが判つた。

一方、本発明者らはこの様なα線によるソフト
エラーを防止する為に、上記Ｐ型ウエル領域の形
成に加えて、蓄積ノード（ドレイン領域）の一部
領域の下にP⁺型半導体領域を形成することを検
討した。又メモリセルを構成するＰ型ウエル内の
全ての素子をP⁺型の半導体領域で包囲すること
を検討した。

しかしながら、前者の蓄積ノードとしてのドレ
イン領域下にP⁺型半導体領域を形成する方式で
は、そのプロセス、即ちソースおよびドレイン領
域形成後に、当該P⁺型半導体領域を形成する工
程を採用するために、工程が複雑となり、Ｐ型領
域形成のマスク合せ余裕がきびしく、又蓄積ノー
ドの一部領域にP⁺型半導体領域を形成するのみ
ではシールド効果も不充分であり、ソフトエラー
低減効果が少ないという難点がある。

又後者のメモリセルを構成する全ての素子を
P⁺型半導体領域で囲むという方式ではそのプロ
セス上当該P⁺型半導体領域形成後にフイールド
絶縁膜を形成するという方法が採られる。この
為、当該フイールド絶縁膜の形成の際、長時間ア
ニールすることにより、当該P⁺型半導体領域が
再拡散してしまい、これにより素子特性が変化
し、例えばしきい値電圧をシフトし、素子の設計
値を変動させるという難点がある。さらに、この
場合P⁺型半導体領域が再拡散される結果、所定
の不純物濃度をもつ領域が得られず、ソフトエラ
ー効果を低減させるという難点がある。

本発明は、α線によるソフトエラーの発生を防
止するための領域を簡単な方法によつて形成する
ことを目的としたものである。

以下、本発明を図面に示し実施例をもつて説明
する。

第１図〜第１６図に本発明に従うＳ−RAMの
製造プロセスの各工程における断面図を示す。説
明を理解しやすくするために１つのメモリセル部
と、メモリセルアレイに関連する周辺回路を構成
する一つのトランジスタとを中心に説明する。

各図において、領域X₁は後述する第２０図に
示したメモリーセルＭ−CELを得るための各工
程毎の部分断面図を示し、領域X₂はデータ出力
バツフアDOB等の周辺回路を構成するＰチヤネ
ルMISFETを得るための各工程毎の部分断面図
を示す。

第１図は、半導体基板１のX₁領域のＰ型ウエ
ル領域３及び当該領域上に酸化膜４が形成され、
又、基板１のX₂領域に酸化膜２が形成された状
態を示す。次に、この第１図に断面を示す半導体
装置が得られるまでのポロセスについて説明す
る。

半導体基板、例えば、（100）結晶面を有し、比
抵抗が８〜12ΩcmのＮ型単結晶シリコン基板１を
用意しこのシリコン基板１の主表面全面にＮ型不
純物例えばリンを、例えばイオン打込みにより、
好ましくは打込みエネルギー125KeV、ドーズ量
３×10¹²原子／cm²で導入する。これは、Ｎ型不純
物をあらかじめ打込んでおくことによつて、N⁺
領域を形成しておき、寄生MISFETを防止する
ためのチヤンネルストツパーを形成しておくこと
が出来るからである。次いでシリコン基板１の表
面に熱酸化によつて約500Åの厚さのシリコン酸
化膜（SiO₂膜）２を形成し、次にウエルが形成
されるべき領域上にあるSiO₂膜を除去するため
に、フオトレジスト膜をSiO₂膜上に選択的に形
成する。そして、フオトレジスタ膜をマスクとし
てSiO₂膜をエツチする。次に、前記フオトレジ
スト膜を残した状態で、Ｐ型ウエル形成のために
Ｐ型不純物の導入をする。導入方法としては、イ
オン打込みが好ましい。またＰ型不純物として
は、例えばボロン(B)が好ましく、この場合の打込
みエネルギーは75KeV、ドーズ量は８×10¹²原
子／cm²がよい。この時、ボロンは当該フオトレジ
スト膜が残存する領域のシリコン基板１内に導入
されたボロンは、先に全面に打込まれたリンの濃
度を補償して、Ｐ型ウエルを形成するのに十分で
ある。

フオトレジスト膜を除去した後、シリコン基板
１内に選択的に導入されたＰ型不純物を約1200℃
の温度で熱拡散させて、第１図に示されるよう
な、ウエル領域３が形成される。このとき、シリ
コン基板１の表面上に薄いシリコン酸化膜４が形
成される。このウエル領域３内には、第２０図に
示したようなメモリセルが形成される。

次いで、第２図以下の工程を説明する。

（フイールド絶縁膜およびチヤネルストツパー形
成のための工程） 第１図に示されているシリコン基板１上の全て
の酸化膜を除去し、シリコン基板１の清浄な面を
露出する。

次に第２図に示すように、シリコン基板１の表
面に熱酸化によつて約500Åの厚さの酸化膜
（SiO₂膜）５を形成する。そしてこの上に酸素を
通さない絶縁膜（耐酸化膜）、例えばSi₃N₄膜６
を気相化学反応法（Chemical Vapor
Deposition、以下CVT法と言う）によつて約
1400Åの厚さに形成する。このSi₃N₄膜６は後に
述べるフイールド絶縁膜を選択的に形成するため
のマスクとして使用される。

なお、前記SiO₂膜５は、次の理由により形成
させる。すなわち、Si₃N₄膜６を直接シリコン基
板１の表面に形成すると、この両者の間の熱膨張
係数の違いによつて起る熱歪によつて、シリコン
基板１の表面に結晶欠陥が発生する。これを防止
するためにSiO₂が膜５が形成されるのである。

次に、後述するフイールド絶縁膜を形成するた
めのマスクを完成させるため、フオトレジスト膜
７をSi₃N₄膜上に選択的に形成する。すなわち、
フオトレジスト膜７はフイールド絶縁膜が形成さ
れるべき領域以外の領域に形成される。そして、
このフオトレジスト膜７をマスクとして、精度の
よいエツチが可能なプラズマエツチによりSi₃N₄
膜６をエツチして、フイールド絶縁膜形成のため
のマスクが形成される。

フオトレジスト膜７を残した状態で、チヤネル
ストツパ形成のためにＰ型不純物をシリコン基板
１に導入する。導入の方法としては、例えばイオ
ン打込みが用いられる。その場合、Ｐ型不純物
は、フオトレジスト膜７が残存している領域では
SiO₂膜５およびシリコン基板１には達せず、一
方、SiO₂膜５の表面が露出している領域では、
SiO₂膜５を通つてシリコン基板１の内部に達す
る。

前記Ｐ型不純物としては沸化ボロンBF₂が好ま
しい。その打込みエネルギは30KeV、ドーズ量
は５×10¹³原子／cm²がよい。

Ｐ型ウエル内に打込まれたボロンイオンはP⁺
型領域を形成し、チヤネルストツパとなる。一方
Ｎ型シリコン基板１ひ打込まれたポロンイオン
は、第１図で示したリン打込みによつて導入され
たリン、つまりＮ型不純物によつて補償される。
従つて、この領域はＮ型領域となつており、Ｎ型
のチヤネルストツパが存在することになる。

（フイールド絶縁膜形成工程） フオエトレジスト膜７を除去した後、第３図に示
すように、約1000℃の酸化性雰囲気中でシリコン
基板１の表面を選択的に熱酸化して約9500Åの厚
さのフイールド絶縁膜８を形成する。このとき耐
酸化膜であるSi₃N₄膜６は酸素を通さないので、
このSi₃N₄膜下のシリコンは酸化されない。

この熱処理時に、フイールド絶縁膜の直下に前
述したチヤネルストツパが引き伸し拡散され、所
望の深さを有するチヤネルストツパが形成され
る。（図示せず） （表面酸化膜除去工程） Si₃N₄膜６を、例えば熱リン酸（H₃PO₄）を用
いて除去した後、清浄なゲート酸化膜を得るため
に、第４図に示すように、一旦、シリコン基板１
の表面のSiO₂膜５を除去する。例えば、フツ酸
（HF）を用いて全面を薄くエツチしてSiO₂膜５
を除き、フイールド絶縁膜８が形成されていない
部分のシリコン基板１の表面を露出させる。この
状態のＭ−CELの平面図を第１７図に示す。す
なわち、第１７図のX_1F−X_1F切換断面図が第４
図の領域X₁に示されている。

（不純物インプラント層の形成工程） 第４図に示されたシリコン基板の表面に、第５
図に示すように不純物インプラント層９を形成す
る。第５図に示す実施例では不純物としてＰ型不
純物を用いた。導入方法としてはイオン打込みが
好ましい。また、Ｐ型不純物としては例えばボロ
ン(B)が好ましく、この場合の打込みエネルギーは
125KeV、ドーズ量は10¹³〜２×10¹³原子／cm²程
度がよい。

このＰ型不純物のインプラント層はフイールド
絶縁膜にも形成してもよい。

本発明は、このように、フイールド絶縁膜形成
後にＰ型不純物インプラント層を形成する。この
インプラント層の形成によりα線によるソフトエ
ラーの発生を防止できる。このインプラント層に
よるα線ソフトエラーの発生防止については後述
する。

（ゲート絶縁膜形成工程およびしきい値電圧制御
工程） 約1000℃の酸化制雰囲気の下で、第５図に示さ
れたシリコン基板の表面に、第６図に示すよう
に、熱酸化により約400Åの厚さのゲート絶縁膜
１０を形成する。このゲート絶縁膜１０は、シリ
コン基板１上に形成される全てのMISFETのゲ
ート絶縁膜となるものである。

次に、この状態で、Ｐ型不純物のイオン打込み
を行う。これは全てのMISFETのしきい値電圧
V_thを規定するために行う。前記Ｐ型不純物とし
ては、ボロン(B)が好ましい。打込みエネルギーは
30KeV、ドーズ量は5.5×10¹¹原子／cm²がよい。
このドーズ量はV_thの値によつて変化する。

このイオン打込みは、全くマスクを使用せず、
全面に行なわれる。従つて、全てのＮチヤネル
MISFETは同一のしきい値電圧V_thを有し、一
方、全てのＰチヤネルMISFETほ同一のしきい
値電圧V_thを有することになる。

（ダイレクトコンタクトホール形成工程） 第一多結晶シリコン層とシリコン基板１との間
を直接接続するためのコンタクトホール、いわゆ
るダイレクトコンタクトホールを形成するため
に、SiO₂膜１０上にヘオトレジスト膜１１を選
択的に形成する。そして、このフオトレジスト膜
１１をマスクとして、第７図に示すように、ゲー
ト絶縁膜となるSiO₂膜１０をエツチしてシリコ
ン基板１の表面を露出させ、ダイレクトコンタク
トホールCH₁₀₀を形成する。このCH₁₀₀は第２０
図で示したMISFET Q₂，Q₄および高抵抗多結晶
シリコンR₂との接続部である。

（第一導体層形成工程） フオトレジスト膜１１を除去した後、第８図に
示すように全面に第一導体層１２を形成る。第一
導体層としては不純物をドープした多結晶シリコ
ン層が用いられる。

まず、全面にCVD法により約3500Åの厚さの
第一多結晶シリコン層１２を形成する。次に、第
一多結晶シリコン層１２の比抵抗を小さくするた
めに、全面にＮ型不純物、例えばリンを拡散法に
よつて導入する。

この時、第一多結晶シリコン層１２から、ダイ
レクトコンタクトホールCH₁₀₀を通して、シリコ
ン基板１内にもリンが拡散され、N⁺型領域１３
が形成される。

これらN⁺型領域は後の熱処理工程で所望の深
さに拡散される。領域１３は、第２０図に示した
MISFET Q₂とQ₄の間の接続を行う。

（第一導体層選択除去工程） 上述のようにリン処理を施した第一多結晶シリ
コン層１２を、第９図に示すように精度のよいエ
ツチが可能なプラズマエツチにより所望の形状に
エツチしてゲート電極１４，１６、ワード線15
(W)、領域１３にダイレクトコンタクトしたゲート
電極１７を形成する。

引き続いて、SiO₂膜１０が同一形状にエツチ
されゲート絶縁膜１８〜２０が形成される。この
時、第９図に示すように、シリコン基板１の表面
が選択的に露出される。

（ソース・ドレイン領域およびベース電極取出し
層形成工程） P⁺型のソース・ドレイン領域形成のために、
マスクを形成する。このマスクとしては、例えば
CVD法により約1500Åの厚さに選択的に形成さ
れたSiO₂膜２１が用いられる。すなわち、メモ
リセルを含むＮチヤネルMISFETが形成される
領域はSiO₂膜２１によつて覆われている。

そして、この状態でＰ型不純物が、例えば拡散
法によつて導入される。このＰ型不純物として
は、ボロン(B)が好ましい。第１０図に示すよう
に、ボロンが拡散されて、ＰチヤネルMISFET
のソース・ドレイン領域２２，２３が形成され
る。なお、この拡散時の熱処理に伴つて、シリコ
ン基板１の表面に薄い酸化膜（図示せず）が形成
される。

（ソース・ドレイン領域およびエミツタ領域形成
工程） 前記SiO₂膜２１および薄い酸化膜を除去した
後、N⁺型のソース・ドレイン領域形成のために、
新たにマスク２４を形成する。このマスクとして
は、例えばCVD法により約1500Åの厚さに選択
的に形成されたSiO₂膜２４が用いられる。すな
わち、ＰチヤネルMISFETが形成された領域は、
SiO₂膜２４によつて覆われている。

そして、第１１図に示す状態でＮ型不純物が、
例えば拡散法によつて導入される。このＮ型不純
物としては、リン(P)が好ましい。リンがシリコン
基板１内に拡散されて、ＮチヤネルMISFETの
ソース・ドレイン領域２５〜２８が形成される。
なお、この拡散時の熱処理に伴つて、シリコン基
板１の表面に薄い酸化膜（図示せず）が形成され
る。この状態でのメモリセルＭ−CELの平面図
を第１８図に示す。すなわち、第１８図のX_1L−
X_1L切断断面図が第１１図の領域X₁に示される。

（コンタクトホール形成工程） 前記SiO₂膜２４および薄い酸化膜を除去した
後、第１２図に示したように、シリン基板１の露
出している表面全体に熱酸化により酸化膜２９を
形成する。このとき、シリコン基板１と多結晶シ
リコン層１４〜１７とでは酸化される速度が異な
るので、シリコン基板１上には約100Åの厚さの
SiO₂膜が、多結晶シリコン層１４〜１７上には
約300Åの厚さのSiO₂膜が形成される。

次に新たに全面にCVD法により約1500Åの厚
さのSiO₂膜３０を形成する。このSiO₂膜３０は
シリコン基板と後述する第二導体層との間の絶縁
のために設けられるものである。

次にSiO₂膜３０上にフオトレジスト膜（図示
せず）を選択的に形成して、これをマスクとして
SiO₂膜３０およびSiO₂膜２９を連続的にエツチ
してコンタクトホールを形成する。このコンタク
トホールは、後述する第二導体層と、第一多結晶
シリコン層１７またはシリコン基板１内に形成さ
れた半導体領域のそれぞれ間の接続用に開窓され
たものである。

なお、SiO₂膜２９の膜厚は、既に述べたよう
に多結晶シリコン層１４〜１７の上では約300Å、
シリコン基板１の上では約100Åと異なる。従つ
て多結晶シリコン層１４〜１７上のSiO₂膜が完
全にエツチされるまで、エツチングを行う必要が
ある。このときエツチング液としてHF＋NH₄F
を用いるのが好ましい。すなわち、このエツチン
グ液はシリコンに対しては働かないので、シリコ
ン基板１がエツチされることはない。

（第二導体層形成工程） 第１３図に示すように、全面に第二導体層３１
を形成する。第二導体層としては不純物をドープ
した多結晶シリコン層が用いられる。

まず、全面に第二多結晶シリコン層３１を、
CVT法により約2000Åの厚さに形成する。この
第二多結晶シリコン層３１は、後述するように、
第三導体層と、シリコン基板１内の半導体領域ま
たは第一多結晶シリコン層１７との間を互いに接
続するために用いられる。また、第２０図に示し
た電源電圧供給線Vcc−Ｌおよび負荷抵抗R₁，
R₂としても用いられる。

（抵抗体形成工程） 次に、第１３図示されるように、CVD法によ
る約1500Åの厚さのSiO₂膜３２〜３４を選択的
に形成して、第二多結晶シリコン層３１を部分的
に覆う。

この状態で、第二多結晶シリコン層３１の比抵
抗を小さくするために、例えばリンを拡散法によ
つて導入する。このとき、前記SiO₂膜３２〜３
４によつて覆われた部分の第二多結晶シリコン層
にはリンが導入されない。従つて高い比抵抗のま
まの多結晶シリコンが部分的に残存する状態とな
る。なお、第二多結晶シリコン層３１内に拡散さ
れたリンは、平面方向にも多少拡散するが、マス
クであるSiO₂膜３２〜３４は、これを考慮して
設計されている。

（第二導体層選択除去工程） SiO₂膜３２〜３４を除去した後、第二多結晶
シリコン層３１を、所望の形状にエツチして、第
１４図に示すように、電極３８〜４１を形成す
る。

電極４０，４１はＰチヤネルMISFETのソー
スおよびドレイン領域への接続用として用いられ
る。電極３９は、第２０図に示したMISFET Q₄
の電極として用いられる。電極３８（Vcc−Ｌ）
は、高抵抗多結晶シリコン層３５（R₂）を介し
てMISFET Q₁，Q₄のソース・ドレイン領域に直
接接続しているいわゆるダイレクトコンタクトし
ている第一多結晶シリコン層１７に接続されてい
る。

（層間絶縁膜形成工程） 第１５図に示されるように、層間絶縁膜４２を
全面に形成する。層間絶縁膜としては、リンシリ
ケートガラス膜（以下PSG膜と言う）が好まし
い。このPSG膜４２はCVD法により約6500Åの
厚さに形成される。このPSG膜４２は、後に述
べる第三導体層と、第二多結晶シリコン層、特に
電源電圧Vccが供給される。電極３８との間の層
間絶縁膜として必要なものである。

次に、フオトレジスト膜（図示せず）を選択的
に形成し、これをマスクとしてPSG膜４２をエ
ツチしてコンタクトホールを形成する。

（第三導体層形成工程） 第１６図に示されるように、第三導体層４３〜
４５を選択的に形成する。第三導体層としては、
例えばシリコンに対してＰ型であるアルミニウム
（Al）が好ましい。アルミニウム層４３〜４５は
真空蒸着法によつて約8000Åの厚さに形成され
る。

この時、高抵抗の第二多結晶シリコン層から成
る電極４０，４１の内部に、アルミニウムが拡散
され、その結果、Ｐ型の小さい比抵抗の導体層と
なる。電極４３は、第２０図に示されたデータ線
Ｄとして用いられる。この状態でのＭ−CELの
平面図を第１９図に示す。すわち、第１９図での
X_1Q−X_1Qの切断断面図が第１６図領域X₁に示さ
れている。

以上のプロセスによつて形成されたメモリセル
部の概略的なレイアウト図を第２０図に示し、そ
のメモリセル部の等価回路図を第２２図に示す。

第２０図のメモリセルＭ−CELLのレイアウト
パターン図において、一点鎖線によつて囲まれた
部分（Ａ−Ｂ−Ｃ−Ｄ）が１ビツトのＭ−CEL
の占めるエリアである。

まず、ICチツプ内には同図に示したように配
線およびMISFETのソース・ドレインとしての
役目をはたす半導体領域SR₁〜SR₆が配置されて
いる。

このICチツプ上には、太い実線で示したよう
に絶縁膜を介して第一層目の導体層（多結晶シリ
コン層）によつてワード線Ｗおよびゲート電極
G₁，G₂が形成されている。ワード線Ｗは半導体
領域SR_1，SR₂とともにトランスミツシヨン用
MISFET Q₃そして半導体領域SR₄，SR₅ととも
にトランスミツシヨン用MISFET Q₄を構成して
いる。また、ゲート電極G₁は半導体領域SR₂，
SR₃とともに駆動用MISFET Q₁を、ゲート電極
G₂は半導体領域SR₅，SR₃とともに駆動用
MISFET Q₂をそれぞれ構成している。なおゲー
ト電極G₁は接続点N₂においてMISFETQ₂と
MISFIT Q₄とを電気的に接続する半導体領域
SR₅にダイレクトコンタクトしている。

ワード線Ｗおよびゲート電極G₁，G₂上には、
太い点線で示したように絶縁膜を介して第二層目
の導体層（多結晶シリコン層）によつて電源電圧
供給V_cc−Ｌ、負荷抵抗R₁，R₂および接続点N₁，
N₆間の配線が一体的に形成されている。すなわ
ち、負荷抵抗R₁，R₂の一端は分岐している電源
電圧供給線V_cc−Ｌに一体的に接続している。そ
して、負荷抵抗R₁の他端は接続点N₆においてゲ
ート電極G₂に接続され、かつ、配線としてゲー
ト電極G₁を交差し、接続点N₁においてMISFET
Q₁とMISFET Q₃とを電気的に接続する半導体領
域SR₂に接続されている。接続点N₁，N₆間の配
線（第二層目の導体層）とゲート電極G₁（第１層
目の導体層）との交差によつて、第２２図に示し
た交差結合が達成できる。一方、負荷抵抗R₂の
他端は接続点N₂において、ゲート電極G₂に接続
されている。なお、上記負荷抵抗R₁，R₂は、後
で説明するように第１層目の導体層すなわち多結
晶シリコン層への不純物導入の制御によつて多結
晶シリコン層の一部分に形成される。

電源電圧供給線V_cc−Ｌ、負荷抵抗R₁，R₂およ
び接続点N₁，N₆間の配線上には、図示したよう
に絶縁膜を介して第三層目の導体層（アルミニウ
ム層）によつて接地電位供給線Vss−Ｌ、データ
線Ｄ，がそれぞれに対して平行に、かつワード
線Ｗおよび電源電圧供給線V_cc−Ｌを直交するよ
うに形成されている。接地電位供給線Vss−Ｌは
接続点N₅においてMISFET Q₁とMISFET Q₂と
を電気的に接続する半導体領域SR₃に接続され、
さらに接続点N₇において半導体領域（ウエル領
域）SR₆に接続されている。データ線Ｄ，はそ
れぞれ接続点N₃，N₄において半導体領域SR₁，
SR₄に接続されている。

以上のメモリセルＭ−CELLの回路図は第２２
図に示される。このメモリセルは直列接続された
負荷抵抗R₁，R₂と駆動用MISFET（絶縁ゲート型
電界効果トランジスタ）Q₁，Q₂から成る１対の
インバータ回路の入出力を交差結合したフリツ
プ・フロツプと１対のトランスミツシヨン・ゲー
ト用MISFET Q₃，Q₄で構成されている。フリツ
プ・フロツプは情報の記憶手段として用いられ、
トランスミツシヨン・ゲートはフリツプ・フロツ
プと相補データ線対Ｄ，間における情報の伝達
を制御するためのアドレス手段として用いられ、
その動作はローデコーダＲ−DCRに接続された
ワードＷに印加されるアドレス信号によつて制御
される。

第２１図は第２０図に示したメモリセルＭ−
CELかICチツプ内に複数配列されている１つの
メモリアレイＭ−ARYのレイアウトパターンを
示す。

二点鎖線によつて示した１つのＭ−ARYは上
述したウエル領域によつて規定され、そしてその
Ｍ−ARY内には、第２０図に示した１ビツトの
Ｍ−CEL（Ａ−Ｂ−Ｃ−Ｄ）が、横方法すなわち
ワード線方向に32個、縦方向すなわちデータ線方
向に128個配列されている。

そして、それらのＭ−CELは以下の通りに配
列されている。

まず、第２０図に示した１ビツトのＭ−CEL
のレイアウトパターンをもとに、第２１図に示し
たようにＭ−CEL１〜Ｍ−CEL４によつてＭ−
ARY構成の基本となるブロツクが構成されてい
る。この基本ブロツクにおいて、Ｍ−CEL１に
対して横方向に隣り合うＭ−CEL２はそのＭ−
CEL１と線対称に配列され、一方、Ｍ−CEL１
に対して縦方向に隣り合うＭ−CEL３はそのＭ
−CEL１に対して180度回転した状態に配列され
ている。そして、Ｍ−CEL３に対して横方向に
隣り合うＭ−CEL４はそのＭ−CEL３と線対称
に配列されている。

そして、この基本ブロツクが縦横に連続して配
列されて、１つのＭ−ARYを構成している。す
なわち、第２１図に示すように、基本ブロツクは
横方向に16個、縦方向に互いに隣り合う基本ブロ
ツクの凹部と凸部がはさみ込まれるような形態で
64個配列されている。

Ｍ−ARY内の両側には第２０図に示した接地
電位供給線V_ss−Ｌが配列されている。また、Ｍ
−ARY外の両側には接地電位供給線Vss−Ｌに
対して平行に第三層目の導体層より成る電源電圧
供給線V_cc−LINEが配列されている。この電源
電圧供給線V_cc−LINEは接続点N₀において、第
２０図に示した電源電圧供給線Vcc−Ｌに接続さ
れている。

以上説明した本発明の実施例に従うＳ−RAM
のメモリセルにおいては、第２２図に示した記憶
容量C_Sの一部を形成する記憶ノードとしての
MISFET Q_2，Q₄（Q₁，Q₃）のN⁺型ドレインお
よびソース領域２６，１３，２７下に、これらの
領域の深さよりわずかに深い位置に、不純物濃度
の高いピーク領域9P（P⁺型領域）をもつようにイ
オンインプラント層９が形成される。従つて、Ｐ
型ウエル３より不純物濃度の高いピーク領域9P
によつて、記憶ノードとしてのN⁺型領域２６，
１３，２７と、Ｐ型ウエル３が基板１と形成する
PN接合部との間に、高不純物濃度領域9Pによる
ポテンシヤルバリアを形成することができる。こ
のポテンシヤルバリアがα線によつて発生した電
子の気憶ノードへの拡散を防止せしめる。

しかも、この時、高不純物濃度領域を、厚いフ
イールド絶縁膜８によつて取囲れたメモリセルの
MISFET形成領域（X₁領域）の底部全体を覆う
ように形成するか、あるいは、後述するように少
なくとも記憶ノードとして作用するN⁺型領域
（第２２図の記憶用キヤパシタC_Sを構成する領域）
の底部を覆うように形成することによつて、α線
によつて発生した電子がメモリセルを構成する
MISFET部のソースおよびドレイン部（記憶ノ
ード）の到達する割合を著しく低減できる。もち
ろん、本発明においては、Ｐ型ウエル内にメモリ
セルが形成されるので、Ｐ型ウエル３と基板１と
が形成するPN接合によるポテンシヤルバリアに
よつても、α線による電子のウエル内への流入を
軽減せしめている。

さらに、本発明によれば、第２２図に示した記
憶用キヤパシタC_Sの一部を構成しているN⁺型記
憶ノード、すなわち、ソース、ドレイン領域２
６，１３，２７に隣接するＰ型ウエル領域は、イ
オンインプラント層９によつて高不純物濃度にさ
れるので、N⁺型ソースおよびドレイン領域が形
成する記憶ノードのキヤパシタの容量値を増大さ
せることができる。この容量値の増大によつて、
α線によるノイズ電荷に基づく悪影響をさらに低
減することができる。

なお、上記実施例ではフイールド絶縁膜形成後
に、不純物インプラント層９を形成する実施例を
示したが、第９図で示す第一多結晶シリコン層に
よるゲート電極１４，１６等の形成後に不純物イ
ンプラント層を形成してもよい。前者の方が深い
インプラントが確保できる点で好ましい。また、
上記実施例ではＰ型不純物インプラント層を形成
する実施例を示したが、Ｎ型不純物によるインプ
ラント層を形成してもよく、この場合も、上述し
たＰ型不純物によるインプラント層と同様な効果
を得ることができる。

本発明に従う製造方法においては、α線防止領
域として作用する不純物インプラント層９の形成
は、予め形成された、メモリセル形成領域を取囲
む厚いフイールド絶縁膜８をマスクとして行なわ
れるので、インプラント層形成のための特別なマ
スク形成を必要としない。これは、プロセスを単
純化せしめる。

さらに、本発明に従う製造方法においては、素
子形成領域を分離するための厚いフイールド酸化
膜８を予め形成した後、α線防止用のイオンイン
プラント層９を形成するので、厚いフイールド酸
化膜の形成の際に必要とする長時間の熱処理工程
を避けてイオンインプラント層９が形成できる。
従つて、酸化熱処理工程によるイオンインプラン
ト層のプロフアイルの変形（再拡散）を防止する
ことができ、これによつて、充分なソフトエラー
防止効果を得ることができると同時に、
MISFETの素子特性に与える悪影響を防止でき
る。

上述した実施例においては、メモリセルの素子
形成領域部X₁全面に不純物インプラント層を形
成したが、その場合、スイツチング速度等の面か
らホトレジマスクを使用して周辺回路やデータ線
などの関係ないノードに無差別に不純物を打込ま
ないように配慮することが好ましい。これを第２
３図に基づいて説明する。第２３図はα線による
ソフトエラーの発生を防止した本発明Ｓ−RAM
装置の変形例における断面を簡略した示したもの
である。第２３図に示すように、記憶ノードとし
て作用するN⁺型領域２６，１３，２７の領域底
部を覆うように選択的にイオンインプラント領域
９を形成できる。これによりデータ線などの記憶
ノードに関係ないノードに不純物を打込むことを
回避することができる。すなわち、前記第２２図
で示したＭ−CELの回路図において、駆動用
MISFE Q₂とトランスミツシヨンゲート用
MISFET Q₄とを接続する記憶ノードN₂に対し
てのみにイオン打込みして関係ないノードにイオ
ン打込みすることを回避するのが好ましい。ただ
し、マスク合せの容易性やV_t制御の安定のため
近接するノードの一部にイオン打込みすることは
さしつかえない。

【図面の簡単な説明】

図面は本発明の実施例を示し、第１図〜第１６
図は本発明Ｓ−RAM装置の製造プロセスを示す
各工程の断面図、第１７図は第４図に示すメモリ
セルの平面図、、第１８図は第１１図に示すメモ
リセルの平面図、第１９図は第１６図に示すメモ
リセルの平面図、第２０図はメモリセルの略式的
なレイアウトパターン図、第２１図は第２０図に
対応するメモリアレイのレイアウトパターン図、
第２２図はメモリセルの等価回路図、第２３図は
本発明の他の実施例を示す断面図である。 ８……フイールド絶縁膜、２５〜２８……N⁺
領域、９……不純物インプラント層。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板のPN接合によつて区画されたウ
   エル領域内に形成された複数のメモリセルを有
   し、前記メモリセルは、一対の高抵抗多結晶シリ
   コン体にそれぞれ直列接続され、それらのゲート
   とドレインとが互いに交差結合された一対の駆動
   用絶縁ゲート型電界効果トランジスタを具備して
   成るスタテイツクメモリセルである半導体記憶装
   置において、前記メモリセルの記憶ノードを構成
   する前記駆動用絶縁ゲート型電界効果トランジス
   タの半導領域下部のウエル領域内に、前記半導体
   領域の底面を覆うようにウエル領域と同一導電体
   型の不純物のインプラント層を形成して成ること
   を特徴とする半導体記憶装置。 ２ 半導体基板のPN接合によつて区画された第
   １導電型ウエル領域内に形成された複数のメモリ
   セルを有し、前記メモリセルは、一対の高抵抗多
   結晶シリコン体にそれぞれ直列接続され、それら
   のゲートとドレインとが互いに交差結合された一
   対の駆動用絶縁ゲート型電界効果トランジスタを
   具備して成るスタテイツクメモリセルである半導
   体記憶装置の製造方法において、半導体基板に
   PN接合によつて区画されたウエル領域を形成
   し、該ウエル内にフイールド絶縁膜を形成した後
   に、前記フイールド絶縁膜の少なくとも一部をマ
   スクとして前記記憶ノードの半導体領域が形成さ
   れるべき前記ウエル内に第１導電型の不純物をイ
   オン打込みすることによつて、不純物濃度がその
   ウエル領域よりも高いインプラント層をそのウエ
   ル内部に形成し、しかる後に、前記駆動用絶縁ゲ
   ート型電界効果トランジスタの前記記憶ノードの
   半導体領域を前記ウエル内の前記インプラント層
   の上部に形成することを特徴とする半導体記憶装
   置の製造方法。