JPH0846189A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0846189A
JPH0846189A JP6177787A JP17778794A JPH0846189A JP H0846189 A JPH0846189 A JP H0846189A JP 6177787 A JP6177787 A JP 6177787A JP 17778794 A JP17778794 A JP 17778794A JP H0846189 A JPH0846189 A JP H0846189A
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JP
Japan
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insulating film
film
diffusion layer
semiconductor substrate
gate electrode
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JP6177787A
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Ko Watanabe
孔 渡辺
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】 側壁絶縁膜下に形成されるソース／ドレイン
拡散層を構成する低濃度拡散層幅を十分小さく取って低
濃度拡散層による抵抗を小さくしドレイン電流の低減を
抑えて電流駆動力の劣化を抑えることができる。 【構成】 半導体基板１内に素子分離絶縁膜２が形成さ
れ、該素子分離絶縁膜２間の該半導体基板１内にソース
／ドレイン拡散層７，９が形成され、該ソース／ドレイ
ン拡散層７，９間の該半導体基板１上にゲート絶縁膜６
が形成され、該ゲート絶縁膜６上にゲート電極５が形成
され、該ゲート電極５側壁に第１の側壁絶縁膜８が形成
され、該第１の側壁絶縁膜８側壁に第２の側壁絶縁膜１
０が形成され、該第２の側壁絶縁膜１０と該素子分離絶
縁膜２間の該ソース／ドレイン拡散層９が形成された該
半導体基板１上に金属シリサイド膜１２が形成されてな
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、詳しくは、ＭＯＳトランジスタを有する
半導体集積回路（ＩＣ）の製造技術に適用することがで
き、特に、側壁絶縁膜下に形成されるソース／ドレイン
拡散層を構成する低濃度拡散層幅を十分小さく取って低
濃度拡散層による抵抗を小さくしドレイン電流の低減を
抑えて電流駆動力の劣化を抑えることができるととも
に、ゲート電極側壁の側壁絶縁膜幅を十分大きく取っ
て、ゲート電極とソース／ドレイン拡散層上の金属シリ
サイド膜とのショートを生じ難くすることができる等、
トランジスタ特性の性能及び信頼性を向上させることが
できる半導体装置及びその製造方法に関する。
【０００２】近年、ＩＣの高集積化に伴い、ＩＣを構成
するＭＯＳＦＥＴの微細化が要求されている。このよう
に、ＭＯＳＦＥＴを微細化すると、ホットキャリアによ
る信頼性の低下や大きなしきい値Ｖｔｈのロールオフ等
の問題を引き起こす。このため、これらの問題を抑制す
るために、単一のソース／ドレイン拡散層の場合より
も、ホットキャリアによる信頼性低下や大きなしきい値
Ｖｔｈのロールオフ等の問題を生じ難くすることができ
る低濃度拡散層と高濃度拡散層からなるＬＤＤ構造のソ
ース／ドレイン拡散層が広く採用されてきている。
【０００３】また、ＭＯＳＦＥＴを微細化すると、ゲー
ト抵抗や拡散層抵抗が回路性能に及ぼす悪影響を無視す
ることはできない。このため、これを解決するために、
ソース／ドレイン拡散層やポリＳｉゲート電極に直接Ａ
ｌ配線層をコンタクトする場合よりも低抵抗化を実現す
ることができるＴｉＳｉ2 等の金属シリサイドを介して
コンタクトするサリサイド構造が採用されてきている。
【０００４】
【従来の技術】図６は従来の半導体装置の製造方法を示
す図である。従来では、まず、ＬＯＣＯＳ法等によりＳ
ｉ基板１００１に素子分離となるＳｉＯ2 素子分離絶縁
膜１００２を形成し、Ｓｉ基板１００１の素子領域に熱
酸化等によりＳｉＯ2 ゲート絶縁膜１００３を形成した
後、ＣＶＤ法等によりＳｉＯ2 ゲート絶縁膜１００３上
にポリシリコン膜１００４を形成する（図６（ａ））。
【０００５】次に、ＲＩＥ法等によりポリシリコン膜１
００４及びゲート絶縁膜１００３をエッチングしてポリ
Ｓｉゲート電極１００５を形成するとともに、Ｓｉ基板
１００１を露出させた後、ポリＳｉゲート電極１００５
及びＳｉＯ2 素子分離絶縁膜１００２をマスクとしてイ
オン注入法等によりＳｉ基板１００１内にＡｓ等の不純
物を導入して低濃度拡散層１００６を形成する（図６
（ｂ））。
【０００６】次に、ＣＶＤ法等により全面にＳｉＯ2 膜
を形成した後、ＳｉＯ2 膜を異方性エッチングしてゲー
ト電極１００５側壁にサイドウォールとも言われるＳｉ
Ｏ2側壁絶縁膜１００７を形成した後（図６（ｃ））、
ポリＳｉゲート電極１００５、ＳｉＯ2 側壁絶縁膜１０
０７及びＳｉＯ2 素子分離絶縁膜１００２をマスクとし
てイオン注入法等によりＳｉ基板１００１内にＡｓ等の
不純物を導入して高濃度拡散層１００８を形成する（図
６（ｄ））。
【０００７】次に、ＳｉＯ2 側壁絶縁膜１００７とＳｉ
Ｏ2 素子分離絶縁膜１００２間のＳｉ基板１００１上に
生じた自然酸化膜等をエッチングしてＳｉ基板１００１
を露出させた後、スパッタ法等により全面にＴｉ高融点
金属膜１００９を形成する（図７（ａ））。次に、Ｎ2
雰囲気中で熱処理することにより、Ｓｉ基板１００１の
ＳｉとＴｉ高融点金属膜１００９のＴｉ、及びポリＳｉ
ゲート電極１００５のＳｉとＴｉ高融点金属膜１００９
のＴｉとをシリサイド反応させてＴｉＳｉ2 金属シリサ
イド膜１０１０を形成する。この時、ＳｉＯ2 側壁絶縁
膜１００７上とＳｉＯ2 素子分離絶縁膜１００２上は、
シリサイド化されずにそのまま未反応のＴｉ高融点金属
膜１００９が残される（図７（ｂ））。
【０００８】そして、ＲＩＥ法等によりＳｉＯ2 側壁絶
縁膜１００７上及びＳｉＯ2 素子分離絶縁膜１００２上
の未反応のＴｉ高融点金属膜１００９をエッチングして
除去し、ＣＶＤ法等によりＰＳＧ層間絶縁膜１０１１を
形成し、ＲＩＥ法等によりＰＳＧ層間絶縁膜をエッチン
グしてゲート電極１００５上のＴｉＳｉ2 金属シリサイ
ド膜１０１０及びソース／ドレイン拡散層となる高濃度
拡散層１００８上のＴｉＳ2 金属シリサイド膜１０１０
が露出されるコンタクトホール１０１２を形成した後、
スパッタ法等によりＡｌ配線層を形成することにより、
図７（ｃ）に示すようなＬＤＤ構造のＭＯＳトランジス
タを得ることができる。
【０００９】この従来の半導体装置では、ソース／ドレ
イン拡散層を、低濃度拡散層１００６と高濃度拡散層１
００８からなるＬＤＤ構造で構成しているため、ＬＤＤ
構造ではない単一のソース／ドレイン拡散層の場合より
も、ホットキャリアによる信頼性低下や大きなしきい値
Ｖｔｈのロールオフ等の問題を生じ難くすることができ
る他、Ａｌ配線層１０１３と高濃度拡散層１００８、及
びＡｌ配線層１０１３とポリＳｉゲート電極１００５の
コンタクトをＴｉＳｉ2 金属シリサイド膜１０１０を介
して行うように構成したため、従来のＡｌ配線層を直接
ゲート電極や拡散層に形成する場合よりも低抵抗化する
ことができるという利点を有する。
【００１０】
【発明が解決しようとする課題】上記した従来の半導体
装置では、ポリＳｉゲート電極１００５とＡｌ配線層１
０１３間のコンタクト抵抗と、ソース／ドレイン拡散層
となる高濃度拡散層１００８とＡｌ配線層１０１３間の
コンタクト抵抗を低減化するために、ＴｉＳｉ2金属シ
リサイド膜１０１０によるサリサイド構造を取ってい
る。
【００１１】しかしながら、このように、サリサイド構
造を取る場合、仮にポリＳｉゲート電極１００５側壁に
ＳｉＯ2 側壁絶縁膜１００７がないと、低濃度拡散層１
００６上にまで金属シリサイド膜１０１０が形成され
て、この金属シリサイド膜１０１０とゲート電極１００
５が接近してショートし易い。このため、ゲート電極１
００５と金属シリサイド膜１０１０のショートを避ける
ために、ポリＳｉゲート電極１００５側壁にＳｉＯ2 側
壁絶縁膜１００７を形成しなければならない。このＳｉ
Ｏ2 側壁絶縁膜１００７は、その側部への金属シリサイ
ド膜１０１０の這い上がりによるゲート電極１００５と
金属シリサイド膜１０１０間のショートを防ぐために、
十分幅を大きく取らなければならない。
【００１２】しかしながら、このように、ゲート電極１
００５と金属シリサイド膜１０１０によるショートを防
ぐために、側壁絶縁膜１００７幅を大きく取ると、これ
に対応して側壁絶縁膜１００７下に形成される低濃度拡
散層１００６幅が大きくなるため、低濃度拡散層１００
６幅が大きくなることによりその分抵抗が高くなってし
まい、ドレイン電流が低減して電流駆動力が劣化してト
ランジスタ特性を悪化してしまうという問題があった。
【００１３】また、Ｔｉ高融点金属膜１００９を堆積す
る前には、基板１００１のＳｉと高融点金属膜１００９
のＴｉとのシリサイド反応を確実に行うために、Ｓｉ基
板１００１上に生じた自然酸化膜や拡散層形成用のスル
ー酸化膜等を完全に除去してＳｉ基板１００１のシリコ
ン面を露出させなければならないが、このＳｉ基板１０
０１上の酸化膜をエッチングする時、同時にＳｉＯ2 側
壁絶縁膜１００７もエッチングされて後退し、ＳｉＯ2
側壁絶縁膜１００７幅が小さくなった状態で高融点金属
膜１００９のシリサイド化を施すと、不純物濃度の低い
ＬＤＤ部の低濃度拡散層１００６領域でシリサイド反応
を起こして、低濃度拡散層１００６領域が小さくなり易
く、ドレイン電流が低減し電流駆動力が劣化してトラン
ジスタ特性が悪化してしまうという問題があった。
【００１４】図８では、Ｔｉ高融点金属膜１００９の前
処理量、即ちＳｉＯ2 側壁絶縁膜１００７のエッチング
量が多くなる程、ドレイン電流が低減しているのを示し
ている。これから、ＳｉＯ2 側壁絶縁膜１００７のエッ
チング量が多い程、ＳｉＯ2側壁絶縁膜１００７幅は小
さくなるため、低濃度拡散層１００６上の部分の露出量
が多くなり、これによりその分低濃度拡散層１００６領
域にＴｉＳｉ2 金属シリサイド膜１０１０が形成され
る。このため、低濃度拡散層１００６領域にＴｉＳｉ2
金属シリサイド膜１０１０が形成される量が多くなる
程、ドレイン電流が低減するのが判る。
【００１５】また、ゲート電極１００５側壁には、単層
のＳｉＯ2 側壁絶縁膜１００７を形成しているため、側
壁絶縁膜１００７を構成するＳｉＯ2 は、絶縁性能の点
では優れているものの、耐水性が弱いため、ホットキャ
リア耐性の劣化が生じ易くなるという問題があった。そ
こで、本発明は、側壁絶縁膜下に形成されるソース／ド
レイン拡散層を構成する低濃度拡散層幅を十分小さく取
って低濃度拡散層による抵抗を小さくしドレイン電流の
低減を抑えて電流駆動力の劣化を抑えることができると
ともに、ゲート電極側壁の側壁絶縁膜幅を十分大きく取
ってゲート電極とソース／ドレイン拡散層上の金属シリ
サイド膜とのショートを生じ難くすることができ、しか
も、ゲート電極側壁を保護する側壁絶縁膜と素子分離絶
縁膜間のＳｉ基板上に形成されたシリコン酸化膜をエッ
チング除去する際、側壁絶縁膜をエッチングされ難く
し、低濃度拡散層を露出され難くして低濃度拡散層領域
に金属シリサイド膜を形成し難くして、ドレイン電流の
低減を抑えて電流駆動力の劣化を抑えることができ、更
に側壁絶縁膜の耐水性を向上してホットキャリア耐性の
劣化を生じ難くすることができる半導体装置及びその製
造方法に関する。
【００１６】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板内に素子分離絶縁膜が形成され、該素子分離
絶縁膜間の該半導体基板内にソース／ドレイン拡散層が
形成され、該ソース／ドレイン拡散層間の該半導体基板
上にゲート絶縁膜が形成され、該ゲート絶縁膜上にゲー
ト電極が形成され、該ゲート電極側壁に第１の側壁絶縁
膜が形成され、該第１の側壁絶縁膜側壁に第２の側壁絶
縁膜が形成され、該第２の側壁絶縁膜と該素子分離絶縁
膜間の該ソース／ドレイン拡散層が形成された該半導体
基板上に金属シリサイド膜が形成されてなることを特徴
とするものである。
【００１７】請求項２記載の発明は、上記請求項１記載
の発明において、前記第１の側壁絶縁膜は、酸化シリコ
ンからなることを特徴とするものである。請求項３記載
の発明は、上記請求項１，２記載の発明において、前記
第２の側壁絶縁膜は、窒化シリコンからなることを特徴
とするものである。請求項４記載の発明は、上記請求項
１乃至３記載の発明において、前記ソース／ドレイン拡
散層は、低濃度拡散層と高濃度拡散層からなるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造であ
ることを特徴とするものである。
【００１８】請求項５記載の発明は、半導体基板上に素
子分離絶縁膜を形成する工程と、次いで、該素子分離絶
縁膜間の該半導体基板上に第１の絶縁膜及び導電膜を形
成する工程と、次いで、該導電膜及び該第１の絶縁膜を
選択的にエッチングしてゲート電極及びゲート絶縁膜を
形成する工程と、次いで、該ゲート電極を覆うように第
２の絶縁膜を形成する工程と、次いで、該第２の絶縁膜
を異方性エッチングして該ゲート電極側壁に第１の側壁
絶縁膜を形成する工程と、次いで、該ゲート電極、該第
１の側壁絶縁膜及び該素子分離絶縁膜をマスクとして、
該第１の側壁絶縁膜と該素子分離絶縁膜間の該半導体基
板内に不純物を導入してソース／ドレイン拡散層となる
高濃度拡散層を形成する工程と、次いで、該第１の側壁
絶縁膜を覆うように第３の絶縁膜を形成する工程と、次
いで、該第３の絶縁膜を異方性エッチングして該第１の
側壁絶縁膜側壁に第２の側壁絶縁膜を形成する工程と、
次いで、該第２の側壁絶縁膜と該素子分離絶縁膜間の該
半導体基板を覆うように高融点金属膜を形成する工程
と、次いで、該半導体基板を熱処理して、該半導体基板
を構成する半導体と該高融点金属膜を形成する高融点金
属とをシリサイド反応させて金属シリサイド膜を形成す
る工程と、次いで、該第１、第２の側壁絶縁膜及び該素
子分離絶縁膜上の未反応の該高融点金属膜を除去する工
程とを含むことを特徴とするものである。
【００１９】請求項６記載の発明は、上記請求項５記載
の発明において、前記ゲート電極形成後、前記ゲート電
極をマスクとして前記ゲート電極と前記素子分離絶縁膜
間の前記半導体基板内に不純物を導入してソース／ドレ
イン拡散層となる低濃度拡散層を形成することを特徴と
するものである。請求項７記載の発明は、上記請求項
５，６記載の発明において、前記第２の側壁絶縁膜形成
後、前記第２の側壁絶縁膜と前記素子分離絶縁膜間の前
記半導体基板表面部分をエッチング処理することを特徴
とするものである。
【００２０】請求項８記載の発明は、上記請求項５乃至
７記載の発明において、前記第１の側壁絶縁膜は、酸化
シリコンからなることを特徴とするものである。請求項
９記載の発明は、上記請求項５乃至８記載の発明におい
ては、前記第２の側壁絶縁膜は、窒化シリコンからなる
ことを特徴とするものである。
【００２１】
【作用】本発明では、後述する実施例の図１〜４に示す
如く、ポリＳｉゲート電極５をマスクとしてＡｓ不純物
をＳｉ半導体基板１内に導入して低濃度拡散層７を形成
した後、ポリＳｉゲート電極５とＳｉＯ2 側壁絶縁膜８
をマスクとしてＡｓ不純物をＳｉ半導体基板１内に導入
して高濃度拡散層９を形成して構成したため、ＳｉＯ2
側壁絶縁膜８下のＳｉ半導体基板１内にＳｉＯ2 幅と略
等しい幅の低濃度拡散層７を形成することができるの
で、ＳｉＯ2 側壁絶縁膜８幅を小さくすることにより、
低濃度拡散層７幅を十分小さく取ることができる。
【００２２】このため、低濃度拡散層７による抵抗を小
さくすることができるので、ドレイン電流の低減を抑え
て電流駆動力の劣化を抑えることができる。しかも、ゲ
ート電極５側壁には、ＳｉＯ2 側壁絶縁膜８だけでな
く、更にＳｉＮ側壁絶縁膜１０を形成して構成したた
め、ゲート電極５側壁のＳｉＯ2 側壁絶縁膜８とＳｉＮ
側壁絶縁膜１０のトータルの側壁絶縁膜８，１０幅を十
分大きく取ることができる。このため、ポリＳｉゲート
電極５とソース／ドレイン拡散層となる高濃度拡散層９
上の金属シリサイド膜１２との距離を十分大きく取るこ
とができるので、ポリＳｉゲート電極５とソース／ドレ
イン拡散層となる高濃度拡散層９上の金属シリサイド膜
１２とのショートを生じ難くすることができる。
【００２３】また、ＳｉＮ側壁絶縁膜１０とＳｉＯ2 素
子分離絶縁膜２間のＳｉ半導体基板１上の酸化膜をエッ
チングしてＳｉ半導体基板１を露出させる際、ＳｉＯ2
側壁絶縁膜８上部は膜減りするが、ＳｉＯ2 側壁絶縁膜
８側壁を保護しているＳｉＮ側壁絶縁膜１０はほとんど
エッチングされないため、ＳｉＯ2 側壁絶縁膜８及びＳ
ｉＮ側壁絶縁膜１０の幅方向はほとんど膜減りしないよ
うにすることができる。
【００２４】このため、ＳｉＯ2 側壁絶縁膜８下のＳｉ
半導体基板１に形成される低濃度拡散層７を露出されな
いようにすることができるので、ＳｉＮ側壁絶縁膜１０
とＳｉＯ2 素子分離絶縁膜２間のＳｉ半導体基板１上部
のみにＴｉＳｉ2 金属シリサイド膜１２を形成すること
ができ、低濃度拡散層７領域には金属シリサイド膜１２
を形成されないようにすることができる。
【００２５】従って、ドレイン電流の低減を抑えること
ができるため、電流駆動力の劣化を抑えることができ
る。更に、ゲート電極５側壁には、ＳｉＯ2 側壁絶縁膜
８だけでなくＳｉＮ側壁絶縁膜１０を更に形成して構成
したため、従来の単層のＳｉＯ 2 側壁絶縁膜で構成する
場合よりも、このＳｉＮ側壁絶縁膜１０により耐水性を
向上させることができる。このため、ホットキャリア耐
性の劣化を抑えることができる。
【００２６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明に係る一実施例の半導体装置の構造
を示す断面図、図２〜４は図１に示す半導体装置の製造
方法を示す図である。本実施例では、まず、ＬＯＣＯＳ
法等により例えばｐ型のＳｉ半導体基板１上に素子分離
領域となるＳｉＯ2 素子分離絶縁膜２を形成し、ＨＣｌ
雰囲気、９００℃の熱酸化等によりＳｉ半導体基板１の
素子領域に膜厚１５０オングストローム程度のＳｉＯ2
絶縁膜３を形成した後、ＣＶＤ法等によりＳｉＯ2 絶縁
膜３上に膜厚２００オングストローム程度のポリシリコ
ン膜を形成し、ｎｐ拡散法等によりこのポリシリコン膜
内にＰを１×１０20ｃｍ-3程度ドーピングしてポリＳｉ
導電膜４を形成する（図２（ａ））。
【００２７】次に、ＲＩＥ法等によりポリＳｉ導電膜４
及びＳｉＯ2 絶縁膜３をエッチングしてポリＳｉゲート
電極５を形成するとともに、ゲート絶縁膜６を形成す
る。この時、Ｓｉ半導体基板１が露出される。次に、ポ
リＳｉゲート電極５及びＳｉＯ 2 素子分離絶縁膜２をマ
スクとして、イオン注入法等によりＳｉ半導体基板１内
にＬＤＤを形成するためにＡｓ等の不純物を３０ｋｅ
Ｖ、１×１０13ｃｍ-2程度で導入して低濃度拡散層７を
形成する（図２（ｂ））。
【００２８】なお、ここで、低濃度拡散層７形成用のイ
オン注入を行う前に、ポリＳｉゲート電極５とＳｉＯ2
素子分離絶縁膜２間のＳｉ半導体基板１上に、予め低濃
度拡散層７形成用のＳｉＯ2 スルー酸化膜を形成してお
き、この状態でＳｉＯ2 スルー酸化膜を通してＳｉ半導
体基板１内にイオン注入を行うことが好ましく、この場
合、Ｓｉ半導体基板１に直接イオン注入を行う場合より
も、イオン注入によるＳｉ半導体基板１にダメージを与
え難くすることができる。
【００２９】次に、ＣＶＤ法等によりポリＳｉゲート電
極５を覆うように全面に膜厚１０００オングストローム
程度のＳｉＯ2 膜を形成した後、ＳｉＯ2 膜を異方性エ
ッチングしてゲート電極５側壁に側壁絶縁膜８を形成し
た後（図２（ｃ））、ポリＳｉゲート電極５、ＳｉＯ2
側壁絶縁膜８及びＳｉＯ2 素子分離絶縁膜２をマスクと
してイオン注入法等によりＳｉ半導体基板１内にＡｓ等
の不純物を６０ｋｅＶ、３×１０15ｃｍ-2程度で導入し
て高濃度拡散層９を形成する（図２（ｄ））。
【００３０】その後、窒素雰囲気、９００℃、２０分の
不純物の活性化を行う。この時、低濃度拡散層７と高濃
度拡散層９からなるＬＤＤ構造のソース／ドレイン拡散
層が形成される。次に、ＣＶＤ法によりＳｉＯ2 側壁絶
縁膜８を覆うように全面に膜厚１０００オングストロー
ム程度のＳｉＮ膜を形成し、このＳｉＮ膜を異方性エッ
チングしてＳｉＯ2 側壁絶縁膜８側壁にＳｉＮ側壁絶縁
膜１０を形成する（図３（ａ））。
【００３１】次に、ＳｉＮ側壁絶縁膜１０とＳｉＯ2 素
子分離絶縁膜２間のＳｉ半導体基板１上に生じた自然酸
化膜やスルー酸化膜等をエッチングしてＳｉ半導体基板
１を露出させた後、スパッタ法等により露出されたＳｉ
半導体基板１を覆うように全面に膜厚５００オングスト
ローム程度のＴｉ高融点金属膜１１を形成する（図３
（ｂ））。
【００３２】次に、Ｎ2 雰囲気中で、９００℃、１０秒
程度ランプ加熱法等により熱処理することにより、Ｓｉ
半導体基板１のＳｉとＴｉ高融点金属膜１１のＴｉ、及
びポリＳｉゲート電極５のＳｉとＴｉ高融点金属膜１１
のＴｉとをシリサイド反応させてＴｉＳｉ2 金属シリサ
イド膜１２を形成する。この時、ＳｉＯ2 側壁絶縁膜８
とＳｉＮ側壁絶縁膜８及びＳｉＯ2 素子分離絶縁膜２上
は、シリサイド化されずにそのまま未反応のＴｉ高融点
金属膜１１が残される（図３（ｃ））。
【００３３】そして、ＲＩＥ法等によりＳｉＯ2 側壁絶
縁膜８、ＳｉＮ側壁絶縁膜１０及びＳｉＯ2 素子分離絶
縁膜２上の未反応のＴｉ高融点金属膜１１をエッチング
して除去し（図４（ａ））、ＣＶＤ法等により全面に膜
厚１μｍ程度のＰＳＧ層間絶縁膜１３を形成し、ＲＩＥ
法等によりＰＳＧ層間絶縁膜１３をエッチングしてゲー
ト電極５上のＴｉＳｉ2 金属シリサイド膜１２及びソー
ス／ドレイン拡散層となる高濃度拡散層９上のＴｉＳｉ
2 金属シリサイド膜１２が露出されるコンタクトホール
１４を形成した後（図４（ｂ））、スパッタ法とＲＩＥ
法等により膜厚１μｍ程度のＡｌ配線層１５を形成する
ことにより、図１に示すようなＬＤＤ構造のＭＯＳトラ
ンジスタを得ることができる。
【００３４】このように、本実施例では、ポリＳｉゲー
ト電極５をマスクとしてＡｓ不純物をＳｉ半導体基板１
内に導入して低濃度拡散層７を形成した後、ポリＳｉゲ
ート電極５とＳｉＯ2 側壁絶縁膜８をマスクとしてＡｓ
不純物をＳｉ半導体基板１内に導入して高濃度拡散層９
を形成して構成している。このため、ＳｉＯ2 側壁絶縁
膜８下のＳｉ半導体基板１内にＳｉＯ2 幅と略等しい幅
の低濃度拡散層７を形成することができるので、ＳｉＯ
2 側壁絶縁膜８幅を小さくすることにより、低濃度拡散
層７幅を十分小さく取ることができる。このため、低濃
度拡散層７による抵抗を小さくすることができるので、
ドレイン電流の低減を抑えて電流駆動力の劣化を抑える
ことができる。
【００３５】しかも、ゲート電極５側壁には、ＳｉＯ2
側壁絶縁膜８だけでなく、更にＳｉＮ側壁絶縁膜１０を
形成して構成したため、ゲート電極５側壁のＳｉＯ2 側
壁絶縁膜８とＳｉＮ側壁絶縁膜１０のトータルの側壁絶
縁膜８，１０幅を十分大きく取ることができる。このた
め、ポリＳｉゲート電極５とソース／ドレイン拡散層と
なる高濃度拡散層９上の金属シリサイド膜１２との距離
を十分大きく取ることができるので、ポリＳｉゲート電
極５とソース／ドレイン拡散層となる高濃度拡散層９上
の金属シリサイド膜１２とのショートを生じ難くするこ
とができる。
【００３６】また、ＳｉＮ側壁絶縁膜１０とＳｉＯ2 素
子分離絶縁膜２間のＳｉ半導体基板１上の酸化膜をエッ
チングしてＳｉ半導体基板１を露出させる際、ＳｉＯ2
側壁絶縁膜８上部は膜減りするが、ＳｉＯ2 側壁絶縁膜
８側壁を保護しているＳｉＮ側壁絶縁膜１０はほとんど
エッチングされないため、ＳｉＯ2 側壁絶縁膜８及びＳ
ｉＮ側壁絶縁膜１０の幅方向はほとんど膜減りしないよ
うにすることができる。
【００３７】このため、ＳｉＯ2 側壁絶縁膜８下のＳｉ
半導体基板１に形成される低濃度拡散層７を露出されな
いようにすることができるので、ＳｉＮ側壁絶縁膜１０
とＳｉＯ2 素子分離絶縁膜２間のＳｉ半導体基板１上部
のみにＴｉＳｉ2 金属シリサイド膜１２を形成すること
ができ、低濃度拡散層７領域には金属シリサイド膜１２
を形成されないようにすることができる。
【００３８】従って、ドレイン電流の低減を抑えること
ができるため、電流駆動力の劣化を抑えることができ
る。更に、ゲート電極５側壁には、ＳｉＯ2 側壁絶縁膜
８だけでなくＳｉＮ側壁絶縁膜１０を更に形成して構成
したため、従来の単層のＳｉＯ 2 側壁絶縁膜で構成する
場合よりも、このＳｉＮ側壁絶縁膜１０により耐水性を
向上させることができる。このため、ホットキャリア耐
性の劣化を抑えることができる。ここで、図５から、Ｓ
ｉＮ側壁絶縁膜１０のホットキャリア耐性は、ＳｉＯ2
側壁絶縁膜８よりも向上しているのが判る。
【００３９】なお、上記実施例では、ポリＳｉゲート電
極５側壁に形成する側壁絶縁膜８を絶縁性能の点で優れ
た酸化シリコンで構成する好ましい態様の場合について
説明したが、本発明はこれのみに限定されるものではな
く、ポリＳｉゲート電極５側壁に形成する側壁絶縁膜８
を、例えば窒化シリコンで構成してもよい。また、側壁
絶縁膜８側壁に形成する側壁絶縁膜１０を、ホットキャ
リア耐性の点と、Ｓｉ半導体基板１上の酸化膜エッチン
グ時の耐エッチング性の点で優れた窒化シリコンで構成
する好ましい態様の場合について説明したが、本発明は
これのみに限定されるものではなく、側壁絶縁膜８側壁
に形成する側壁絶縁膜１０を、例えば酸化シリコンで構
成してもよい。
【００４０】上記実施例は、大きなしきい値Ｖｔｈのロ
ールオフ等の問題を抑えることができる低濃度拡散層７
と高濃度拡散層９によるＬＤＤ構造のソース／ドレイン
拡散層を形成して構成する好ましい態様の場合について
説明したが、本発明はこれのみに限定されるものでな
く、ＬＤＤ構造以外の通常のＭＯＳトランジスタにも適
用することができる。
【００４１】上記実施例は、高融点金属膜１１にはＴｉ
を用いる場合について説明したが、本発明はこれのみに
限定されるものでなく、Ｃｏ，Ｎｉ，Ｗ等の高融点金属
を用いてもよい。
【００４２】
【発明の効果】本発明によれば、側壁絶縁膜下に形成さ
れるソース／ドレイン拡散層を構成する低濃度拡散層幅
を十分小さく取って低濃度拡散層による抵抗を小さくし
ドレイン電流の低減を抑えて電流駆動力の劣化を抑える
ことができるとともに、ゲート電極側壁の側壁絶縁膜幅
を十分大きく取ってゲート電極とソース／ドレイン拡散
層上の金属シリサイド膜とのショートを生じ難くするこ
とができ、しかも、ゲート電極側壁を保護する側壁絶縁
膜と素子分離絶縁膜間のＳｉ基板上に形成されたシリコ
ン酸化膜をエッチング除去する際、側壁絶縁膜をエッチ
ングされ難くし、低濃度拡散層を露出され難くして低濃
度拡散層領域に金属シリサイド膜を形成し難くして、ド
レイン電流の低減を抑えて電流駆動力の劣化を抑えるこ
とができ、更に側壁絶縁膜の耐水性を向上してホットキ
ャリア耐性の劣化を生じ難くすることができるという効
果がある。
【図面の簡単な説明】
【図１】本発明に係る一実施例の半導体装置の構造を示
す断面図である。
【図２】本発明に係る一実施例の半導体装置の製造方法
を示す図である。
【図３】本発明に係る一実施例の半導体装置の製造方法
を示す図である。
【図４】本発明に係る一実施例の半導体装置の製造方法
を示す図である。
【図５】ＳｉＮ側壁絶縁膜がＳｉＯ2 側壁絶縁膜よりも
ホットキャリア耐性が向上している様子を示す図であ
る。
【図６】従来の半導体装置の製造方法を示す図である。
【図７】従来の半導体装置の製造方法を示す図である。
【図８】高融点金属の前処理量によるドレイン電流の低
下の様子を示す図である。
【符号の説明】
１ 半導体基板 ２ 素子分離絶縁膜 ３ 絶縁膜 ４ 導電膜 ５ ゲート電極 ６ ゲート絶縁膜 ７ 低濃度拡散層 ８，１０ 側壁絶縁膜 ９ 高濃度拡散層 １１ 高融点金属膜 １２ 金属シリサイド膜 １３ 層間絶縁膜 １４ コンタクトホール １５ 配線層

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体基板（１）内に素子分離絶縁膜
    （２）が形成され、該素子分離絶縁膜（２）間の該半導
    体基板（１）内にソース／ドレイン拡散層（７，９）が
    形成され、該ソース／ドレイン拡散層（７，９）間の該
    半導体基板（１）上にゲート絶縁膜（６）が形成され、
    該ゲート絶縁膜（６）上にゲート電極（５）が形成さ
    れ、該ゲート電極（５）側壁に第１の側壁絶縁膜（８）
    が形成され、該第１の側壁絶縁膜（８）側壁に第２の側
    壁絶縁膜（１０）が形成され、該第２の側壁絶縁膜（１
    ０）と該素子分離絶縁膜（２）間の該ソース／ドレイン
    拡散層（９）が形成された該半導体基板（１）上に金属
    シリサイド膜（１２）が形成されてなることを特徴とす
    る半導体装置。
  2. 【請求項２】前記第１の側壁絶縁膜（８）は、酸化シリ
    コンからなることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】前記第２の側壁絶縁膜（１０）は、窒化シ
    リコンからなることを特徴とする請求項１，２記載の半
    導体装置。
  4. 【請求項４】前記ソース／ドレイン拡散層（７，９）
    は、低濃度拡散層（７）と高濃度拡散層（９）からなる
    ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
    造であることを特徴とする請求項１乃至３記載の半導体
    装置。
  5. 【請求項５】半導体基板（１）上に素子分離絶縁膜
    （２）を形成する工程と、次いで、該素子分離絶縁膜
    （２）間の該半導体基板（１）上に第１の絶縁膜（３）
    及び導電膜（４）を形成する工程と、次いで、該導電膜
    （４）及び該第１の絶縁膜（３）を選択的にエッチング
    してゲート電極（５）及びゲート絶縁膜（６）を形成す
    る工程と、次いで、該ゲート電極（５）を覆うように第
    ２の絶縁膜を形成する工程と、次いで、該第２の絶縁膜
    を異方性エッチングして該ゲート電極（５）側壁に第１
    の側壁絶縁膜（８）を形成する工程と、次いで、該ゲー
    ト電極（５）、該第１の側壁絶縁膜（８）及び該素子分
    離絶縁膜（２）をマスクとして、該第１の側壁絶縁膜
    （８）と該素子分離絶縁膜（２）間の該半導体基板
    （１）内に不純物を導入してソース／ドレイン拡散層と
    なる高濃度拡散層（９）を形成する工程と、次いで、該
    第１の側壁絶縁膜（８）を覆うように第３の絶縁膜を形
    成する工程と、次いで、該第３の絶縁膜を異方性エッチ
    ングして該第１の側壁絶縁膜（８）側壁に第２の側壁絶
    縁膜（１０）を形成する工程と、次いで、該第２の側壁
    絶縁膜（１０）と該素子分離絶縁膜（２）間の該半導体
    基板（１）を覆うように高融点金属膜（１１）を形成す
    る工程と、次いで、該半導体基板（１）を熱処理して、
    該半導体基板（１）を構成する半導体と該高融点金属膜
    （１１）を構成する高融点金属とをシリサイド反応させ
    て金属シリサイド膜（１２）を形成する工程と、次い
    で、該第１、第２の側壁絶縁膜（８，１０）及び該素子
    分離絶縁膜（２）上の未反応の該高融点金属膜（１１）
    を除去する工程とを含むことを特徴とする半導体装置の
    製造方法。
  6. 【請求項６】前記ゲート電極（５）形成後、前記ゲート
    電極（５）をマスクとして前記ゲート電極（５）と前記
    素子分離絶縁膜（２）間の前記半導体基板（１）内に不
    純物を導入してソース／ドレイン拡散層となる低濃度拡
    散層（７）を形成することを特徴とする請求項５記載の
    半導体装置の製造方法。
  7. 【請求項７】前記第２の側壁絶縁膜（１０）形成後、前
    記第２の側壁絶縁膜（１０）と前記素子分離絶縁膜
    （２）間の前記半導体基板（１）表面部分をエッチング
    処理することを特徴とする請求項５，６記載の半導体装
    置の製造方法。
  8. 【請求項８】前記第１の側壁絶縁膜（８）は、酸化シリ
    コンからなることを特徴とする請求項５乃至７記載の半
    導体装置。
  9. 【請求項９】前記第２の側壁絶縁膜（１０）は、窒化シ
    リコンからなることを特徴とする請求項５乃至８記載の
    半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0896365A1 (en) * 1997-08-07 1999-02-10 Lucent Technologies Inc. Method of manufactruing MOSFETs with self-aligned silicide contacts
JP2006512756A (ja) * 2002-12-24 2006-04-13 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 薄膜トランジスタ、薄膜トランジスタを製造する方法及びかかるトランジスタを備える電子装置
JP2007287773A (ja) * 2006-04-13 2007-11-01 Renesas Technology Corp 半導体装置およびその製造方法

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JP2006512756A (ja) * 2002-12-24 2006-04-13 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 薄膜トランジスタ、薄膜トランジスタを製造する方法及びかかるトランジスタを備える電子装置
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