JPH0846453A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH0846453A JPH0846453A JP6197815A JP19781594A JPH0846453A JP H0846453 A JPH0846453 A JP H0846453A JP 6197815 A JP6197815 A JP 6197815A JP 19781594 A JP19781594 A JP 19781594A JP H0846453 A JPH0846453 A JP H0846453A
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- 230000005669 field effect Effects 0.000 claims description 17
- 238000004804 winding Methods 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000014509 gene expression Effects 0.000 description 3
- 238000010897 surface acoustic wave method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 本発明は、線形動作する差動増幅回路を提供
することを目的とする。 【構成】 差動入力信号発生回路１１は差動信号Ｖ1 及
びＶ1 ′を発生する。ＦＥＴ Ｍ１及びＭ２はそれぞれ
ソース接地で差動信号Ｖ1 及びＶ1 ′がそれぞれゲート
に入力される。カレントミラー回路１２は、それぞれの
ゲート同士が接続され、ソースがＦＥＴ Ｍ１、Ｍ２の
ドレインに各別に接続されたＦＥＴ Ｍ３及びＭ４から
なる。出力端子１３に出力される差動出力電流△Ｉは、
Ｍ１及びＭ２のドレイン電流をＩD1及びＩD2、差動入力
信号発生回路１１の入力電圧をＶｉ、トランスコンダク
タンス・パラメータをβとすると、２βＶｉ（ＶR −Ｖ
TH）で表される。（ＶR −ＶTH）は一定値であるから、
差動出力電流△Ｉは入力電圧Ｖｉに比例して変化する。
することを目的とする。 【構成】 差動入力信号発生回路１１は差動信号Ｖ1 及
びＶ1 ′を発生する。ＦＥＴ Ｍ１及びＭ２はそれぞれ
ソース接地で差動信号Ｖ1 及びＶ1 ′がそれぞれゲート
に入力される。カレントミラー回路１２は、それぞれの
ゲート同士が接続され、ソースがＦＥＴ Ｍ１、Ｍ２の
ドレインに各別に接続されたＦＥＴ Ｍ３及びＭ４から
なる。出力端子１３に出力される差動出力電流△Ｉは、
Ｍ１及びＭ２のドレイン電流をＩD1及びＩD2、差動入力
信号発生回路１１の入力電圧をＶｉ、トランスコンダク
タンス・パラメータをβとすると、２βＶｉ（ＶR −Ｖ
TH）で表される。（ＶR −ＶTH）は一定値であるから、
差動出力電流△Ｉは入力電圧Ｖｉに比例して変化する。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に係り、特
に電界効果トランジスタ（ＦＥＴ）で構成されたアナロ
グ信号を増幅する差動増幅回路に関する。
に電界効果トランジスタ（ＦＥＴ）で構成されたアナロ
グ信号を増幅する差動増幅回路に関する。
【０００２】
【従来の技術】図４は従来の差動増幅回路の一例の回路
図を示す。同図において、二つのＭＯＳ型のＮチャンネ
ルＦＥＴ Ｍ１及びＭ２は、それぞれのゲートが入力信
号源２１に接続され、それぞれのソースが定電流源２２
を共通に介して接地され、それぞれのドレインがＭＯＳ
型のＰチャンネルＦＥＴ Ｍ１３、Ｍ１４のドレインに
接続されている。
図を示す。同図において、二つのＭＯＳ型のＮチャンネ
ルＦＥＴ Ｍ１及びＭ２は、それぞれのゲートが入力信
号源２１に接続され、それぞれのソースが定電流源２２
を共通に介して接地され、それぞれのドレインがＭＯＳ
型のＰチャンネルＦＥＴ Ｍ１３、Ｍ１４のドレインに
接続されている。
【０００３】更に、Ｍ１３のゲート・ソース間が接続さ
れると共に、Ｍ１３及びＭ１４のゲート間が接続されて
いる。また、ＦＥＴ Ｍ１３及びＭ１４の両ソースには
直流電源電圧ＶＤＤが印加される。これにより、上記の
ＦＥＴ Ｍ１３及びＭ１４はそれぞれ差動増幅用トラン
ジスタＭ１１及びＭ１２の能動負荷を構成している。
れると共に、Ｍ１３及びＭ１４のゲート間が接続されて
いる。また、ＦＥＴ Ｍ１３及びＭ１４の両ソースには
直流電源電圧ＶＤＤが印加される。これにより、上記の
ＦＥＴ Ｍ１３及びＭ１４はそれぞれ差動増幅用トラン
ジスタＭ１１及びＭ１２の能動負荷を構成している。
【０００４】この従来の差動増幅回路では、入力信号源
２１より互いに逆極性のアナログ入力信号が、ＦＥＴ
Ｍ１１及びＭ１２のゲートに入力される。Ｍ１１のゲー
ト入力電圧がＭ１２のゲート入力電圧よりも高いときに
は、Ｍ１１のドレイン電流ＩＤ１は増加し、Ｍ１２のド
レイン電流ＩＤ２は減少するため、ＦＥＴ Ｍ１４のソ
ースとＦＥＴ Ｍ１２のドレインとの接続点から出力端
子２３へ取り出される出力電圧はレベルが大となる。
２１より互いに逆極性のアナログ入力信号が、ＦＥＴ
Ｍ１１及びＭ１２のゲートに入力される。Ｍ１１のゲー
ト入力電圧がＭ１２のゲート入力電圧よりも高いときに
は、Ｍ１１のドレイン電流ＩＤ１は増加し、Ｍ１２のド
レイン電流ＩＤ２は減少するため、ＦＥＴ Ｍ１４のソ
ースとＦＥＴ Ｍ１２のドレインとの接続点から出力端
子２３へ取り出される出力電圧はレベルが大となる。
【０００５】上記と逆にＭ１１のゲート入力電圧がＭ１
２のゲート入力電圧よりも低いときには、上記とは逆に
出力端子２３へ出力される電圧レベルが小となる。従っ
て、出力端子２３にはＭ１１のゲート入力電圧が同相に
増幅された電圧が出力される。
２のゲート入力電圧よりも低いときには、上記とは逆に
出力端子２３へ出力される電圧レベルが小となる。従っ
て、出力端子２３にはＭ１１のゲート入力電圧が同相に
増幅された電圧が出力される。
【０００６】
【発明が解決しようとする課題】上記の従来の差動増幅
回路では、出力端子２３に次式で表される差動出力電流
△Ｉが出力される。
回路では、出力端子２３に次式で表される差動出力電流
△Ｉが出力される。
【０００７】
【数１】 ここで、上式中、βはトランスコンダクタンス・パラメ
ータであり、ＦＥＴのキャリアの実行モビリティをμ、
単位面積当たりのゲート酸化膜容量をＣＯＸ、ゲート幅
をＷ、ゲート長をＬとすると、μ（ＣＯＸ／２）（Ｗ／
Ｌ）で表される。また、Ｉ０は定電流源２２の定電流、
ＶｉはＭ１１の入力信号電圧である。
ータであり、ＦＥＴのキャリアの実行モビリティをμ、
単位面積当たりのゲート酸化膜容量をＣＯＸ、ゲート幅
をＷ、ゲート長をＬとすると、μ（ＣＯＸ／２）（Ｗ／
Ｌ）で表される。また、Ｉ０は定電流源２２の定電流、
ＶｉはＭ１１の入力信号電圧である。
【０００８】従って、（１）式からわかるように従来の
差動増幅回路では、増幅出力信号に歪みが発生し、線形
性を確保することが困難である。
差動増幅回路では、増幅出力信号に歪みが発生し、線形
性を確保することが困難である。
【０００９】本発明は上記の点に鑑みなされたもので、
線形動作する差動増幅回路を提供することを目的とす
る。
線形動作する差動増幅回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するため、差動信号を発生する差動入力信号発生回路
と、それぞれのゲートに差動入力信号発生回路よりの第
１及び第２の差動信号が入力される、ソース接地された
第１及び第２の電界効果トランジスタと、第１及び第２
の電界効果トランジスタのドレイン側に接続され、第１
及び第２の電界効果トランジスタのドレイン電流の差動
出力電流を出力する出力回路とを有する構成としたもの
である。
成するため、差動信号を発生する差動入力信号発生回路
と、それぞれのゲートに差動入力信号発生回路よりの第
１及び第２の差動信号が入力される、ソース接地された
第１及び第２の電界効果トランジスタと、第１及び第２
の電界効果トランジスタのドレイン側に接続され、第１
及び第２の電界効果トランジスタのドレイン電流の差動
出力電流を出力する出力回路とを有する構成としたもの
である。
【００１１】前記出力回路は、電界効果トランジスタに
より構成されたカレントミラー回路と、差動出力電流出
力端子と電源端子間に接続された負荷抵抗とからなる。
より構成されたカレントミラー回路と、差動出力電流出
力端子と電源端子間に接続された負荷抵抗とからなる。
【００１２】
【作用】本発明では、ソース接地された第１及び第２の
電界効果トランジスタの各ゲートに第１及び第２の差動
信号を入力し、第１及び第２の電界効果トランジスタの
ドレインから出力回路により差動出力電流を出力するよ
うにしたため、入力電圧に比例して変化する差動出力電
流を得ることができる。
電界効果トランジスタの各ゲートに第１及び第２の差動
信号を入力し、第１及び第２の電界効果トランジスタの
ドレインから出力回路により差動出力電流を出力するよ
うにしたため、入力電圧に比例して変化する差動出力電
流を得ることができる。
【００１３】
【実施例】図１は本発明の第１実施例の回路構成図を示
す。同図に示すように、本実施例は差動入力信号発生回
路１１、カレントミラー回路１２、ＭＯＳ型Ｎチャンネ
ルＦＥＴ Ｍ１及びＭ２並びに負荷抵抗ＲＬから構成さ
れている。ＦＥＴ Ｍ１及びＭ２はゲートがそれぞれ差
動入力信号発生回路１１に接続され、ソースがそれぞれ
接地され、ドレインがそれぞれカレントミラー回路１２
に接続されている。
す。同図に示すように、本実施例は差動入力信号発生回
路１１、カレントミラー回路１２、ＭＯＳ型Ｎチャンネ
ルＦＥＴ Ｍ１及びＭ２並びに負荷抵抗ＲＬから構成さ
れている。ＦＥＴ Ｍ１及びＭ２はゲートがそれぞれ差
動入力信号発生回路１１に接続され、ソースがそれぞれ
接地され、ドレインがそれぞれカレントミラー回路１２
に接続されている。
【００１４】カレントミラー回路１２は、それぞれのゲ
ート同士が接続され、ドレインがＦＥＴ Ｍ１、Ｍ２の
ドレインに各別に接続されたＭＯＳ型ＰチャンネルＦＥ
ＴＭ３及びＭ４からなり、更にＭ３のゲートはＭ３のド
レインと抵抗ＲＬの一端にそれぞれ接続されている。抵
抗ＲＬの他端とＭ２のドレインとＭ４のドレインとの共
通接続点は、出力端子１３に接続されている。ＦＥＴ
Ｍ３及びＭ４のソースには直流電源電圧ＶＤＤが印加さ
れる。
ート同士が接続され、ドレインがＦＥＴ Ｍ１、Ｍ２の
ドレインに各別に接続されたＭＯＳ型ＰチャンネルＦＥ
ＴＭ３及びＭ４からなり、更にＭ３のゲートはＭ３のド
レインと抵抗ＲＬの一端にそれぞれ接続されている。抵
抗ＲＬの他端とＭ２のドレインとＭ４のドレインとの共
通接続点は、出力端子１３に接続されている。ＦＥＴ
Ｍ３及びＭ４のソースには直流電源電圧ＶＤＤが印加さ
れる。
【００１５】また、差動入力信号発生回路１１は、例え
ば図２に示す如き回路構成とされている。同図に示すよ
うに、差動入力信号発生回路１１は、入力端子１５に接
続された一次巻線とセンタータップを有する二次巻線と
からなり、巻数比が１：１のトランスＴ１と、バイアス
電圧ＶＲを発生する直流電圧源１６とより構成されてい
る。トランスＴ１の二次巻線の両端はそれぞれ端子１７
及び１８に接続され、二次巻線のセンタータップは直流
電圧源１６の正側端子に接続されている。
ば図２に示す如き回路構成とされている。同図に示すよ
うに、差動入力信号発生回路１１は、入力端子１５に接
続された一次巻線とセンタータップを有する二次巻線と
からなり、巻数比が１：１のトランスＴ１と、バイアス
電圧ＶＲを発生する直流電圧源１６とより構成されてい
る。トランスＴ１の二次巻線の両端はそれぞれ端子１７
及び１８に接続され、二次巻線のセンタータップは直流
電圧源１６の正側端子に接続されている。
【００１６】かかる構成の差動入力信号発生回路１１は
入力電圧Ｖｉが高周波数であるときには、トランスＴ１
をストリップラインで簡単、かつ、小型に構成でき、よ
ってこの場合には大規模集積回路（ＬＳＩ）内に差動入
力信号発生回路１１を組み込むことができ、また消費電
力節約の点で効果的であるという特長がある。
入力電圧Ｖｉが高周波数であるときには、トランスＴ１
をストリップラインで簡単、かつ、小型に構成でき、よ
ってこの場合には大規模集積回路（ＬＳＩ）内に差動入
力信号発生回路１１を組み込むことができ、また消費電
力節約の点で効果的であるという特長がある。
【００１７】かかる構成の差動入力信号発生回路１１に
よれば、入力端子１５に入力されたアナログ交流信号で
ある入力電圧Ｖｉが、トランスＴ１を介して端子１７へ
｛（１／２）Ｖｉ＋ＶＲ｝なる値の第１の差動信号Ｖ１
に変換されて出力され、また、これと同時に端子１８へ
｛−（１／２）Ｖｉ＋ＶＲ｝なる値の第２の差動信号Ｖ
１′に変換されて出力される。
よれば、入力端子１５に入力されたアナログ交流信号で
ある入力電圧Ｖｉが、トランスＴ１を介して端子１７へ
｛（１／２）Ｖｉ＋ＶＲ｝なる値の第１の差動信号Ｖ１
に変換されて出力され、また、これと同時に端子１８へ
｛−（１／２）Ｖｉ＋ＶＲ｝なる値の第２の差動信号Ｖ
１′に変換されて出力される。
【００１８】再び図１に戻って説明するに、ソース接地
された二つのＦＥＴ Ｍ１、Ｍ２のうち、Ｍ１のゲート
には差動入力信号発生回路１１から上記の第１の差動信
号Ｖ１が入力され、Ｍ２のゲートには上記の第２の差動
信号Ｖ１′が入力される。これにより、Ｍ１のドレイン
には差動信号Ｖ１に応じたドレイン電流ＩＤ１が流れ、
Ｍ２のドレインには差動信号Ｖ１′に応じたドレイン電
流ＩＤ２が流れる。
された二つのＦＥＴ Ｍ１、Ｍ２のうち、Ｍ１のゲート
には差動入力信号発生回路１１から上記の第１の差動信
号Ｖ１が入力され、Ｍ２のゲートには上記の第２の差動
信号Ｖ１′が入力される。これにより、Ｍ１のドレイン
には差動信号Ｖ１に応じたドレイン電流ＩＤ１が流れ、
Ｍ２のドレインには差動信号Ｖ１′に応じたドレイン電
流ＩＤ２が流れる。
【００１９】これらのドレイン電流ＩＤ１及びＩＤ２は
それぞれ次式で表される。
それぞれ次式で表される。
【００２０】 ＩＤ１＝β（Ｖ１−ＶＴＨ）２ （２） ＩＤ２＝β（Ｖ１′−ＶＴＨ）２ （３） ただし、（２）式及び（３）式中、ＶＴＨはＦＥＴ Ｍ
１及びＭ２のスレッショルド電圧である。
１及びＭ２のスレッショルド電圧である。
【００２１】ここで、ＦＥＴ Ｍ３及びＭ４はカレント
ミラー回路１２を構成しており、Ｍ１のドレイン電流Ｉ
Ｄ１はＭ３及びＭ４の各ドレイン電流に等しい。従っ
て、出力端子１３に出力される差動出力電流△Ｉは、 △Ｉ＝ＩＤ１−ＩＤ２ （４） で示される。この（４）式に（１）式〜（３）式を代入
して整理すると、差動出力信号△Ｉは次式で表される。
ミラー回路１２を構成しており、Ｍ１のドレイン電流Ｉ
Ｄ１はＭ３及びＭ４の各ドレイン電流に等しい。従っ
て、出力端子１３に出力される差動出力電流△Ｉは、 △Ｉ＝ＩＤ１−ＩＤ２ （４） で示される。この（４）式に（１）式〜（３）式を代入
して整理すると、差動出力信号△Ｉは次式で表される。
【００２２】 △Ｉ＝２βＶｉ（ＶＲ−ＶＴＨ） （５） （５）式中、（ＶＲ−ＶＴＨ）は一定値であるから、差
動出力電流△Ｉは入力電圧Ｖｉに比例して変化する。従
って、本実施例の差動増幅回路は線形動作することとな
り、理論的には歪みは発生しない。
動出力電流△Ｉは入力電圧Ｖｉに比例して変化する。従
って、本実施例の差動増幅回路は線形動作することとな
り、理論的には歪みは発生しない。
【００２３】次に、本発明の第２実施例について説明す
る。図３は本発明になる差動増幅回路の第２実施例の回
路構成図を示す。同図中、図１と同一構成部分には同一
符号を付し、その説明を省略する。図３において、ソー
ス接地されたＦＥＴ Ｍ１のドレイン側には、互いにゲ
ートが接続されたＭＯＳ型ＰチャンネルＦＥＴ Ｍ５及
びＭ６が設けられ、ソース接地されたＦＥＴ Ｍ２のド
レイン側には、互いにゲートが接続されたＭＯＳ型Ｐチ
ャンネルＦＥＴ Ｍ７及びＭ８が設けられている。
る。図３は本発明になる差動増幅回路の第２実施例の回
路構成図を示す。同図中、図１と同一構成部分には同一
符号を付し、その説明を省略する。図３において、ソー
ス接地されたＦＥＴ Ｍ１のドレイン側には、互いにゲ
ートが接続されたＭＯＳ型ＰチャンネルＦＥＴ Ｍ５及
びＭ６が設けられ、ソース接地されたＦＥＴ Ｍ２のド
レイン側には、互いにゲートが接続されたＭＯＳ型Ｐチ
ャンネルＦＥＴ Ｍ７及びＭ８が設けられている。
【００２４】Ｍ５のゲート及びドレインはＭ１のドレイ
ンに接続され、Ｍ７のゲート及びドレインはＭ２のドレ
インに接続されている。更に、Ｍ６及びＭ８の各ドレイ
ンは、互いにゲートが接続されたソース接地のＭＯＳ型
ＮチャンネルＦＥＴ Ｍ９及びＭ１０の各ドレインに別
々に接続されている。また、Ｍ９のゲート・ドレイン間
が接続されている。すなわち、本実施例では、Ｍ１及び
Ｍ２のドレイン側にＦＥＴ Ｍ５〜Ｍ１０からなる構成
のカレントミラー回路が設けられている。
ンに接続され、Ｍ７のゲート及びドレインはＭ２のドレ
インに接続されている。更に、Ｍ６及びＭ８の各ドレイ
ンは、互いにゲートが接続されたソース接地のＭＯＳ型
ＮチャンネルＦＥＴ Ｍ９及びＭ１０の各ドレインに別
々に接続されている。また、Ｍ９のゲート・ドレイン間
が接続されている。すなわち、本実施例では、Ｍ１及び
Ｍ２のドレイン側にＦＥＴ Ｍ５〜Ｍ１０からなる構成
のカレントミラー回路が設けられている。
【００２５】また、Ｍ８のドレインとＭ１０のドレイン
との接続点は抵抗ＲＬの一端と出力端子１３との接続点
に接続されている。抵抗ＲＬの他端はバイアス電圧Ｖ
ＤＤ／２を発生する直流電圧源２０の正側端子に接続さ
れている。
との接続点は抵抗ＲＬの一端と出力端子１３との接続点
に接続されている。抵抗ＲＬの他端はバイアス電圧Ｖ
ＤＤ／２を発生する直流電圧源２０の正側端子に接続さ
れている。
【００２６】このように、本実施例では、Ｍ１、Ｍ２の
ドレイン電流ＩD1、ＩD2をＭ５及びＭ６のカレントミラ
ー回路とＭ７及びＭ８のカレントミラー回路で受け、そ
れをＭ９及びＭ１０のカレントミラー回路でＭ１０のド
レイン電流がＩD1となるようにし、Ｍ８のドレイン電流
ＩD2と差をとった差動電流ΔＩを抵抗ＲLに接続された
出力端子１３へ出力する。
ドレイン電流ＩD1、ＩD2をＭ５及びＭ６のカレントミラ
ー回路とＭ７及びＭ８のカレントミラー回路で受け、そ
れをＭ９及びＭ１０のカレントミラー回路でＭ１０のド
レイン電流がＩD1となるようにし、Ｍ８のドレイン電流
ＩD2と差をとった差動電流ΔＩを抵抗ＲLに接続された
出力端子１３へ出力する。
【００２７】従って、本実施例も第１実施例と同様に出
力端子１３に流れる差動出力電流ΔＩが（４）式及び
（５）式で表わされるため、入力電圧Ｖｉに比例して変
化し、線形動作するため、歪みの発生は理論的にはな
い。
力端子１３に流れる差動出力電流ΔＩが（４）式及び
（５）式で表わされるため、入力電圧Ｖｉに比例して変
化し、線形動作するため、歪みの発生は理論的にはな
い。
【００２８】なお、本発明は上記の実施例に限定される
ものではなく、例えば差動入力信号発生回路１１として
は、高周波でのアプリケーションでは、トランスとして
前述したようにストリップラインを使用したものでもよ
く、また、差動増幅回路の入力側にしばしば挿入される
表面弾性波（ＳＡＷ）フィルタを、出力タップに差動信
号が現れるように構成したものでもよい。また、使用す
るＦＥＴとしてはＭＯＳ型に限定されるものではなく、
ＭＥＳ ＦＥＴやＨＥＭＴなどでも良いことは勿論であ
る。
ものではなく、例えば差動入力信号発生回路１１として
は、高周波でのアプリケーションでは、トランスとして
前述したようにストリップラインを使用したものでもよ
く、また、差動増幅回路の入力側にしばしば挿入される
表面弾性波（ＳＡＷ）フィルタを、出力タップに差動信
号が現れるように構成したものでもよい。また、使用す
るＦＥＴとしてはＭＯＳ型に限定されるものではなく、
ＭＥＳ ＦＥＴやＨＥＭＴなどでも良いことは勿論であ
る。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ソース接地された第１及び第２の電界効果トランジスタ
の各ゲートに第１及び第２の差動信号を入力し、第１及
び第２の電界効果トランジスタのドレインから出力回路
により、入力電圧に比例して変化する差動出力電流を得
るようにしたため、線形動作する差動増幅回路を実現す
ることができ、歪みが発生しないようにできる。
ソース接地された第１及び第２の電界効果トランジスタ
の各ゲートに第１及び第２の差動信号を入力し、第１及
び第２の電界効果トランジスタのドレインから出力回路
により、入力電圧に比例して変化する差動出力電流を得
るようにしたため、線形動作する差動増幅回路を実現す
ることができ、歪みが発生しないようにできる。
【図１】本発明の第１実施例の回路構成図である。
【図２】差動入力信号発生回路の一例の回路図である。
【図３】本発明の第２実施例の回路構成図である。
【図４】従来の一例の回路図である。
１１ 差動入力信号発生回路 １２ カレントミラー回路 １３ 出力端子 １５ 入力端子 １６、２０ 直流電圧源 Ｍ１、Ｍ２ ＭＯＳ型Ｎチャンネル電界効果トランジス
タ（ＦＥＴ） Ｍ３〜Ｍ８ ＭＯＳ型Ｐチャンネル電界効果トランジス
タ（ＦＥＴ） ＲＬ 負荷抵抗 Ｔ１ トランス
タ（ＦＥＴ） Ｍ３〜Ｍ８ ＭＯＳ型Ｐチャンネル電界効果トランジス
タ（ＦＥＴ） ＲＬ 負荷抵抗 Ｔ１ トランス
Claims (3)
- 【請求項１】 差動信号を発生する差動入力信号発生回
路と、 それぞれのゲートに該差動入力信号発生回路よりの第１
及び第２の差動信号が入力される、ソース接地された第
１及び第２の電界効果トランジスタと、 該第１及び第２の電界効果トランジスタのドレイン側に
接続され、該第１及び第２の電界効果トランジスタのド
レイン電流の差動出力電流を出力する出力回路とを有す
ることを特徴とする差動増幅回路。 - 【請求項２】 前記出力回路は、電界効果トランジスタ
により構成されたカレントミラー回路と、前記差動出力
電流出力端子と電源端子間に接続された負荷抵抗とから
なることを特徴とする請求項１記載の差動増幅回路。 - 【請求項３】 前記差動入力信号発生回路は、入力電圧
が一次巻線に入力され、二次巻線の両端より前記第１及
び第２の差動信号を出力するトランスと、該トランスの
二次巻線のセンタータップに一定のバイアス電圧が印加
する直流電圧源とより構成されていることを特徴とする
請求項１又は２記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197815A JP2730489B2 (ja) | 1994-07-29 | 1994-07-29 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197815A JP2730489B2 (ja) | 1994-07-29 | 1994-07-29 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846453A true JPH0846453A (ja) | 1996-02-16 |
| JP2730489B2 JP2730489B2 (ja) | 1998-03-25 |
Family
ID=16380809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197815A Expired - Lifetime JP2730489B2 (ja) | 1994-07-29 | 1994-07-29 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730489B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002535864A (ja) * | 1999-01-14 | 2002-10-22 | クゥアルコム・インコーポレイテッド | 差動電流信号を単一終結信号に変換する回路 |
| JP2004518993A (ja) * | 2000-11-30 | 2004-06-24 | トムソン ライセンシング ソシエテ アノニム | 液晶表示装置用の駆動回路および方法 |
Citations (2)
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| JPS63185213A (ja) * | 1987-01-28 | 1988-07-30 | Hitachi Ltd | 入力回路 |
| JPH01202908A (ja) * | 1988-02-09 | 1989-08-15 | Nec Corp | 差動回路 |
-
1994
- 1994-07-29 JP JP6197815A patent/JP2730489B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| JPS63185213A (ja) * | 1987-01-28 | 1988-07-30 | Hitachi Ltd | 入力回路 |
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| JP2010252349A (ja) * | 1999-01-14 | 2010-11-04 | Qualcomm Inc | 差動電流信号を単一終結信号に変換する回路 |
| JP2004518993A (ja) * | 2000-11-30 | 2004-06-24 | トムソン ライセンシング ソシエテ アノニム | 液晶表示装置用の駆動回路および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2730489B2 (ja) | 1998-03-25 |
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