JPH0846492A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH0846492A JPH0846492A JP6176382A JP17638294A JPH0846492A JP H0846492 A JPH0846492 A JP H0846492A JP 6176382 A JP6176382 A JP 6176382A JP 17638294 A JP17638294 A JP 17638294A JP H0846492 A JPH0846492 A JP H0846492A
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- 230000010355 oscillation Effects 0.000 claims abstract description 25
- 238000001514 detection method Methods 0.000 claims abstract description 22
- 238000003708 edge detection Methods 0.000 claims abstract description 11
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000003321 amplification Effects 0.000 abstract description 17
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 17
- 230000001934 delay Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
- 102100040678 Programmed cell death protein 1 Human genes 0.000 description 4
- 101001062854 Rattus norvegicus Fatty acid-binding protein 5 Proteins 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 101000607626 Homo sapiens Ubiquilin-1 Proteins 0.000 description 2
- 102100039934 Ubiquilin-1 Human genes 0.000 description 2
- 101710089372 Programmed cell death protein 1 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】入力信号の周期の検出及びその検出結果の処理
動作時間を短縮し動作の高速化をはかる。 【構成】互いに縦続接続されてその最前段の入力端に入
力信号ＩＮを受け、入力信号ＩＮを少なくとも１周期分
遅延させる複数の第１の遅延増幅素子ＤＡ１１〜ＤＡ１
（２ｎ）を備え、これら遅延増幅素子の出力変化の状態
を検出して入力信号ＩＮの各周期を検出しこれら各周期
それぞれと対応する周期検出信号ＰＤ１〜ＰＤｎを出力
する入力信号周期検出手段の遅延回路１，ラッチ回路
２，エッジ検出回路３を設ける。周期検出信号ＰＤ１〜
ＰＤｎに応答して、１周期相当の第１の遅延増幅素子の
半数の第２の遅延増幅素子を含むリングオッシレータを
形成し発振する発振回路４を設ける。 【効果】入力信号の各周期を検出可能な最短時間で検出
して発振周波数の制御ができる。
動作時間を短縮し動作の高速化をはかる。 【構成】互いに縦続接続されてその最前段の入力端に入
力信号ＩＮを受け、入力信号ＩＮを少なくとも１周期分
遅延させる複数の第１の遅延増幅素子ＤＡ１１〜ＤＡ１
（２ｎ）を備え、これら遅延増幅素子の出力変化の状態
を検出して入力信号ＩＮの各周期を検出しこれら各周期
それぞれと対応する周期検出信号ＰＤ１〜ＰＤｎを出力
する入力信号周期検出手段の遅延回路１，ラッチ回路
２，エッジ検出回路３を設ける。周期検出信号ＰＤ１〜
ＰＤｎに応答して、１周期相当の第１の遅延増幅素子の
半数の第２の遅延増幅素子を含むリングオッシレータを
形成し発振する発振回路４を設ける。 【効果】入力信号の各周期を検出可能な最短時間で検出
して発振周波数の制御ができる。
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に関し、特
にディジタル回路で構成された位相同期回路に関する。
にディジタル回路で構成された位相同期回路に関する。
【０００２】
【従来の技術】ディジタル回路で構成された位相同期回
路としては、ディジタル型のＰＬＬ回路がよく知られて
いる。従来のこの種の位相同期回路の一例を図５に示
す。
路としては、ディジタル型のＰＬＬ回路がよく知られて
いる。従来のこの種の位相同期回路の一例を図５に示
す。
【０００３】この位相同期回路は、複数のＮＡＮＤゲー
トで形成され入力信号ＩＮに対し出力信号ＯＵＴの位相
が遅れているときにはアップパルスＵＰ、進んでいると
きにはダウンパルスＤＷＮを出力するディジタル型の位
相比較器６と、インバータ回路を含む複数段の増幅器及
びスイッチ回路で形成されこのスイッチ回路により増幅
器の段数を切換えて周波数を変化させるリングオッシレ
ータ型の発振回路８と、アップパルスＰＵが入力される
と発振周波数が高くなるように、またダウンパルスＤＷ
Ｎが入力されると発振周波数が低くなるように発振回路
８の増幅器の段数を切換えるアップ・ダウンカウンタ７
とを有する構成となっている。
トで形成され入力信号ＩＮに対し出力信号ＯＵＴの位相
が遅れているときにはアップパルスＵＰ、進んでいると
きにはダウンパルスＤＷＮを出力するディジタル型の位
相比較器６と、インバータ回路を含む複数段の増幅器及
びスイッチ回路で形成されこのスイッチ回路により増幅
器の段数を切換えて周波数を変化させるリングオッシレ
ータ型の発振回路８と、アップパルスＰＵが入力される
と発振周波数が高くなるように、またダウンパルスＤＷ
Ｎが入力されると発振周波数が低くなるように発振回路
８の増幅器の段数を切換えるアップ・ダウンカウンタ７
とを有する構成となっている。
【０００４】この位相同期回路では、入力信号ＩＮの１
周期ごとに出力信号ＯＵＴとの位相比較が行なわれてア
ップパルスＵＰ又はダウンパルスが出力されこれらパル
スで発振回路８の増幅器の段数を切換えてその発振周波
数を変えることにより、入力信号ＩＮと出力信号ＯＵＴ
との位相を同期させている。
周期ごとに出力信号ＯＵＴとの位相比較が行なわれてア
ップパルスＵＰ又はダウンパルスが出力されこれらパル
スで発振回路８の増幅器の段数を切換えてその発振周波
数を変えることにより、入力信号ＩＮと出力信号ＯＵＴ
との位相を同期させている。
【０００５】
【発明が解決しようとする課題】この従来の位相同期回
路では、入力信号ＩＮの１周期ごとに位相比較が行なわ
れて発振回路８の増幅器の段数を切換え発振周波数を変
える構成となっているので、発振周波数が入力信号ＩＮ
と出力信号ＯＵＴとが同期する周波数に至るまでに入力
信号ＩＮの複数周期が必要となり、高速動作が困難であ
るという問題点があった。
路では、入力信号ＩＮの１周期ごとに位相比較が行なわ
れて発振回路８の増幅器の段数を切換え発振周波数を変
える構成となっているので、発振周波数が入力信号ＩＮ
と出力信号ＯＵＴとが同期する周波数に至るまでに入力
信号ＩＮの複数周期が必要となり、高速動作が困難であ
るという問題点があった。
【０００６】本発明の目的は、動作の高速化をはかるこ
とができる位相同期回路を提供することにある。
とができる位相同期回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の位相同期回路
は、互いに縦続接続されてその最前段の入力端に入力信
号を受け、最後段の出力端でこの入力信号を少なくとも
１周期分遅延される複数の第１の遅延素子を備えこれら
複数の第１の遅延素子の出力変化の状態を検出して前記
入力信号の各周期を検出しこれら各周期それぞれと対応
する周期検出信号を出力する入力信号周期検出手段と、
入力端の信号レベルを反転増幅するインバータ回路、互
いに縦続接続されてその最前段の入力端を前記インバー
タ回路の出力端と接続しこのインバータ回路の出力信号
を所定時間遅延させる複数の第２の遅延素子、及び一端
をこれら複数の第２の遅延素子それぞれの出力端と対応
接続し他端を共に前記インバータ回路の入力端と接続し
て前記周期検出信号に応答してオン，オフする複数のス
イッチ回路を備え前記入力信号の周期と対応する周期で
発振するリングオッシレータ型の発振回路とを有してい
る。
は、互いに縦続接続されてその最前段の入力端に入力信
号を受け、最後段の出力端でこの入力信号を少なくとも
１周期分遅延される複数の第１の遅延素子を備えこれら
複数の第１の遅延素子の出力変化の状態を検出して前記
入力信号の各周期を検出しこれら各周期それぞれと対応
する周期検出信号を出力する入力信号周期検出手段と、
入力端の信号レベルを反転増幅するインバータ回路、互
いに縦続接続されてその最前段の入力端を前記インバー
タ回路の出力端と接続しこのインバータ回路の出力信号
を所定時間遅延させる複数の第２の遅延素子、及び一端
をこれら複数の第２の遅延素子それぞれの出力端と対応
接続し他端を共に前記インバータ回路の入力端と接続し
て前記周期検出信号に応答してオン，オフする複数のス
イッチ回路を備え前記入力信号の周期と対応する周期で
発振するリングオッシレータ型の発振回路とを有してい
る。
【０００８】また、第１及び第２の遅延素子を、増幅機
能を備えた遅延素子とし、入力信号周期検出手段が、互
いに縦続接続されてその最前段の入力端に入力信号を受
け、最後段の出力端でこの入力信号を少なくとも１周期
分遅延される複数の第１の遅延素子を備えた遅延回路
と、前記複数の第１の遅延素子のうちの所定の遅延素子
の出力信号のレベルそれぞれを前記入力信号の立下りエ
ッジ（又は立上りエッジ）でラッチし出力する複数のフ
リップフロップを備えたラッチ回路と、前記複数のフリ
ップフロップの出力信号のレベルを前記入力信号の入力
端側に近い方から順次検出して低レベルから高レベル
（又は高レベルから低レベル）へと変化した点と対応す
るビットのみをアクティブレベルとする周期検出信号を
出力するエッジ検出回路とを含んで構成され、発振回路
の複数のスイッチ回路のうちの前記周期検出信号のアク
ティブレベルのビットと対応するスイッチ回路のみをオ
ンとして構成される。
能を備えた遅延素子とし、入力信号周期検出手段が、互
いに縦続接続されてその最前段の入力端に入力信号を受
け、最後段の出力端でこの入力信号を少なくとも１周期
分遅延される複数の第１の遅延素子を備えた遅延回路
と、前記複数の第１の遅延素子のうちの所定の遅延素子
の出力信号のレベルそれぞれを前記入力信号の立下りエ
ッジ（又は立上りエッジ）でラッチし出力する複数のフ
リップフロップを備えたラッチ回路と、前記複数のフリ
ップフロップの出力信号のレベルを前記入力信号の入力
端側に近い方から順次検出して低レベルから高レベル
（又は高レベルから低レベル）へと変化した点と対応す
るビットのみをアクティブレベルとする周期検出信号を
出力するエッジ検出回路とを含んで構成され、発振回路
の複数のスイッチ回路のうちの前記周期検出信号のアク
ティブレベルのビットと対応するスイッチ回路のみをオ
ンとして構成される。
【０００９】また、発振回路に代えて、複数の第１の遅
延素子それぞれと対応し互いに縦続接続されてその最前
段の入力端に入力信号を受ける複数の第２の遅延素子
と、これら複数の第２の遅延素子の出力信号のうちの１
つを周期検出信号に従って選択し出力するスイッチ回路
とを備えた第２の遅延回路を設けて構成され、対応する
第１及び第２の遅延素子の数の比を、Ｍ対Ｎ（Ｍ，Ｎは
共に０以外の自然数）とし、第２の遅延回路の出力信号
（ＯＵＴ）の入力信号に対する遅延時間を、この入力信
号の周期のＮ／Ｍとして構成される。
延素子それぞれと対応し互いに縦続接続されてその最前
段の入力端に入力信号を受ける複数の第２の遅延素子
と、これら複数の第２の遅延素子の出力信号のうちの１
つを周期検出信号に従って選択し出力するスイッチ回路
とを備えた第２の遅延回路を設けて構成され、対応する
第１及び第２の遅延素子の数の比を、Ｍ対Ｎ（Ｍ，Ｎは
共に０以外の自然数）とし、第２の遅延回路の出力信号
（ＯＵＴ）の入力信号に対する遅延時間を、この入力信
号の周期のＮ／Ｍとして構成される。
【００１０】
【作用】本発明においては、入力信号の各周期ごとにそ
の周期を検出し、その周期と対応した数の遅延素子を含
むリングオッシレータ型の発振回路を形成して発振させ
るか、入力信号を遅延させる第２の遅延回路の上記周期
と対応した数の遅延素子の出力信号を選択して出力する
構成としたので、各周期ごとに、その周期の検出が可能
な最短時間でその周期と同期した信号を得ることがで
き、従って、動作の高速化をはかることができる。
の周期を検出し、その周期と対応した数の遅延素子を含
むリングオッシレータ型の発振回路を形成して発振させ
るか、入力信号を遅延させる第２の遅延回路の上記周期
と対応した数の遅延素子の出力信号を選択して出力する
構成としたので、各周期ごとに、その周期の検出が可能
な最短時間でその周期と同期した信号を得ることがで
き、従って、動作の高速化をはかることができる。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】この実施例は、互いに縦続接続されてその
前段側の入力端に入力信号ＩＮを受けるインバータＩＶ
１１，ＩＶ１２、及び互いに縦続接続されてその最前段
の入力端にインバータＩＶ１１，ＩＶ１２を介して入力
信号ＩＮを受け、最後段の出力端で入力信号ＩＮを少な
くとも１周期分遅延させ増幅する複数の第１の遅延増幅
素子ＤＡ１１〜ＤＡ１（２ｎ）を備えた遅延回路１と、
遅延回路１の複数の遅延増幅素子ＤＡ１１〜ＤＡ１（２
ｎ）のうちの偶数番目の遅延増幅素子ＤＡ１２，ＤＡ１
４〜ＤＡ１（２ｎ）の出力信号（Ｄ１，Ｄ２，〜，Ｄ
ｎ）のレベルそれぞれを入力信号ＩＮの立下りエッジで
ラッチし出力する複数のフリップフロップＦＦ１，ＦＦ
２，〜ＦＦｎを備えたラッチ回路２と、このラッチ回路
２の複数のフリップフロップＦＦ１，ＦＦ２，〜ＦＦｎ
の出力信号Ｑ１，Ｑ２，〜Ｑｎのレベルを入力信号ＩＮ
の入力端側に近い方（即ちＱ１）から順次検出して低レ
ベルから高レベルへと変化した点と対応するビットのみ
をアクティブレベルとする周期検出信号ＰＤ１，ＰＤ
２，〜ＰＤｎを出力するエッジ検出回路３と、入力端の
信号レベルを反転増幅するインバータＩＶ４１、互いに
縦続接続されてその最前段の入力端をインバータＩＶ４
１の出力端と接続しインバータＩＶ４１の出力信号を順
次遅延させて後段側へ伝達する複数の第２の遅延増幅素
子ＤＡ４１，ＤＡ４２，〜ＤＡ４ｎ、及び一端をこれら
遅延増幅素子ＤＡ１，ＤＡ２，〜ＤＡｎそれぞれの出力
端と対応接続し他端を共にインバータＩＶ４１の入力端
と接続して周期検出信号ＰＤ１，ＰＤ２，〜ＰＤｎの対
応するビットに従ってオン，オフする複数のスイッチ回
路ＳＷ１，ＳＷ２，〜ＳＷｎを備え入力信号ＩＮの周期
と対応する周期で発振するリングオッシレータ型の発振
回路４とを有する構成となっている。
前段側の入力端に入力信号ＩＮを受けるインバータＩＶ
１１，ＩＶ１２、及び互いに縦続接続されてその最前段
の入力端にインバータＩＶ１１，ＩＶ１２を介して入力
信号ＩＮを受け、最後段の出力端で入力信号ＩＮを少な
くとも１周期分遅延させ増幅する複数の第１の遅延増幅
素子ＤＡ１１〜ＤＡ１（２ｎ）を備えた遅延回路１と、
遅延回路１の複数の遅延増幅素子ＤＡ１１〜ＤＡ１（２
ｎ）のうちの偶数番目の遅延増幅素子ＤＡ１２，ＤＡ１
４〜ＤＡ１（２ｎ）の出力信号（Ｄ１，Ｄ２，〜，Ｄ
ｎ）のレベルそれぞれを入力信号ＩＮの立下りエッジで
ラッチし出力する複数のフリップフロップＦＦ１，ＦＦ
２，〜ＦＦｎを備えたラッチ回路２と、このラッチ回路
２の複数のフリップフロップＦＦ１，ＦＦ２，〜ＦＦｎ
の出力信号Ｑ１，Ｑ２，〜Ｑｎのレベルを入力信号ＩＮ
の入力端側に近い方（即ちＱ１）から順次検出して低レ
ベルから高レベルへと変化した点と対応するビットのみ
をアクティブレベルとする周期検出信号ＰＤ１，ＰＤ
２，〜ＰＤｎを出力するエッジ検出回路３と、入力端の
信号レベルを反転増幅するインバータＩＶ４１、互いに
縦続接続されてその最前段の入力端をインバータＩＶ４
１の出力端と接続しインバータＩＶ４１の出力信号を順
次遅延させて後段側へ伝達する複数の第２の遅延増幅素
子ＤＡ４１，ＤＡ４２，〜ＤＡ４ｎ、及び一端をこれら
遅延増幅素子ＤＡ１，ＤＡ２，〜ＤＡｎそれぞれの出力
端と対応接続し他端を共にインバータＩＶ４１の入力端
と接続して周期検出信号ＰＤ１，ＰＤ２，〜ＰＤｎの対
応するビットに従ってオン，オフする複数のスイッチ回
路ＳＷ１，ＳＷ２，〜ＳＷｎを備え入力信号ＩＮの周期
と対応する周期で発振するリングオッシレータ型の発振
回路４とを有する構成となっている。
【００１４】なお、この実施例においては、遅延回路
１，ラッチ回路２及びエッジ検出回路３により入力信号
周期検出手段を形成し、また、入力信号ＩＮの１周期の
１／２の期間ごとに発振回路４の出力信号ＯＵＴのレベ
ルが反転するように、第１，第２の遅延増幅素子ＤＡ１
１〜ＤＡ１（２ｎ），ＤＡ４１〜ＤＡ４ｎそれぞれの遅
延量を全て等しくし、入力信号ＩＮの１周期分の遅延量
が得られる第１の遅延増幅素子の数の１／２の数でリン
グオッシレータを形成するようになっている。
１，ラッチ回路２及びエッジ検出回路３により入力信号
周期検出手段を形成し、また、入力信号ＩＮの１周期の
１／２の期間ごとに発振回路４の出力信号ＯＵＴのレベ
ルが反転するように、第１，第２の遅延増幅素子ＤＡ１
１〜ＤＡ１（２ｎ），ＤＡ４１〜ＤＡ４ｎそれぞれの遅
延量を全て等しくし、入力信号ＩＮの１周期分の遅延量
が得られる第１の遅延増幅素子の数の１／２の数でリン
グオッシレータを形成するようになっている。
【００１５】また、エッジ検出回路３の具体的な回路回
路例を図２に示す。このように、ＡＮＤゲートＡＧ１〜
ＡＧｎと、ＯＲゲート（ＯＧ１〜ＯＧ３，…）とで形成
することができる。
路例を図２に示す。このように、ＡＮＤゲートＡＧ１〜
ＡＧｎと、ＯＲゲート（ＯＧ１〜ＯＧ３，…）とで形成
することができる。
【００１６】次にこの実施例の動作について説明する。
図３はこの実施例の動作を説明するための各部信号の波
形，レベルを示す図である。
図３はこの実施例の動作を説明するための各部信号の波
形，レベルを示す図である。
【００１７】遅延回路１の入力端に入力信号ＩＮが入力
されると、この遅延回路１の出力信号（以下、単に遅延
信号という）Ｄ１，Ｄ２，〜Ｄｎは、入力信号ＩＮを、
遅延量ｄずつ順次遅延させた信号となる。この遅延信号
Ｄ１，Ｄ２，〜Ｄｎのレベルを、入力信号ＩＮの立下り
エッジでラッチ回路２の各フリップフロップＦＦ１，Ｆ
Ｆ２，〜ＦＦｎに取込むと遅延信号Ｄ１は時間ｄの後に
立下るため高レベルの“１”、遅延信号Ｄ２，Ｄ３は時
間２ｄ，３ｄ後に立下るため同様に高レベルの“１”、
遅延信号Ｄ４，Ｄ５，Ｄ６はその前の低レベルの期間に
あり“０”、そして遅延信号Ｄ７，Ｄ８は１周期前の高
レベルの期間にあり“１”となっているので、各フリッ
プフロップＦＦ１，ＦＦ２，〜ＦＦｎの出力信号（以下
ラッチ出力という）Ｑｊ（ｊ＝１〜ｎ，以下同じ）のレ
ベルは（１，１，１，０，０，０，１，１，…）とな
る。このラッチ出力Ｑｊのレベルが“０”から“１”に
変化した点が入力信号ＩＮの１周期前の立下りエッジ直
前の状態となるので、この点を入力信号ＩＮの周期とす
ることができる。
されると、この遅延回路１の出力信号（以下、単に遅延
信号という）Ｄ１，Ｄ２，〜Ｄｎは、入力信号ＩＮを、
遅延量ｄずつ順次遅延させた信号となる。この遅延信号
Ｄ１，Ｄ２，〜Ｄｎのレベルを、入力信号ＩＮの立下り
エッジでラッチ回路２の各フリップフロップＦＦ１，Ｆ
Ｆ２，〜ＦＦｎに取込むと遅延信号Ｄ１は時間ｄの後に
立下るため高レベルの“１”、遅延信号Ｄ２，Ｄ３は時
間２ｄ，３ｄ後に立下るため同様に高レベルの“１”、
遅延信号Ｄ４，Ｄ５，Ｄ６はその前の低レベルの期間に
あり“０”、そして遅延信号Ｄ７，Ｄ８は１周期前の高
レベルの期間にあり“１”となっているので、各フリッ
プフロップＦＦ１，ＦＦ２，〜ＦＦｎの出力信号（以下
ラッチ出力という）Ｑｊ（ｊ＝１〜ｎ，以下同じ）のレ
ベルは（１，１，１，０，０，０，１，１，…）とな
る。このラッチ出力Ｑｊのレベルが“０”から“１”に
変化した点が入力信号ＩＮの１周期前の立下りエッジ直
前の状態となるので、この点を入力信号ＩＮの周期とす
ることができる。
【００１８】エッジ検出回路３は、このラッチ出力Ｑｊ
のレベルが“０”から“１”に変化した点を検出し、そ
の点と対応するビット（図３の例ではＰＤ７）のみをア
クティブレベル“１”とする周期検出信号ＰＤｊを出力
する。この周期検出信号ＰＤｊのビットＰＤ７と対応す
る発振回路４のスイッチ回路ＳＷ７をオンとすることに
より、入力信号ＩＮの１周期分の遅延時間が得られる第
１の遅延増幅素子の１／２の数の第２の遅延増幅素子を
含むリングオッシレータが形成されるので、このリング
オッシレータが形成された発振回路４の発振周期は入力
信号ＩＮの周期とほぼ等しくなる。すなわち、入力信号
ＩＮと同期した発振出力（ＯＵＴ）を得ることができ
る。
のレベルが“０”から“１”に変化した点を検出し、そ
の点と対応するビット（図３の例ではＰＤ７）のみをア
クティブレベル“１”とする周期検出信号ＰＤｊを出力
する。この周期検出信号ＰＤｊのビットＰＤ７と対応す
る発振回路４のスイッチ回路ＳＷ７をオンとすることに
より、入力信号ＩＮの１周期分の遅延時間が得られる第
１の遅延増幅素子の１／２の数の第２の遅延増幅素子を
含むリングオッシレータが形成されるので、このリング
オッシレータが形成された発振回路４の発振周期は入力
信号ＩＮの周期とほぼ等しくなる。すなわち、入力信号
ＩＮと同期した発振出力（ＯＵＴ）を得ることができ
る。
【００１９】このように、入力信号ＩＮの立下りエッジ
を、この入力信号ＩＮの１周期の終端とすると、その周
期が検出可能な最も速いタイミングで発振回路４の発振
周期を制御することができ、従って、位相同期回路の動
作の高速化をはかることができる。
を、この入力信号ＩＮの１周期の終端とすると、その周
期が検出可能な最も速いタイミングで発振回路４の発振
周期を制御することができ、従って、位相同期回路の動
作の高速化をはかることができる。
【００２０】この実施例では、入力信号ＩＮの１周期の
終端を立下りエッジとしたが、立下りエッジとすること
もできる。この場合、エッジ検出回路による周期の検出
点は、“１”から“０”に変化した点となる。
終端を立下りエッジとしたが、立下りエッジとすること
もできる。この場合、エッジ検出回路による周期の検出
点は、“１”から“０”に変化した点となる。
【００２１】図４は本発明の第２の実施例を示す回路図
である。
である。
【００２２】この実施例は、第１の実施例における発振
回路４に代えて、第１の実施例の遅延回路１の複数の第
１の遅延増幅素子ＤＡ１１〜ＤＡ１（２ｎ）それぞれと
対応し互いに縦続接続されてその最前段の入力端に入力
信号ＩＮを受ける複数の第２の遅延増幅素子ＤＡ５１〜
ＤＡ５ｎと、これら複数の第２の遅延増幅素子ＤＡ５１
〜ＤＡ５ｎの出力信号のうちの１つを周期検出信号ＰＤ
１〜ＰＤｎに従って選択し出力するスイッチ回路ＳＷ１
〜ＳＷｎとを備えた第２の遅延回路５を設け、第１の実
施例における発振回路４で必要としていたインバータ
（ＩＶ４１）はこの第２の遅延回路５では特に必要とし
ないので、第１の実施例の遅延回路１に代えて、インバ
ータＩＶ１１，ＩＶ１２を含まない回路構成の遅延回路
１ａとしたものである。
回路４に代えて、第１の実施例の遅延回路１の複数の第
１の遅延増幅素子ＤＡ１１〜ＤＡ１（２ｎ）それぞれと
対応し互いに縦続接続されてその最前段の入力端に入力
信号ＩＮを受ける複数の第２の遅延増幅素子ＤＡ５１〜
ＤＡ５ｎと、これら複数の第２の遅延増幅素子ＤＡ５１
〜ＤＡ５ｎの出力信号のうちの１つを周期検出信号ＰＤ
１〜ＰＤｎに従って選択し出力するスイッチ回路ＳＷ１
〜ＳＷｎとを備えた第２の遅延回路５を設け、第１の実
施例における発振回路４で必要としていたインバータ
（ＩＶ４１）はこの第２の遅延回路５では特に必要とし
ないので、第１の実施例の遅延回路１に代えて、インバ
ータＩＶ１１，ＩＶ１２を含まない回路構成の遅延回路
１ａとしたものである。
【００２３】この実施例においては、第１の実施例と同
様の構成の入力信号周期検出手段（遅延回路１ａ，ラッ
チ回路２，エッジ検出回路３）で発生した周期検出信号
ＰＤ１〜ＰＤｎによって、入力信号ＩＮを遅延増幅する
遅延回路５の第２の遅延増幅素子ＤＡ５１〜ＤＡ５ｎの
出力信号を選択し出力する構成となっているので、第１
の実施例と同様に、動作の高速化をはかることができる
ほか、第１及び第２の遅延回路１ａ，５の互いに対応す
る遅延増幅素子の数の比をＭ対Ｎ（Ｍ，Ｎは０以外の自
然数）とすることにより、出力信号ＯＵＴの入力信号Ｉ
Ｎに対する遅延時間を、この入力信号ＩＮの周期のＮ／
Ｍ（入力信号ＩＮの周期が変ったときにはその変った周
期のＮ／Ｍ）とすることができる利点がある。図４の場
合にはＮ／Ｍ＝１／２となっているので、出力信号ＯＵ
Ｔは入力信号ＩＮの周期の１／２の遅延時間となる。
様の構成の入力信号周期検出手段（遅延回路１ａ，ラッ
チ回路２，エッジ検出回路３）で発生した周期検出信号
ＰＤ１〜ＰＤｎによって、入力信号ＩＮを遅延増幅する
遅延回路５の第２の遅延増幅素子ＤＡ５１〜ＤＡ５ｎの
出力信号を選択し出力する構成となっているので、第１
の実施例と同様に、動作の高速化をはかることができる
ほか、第１及び第２の遅延回路１ａ，５の互いに対応す
る遅延増幅素子の数の比をＭ対Ｎ（Ｍ，Ｎは０以外の自
然数）とすることにより、出力信号ＯＵＴの入力信号Ｉ
Ｎに対する遅延時間を、この入力信号ＩＮの周期のＮ／
Ｍ（入力信号ＩＮの周期が変ったときにはその変った周
期のＮ／Ｍ）とすることができる利点がある。図４の場
合にはＮ／Ｍ＝１／２となっているので、出力信号ＯＵ
Ｔは入力信号ＩＮの周期の１／２の遅延時間となる。
【００２４】なお、これら実施例において、第１及び第
２の遅延回路１，１ａ，５を形成する第１及び第２の遅
延増幅素子ＤＡ１１〜ＤＡ１（２ｎ），ＤＡ５１〜ＤＡ
５ｎを、単なる遅延素子として増幅機能を持たない素子
とすることもできるが、多数段縦続接続された遅延素子
によって信号の遅延が行なわれると、次第にその信号波
形に歪を生じるので、上述の実施例のように、増幅機能
を持たせて波形整形するのが望ましい。
２の遅延回路１，１ａ，５を形成する第１及び第２の遅
延増幅素子ＤＡ１１〜ＤＡ１（２ｎ），ＤＡ５１〜ＤＡ
５ｎを、単なる遅延素子として増幅機能を持たない素子
とすることもできるが、多数段縦続接続された遅延素子
によって信号の遅延が行なわれると、次第にその信号波
形に歪を生じるので、上述の実施例のように、増幅機能
を持たせて波形整形するのが望ましい。
【００２５】
【発明の効果】以上説明したように本発明は、入力信号
の各周期ごとにその周期を検出し、その周期と対応した
数の遅延素子を含むリングオッシレータ型の発振回路を
形成して発振させるか、入力信号を遅延させる第２の遅
延回路の上記周期と対応した数の遅延素子の出力信号を
選択して出力する構成とすることにより、入力信号の各
周期ごとにその周期の検出可能な最短時間でその周期と
同期した信号を得ることができるので、動作の高速化を
はかることができる効果がある。
の各周期ごとにその周期を検出し、その周期と対応した
数の遅延素子を含むリングオッシレータ型の発振回路を
形成して発振させるか、入力信号を遅延させる第２の遅
延回路の上記周期と対応した数の遅延素子の出力信号を
選択して出力する構成とすることにより、入力信号の各
周期ごとにその周期の検出可能な最短時間でその周期と
同期した信号を得ることができるので、動作の高速化を
はかることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例のエッジ検出回路の具体
例を示す回路図である。
例を示す回路図である。
【図３】図１に示された実施例の動作を説明するための
各部信号の波形，レベルを示す図である。
各部信号の波形，レベルを示す図である。
【図４】本発明の第２の実施例を示す回路図である。
【図５】従来の位相同期回路の一例を示すブロック図で
ある。
ある。
１，１ａ 遅延回路 ２ ラッチ回路 ３ エッジ検出回路 ４ 発振回路 ５ 遅延回路 ６ 位相比較器 ７ アップ・ダウンカウンタ ８ 発振回路 ＡＧ１〜ＡＧｎ ＡＮＤゲート ＤＡ１２〜ＤＡ１（２ｎ），ＤＡ４１〜ＤＡ４ｎ，ＤＡ
５１〜ＤＡ５ｎ 遅延増幅素子 ＦＦ１〜ＦＦｎ フリップフロップ ＩＶ１１，ＩＶ１２，ＩＶ４１ インバータ ＯＧ１〜ＯＧｎ ＯＲゲート ＳＷ１〜ＳＷｎ スイッチ回路
５１〜ＤＡ５ｎ 遅延増幅素子 ＦＦ１〜ＦＦｎ フリップフロップ ＩＶ１１，ＩＶ１２，ＩＶ４１ インバータ ＯＧ１〜ＯＧｎ ＯＲゲート ＳＷ１〜ＳＷｎ スイッチ回路
Claims (6)
- 【請求項１】 互いに縦続接続されてその最前段の入力
端に入力信号を受け、最後段の出力端でこの入力信号を
少なくとも１周期分遅延される複数の第１の遅延素子を
備えこれら複数の第１の遅延素子の出力変化の状態を検
出して前記入力信号の各周期を検出しこれら各周期それ
ぞれと対応する周期検出信号を出力する入力信号周期検
出手段と、入力端の信号レベルを反転増幅するインバー
タ回路、互いに縦続接続されてその最前段の入力端を前
記インバータ回路の出力端と接続しこのインバータ回路
の出力信号を所定時間遅延させる複数の第２の遅延素
子、及び一端をこれら複数の第２の遅延素子それぞれの
出力端と対応接続し他端を共に前記インバータ回路の入
力端と接続して前記周期検出信号に応答してオン，オフ
する複数のスイッチ回路を備え前記入力信号の周期と対
応する周期で発振するリングオッシレータ型の発振回路
とを有することを特徴とする位相同期回路。 - 【請求項２】 第１及び第２の遅延素子を、増幅機能を
備えた遅延素子とした請求項１記載の位相同期回路。 - 【請求項３】 入力信号周期検出手段が、互いに縦続接
続されてその最前段の入力端に入力信号を受け、最後段
の出力端でこの入力信号を少なくとも１周期分遅延され
る複数の第１の遅延素子を備えた遅延回路と、前記複数
の第１の遅延素子のうちの所定の遅延素子の出力信号の
レベルそれぞれを前記入力信号の立下りエッジ（又は立
上りエッジ）でラッチし出力する複数のフリップフロッ
プを備えたラッチ回路と、前記複数のフリップフロップ
の出力信号のレベルを前記入力信号の入力端側に近い方
から順次検出して低レベルから高レベル（又は高レベル
から低レベル）へと変化した点と対応するビットのみを
アクティブレベルとする周期検出信号を出力するエッジ
検出回路とを含んで構成され、発振回路の複数のスイッ
チ回路のうちの前記周期検出信号のアクティブレベルの
ビットと対応するスイッチ回路のみをオンとする請求項
１記載の位相同期回路。 - 【請求項４】 第１及び第２の遅延素子それぞれの遅延
量を全て等しくし、同期検出信号により、入力信号の１
周期分の遅延量が得られる第１の遅延素子の数の１／２
の数の第２の遅延素子を含むリングオッシレータが形成
されるように複数のスイッチ回路のうちの１つをオンす
る請求項１記載の位相同期回路。 - 【請求項５】 発振回路に代えて、複数の第１の遅延素
子それぞれと対応し互いに縦続接続されてその最前段の
入力端に入力信号を受ける複数の第２の遅延素子と、こ
れら複数の第２の遅延素子の出力信号のうちの１つを周
期検出信号に従って選択し出力するスイッチ回路とを備
えた第２の遅延回路を設けた請求項１記載の位相同期回
路。 - 【請求項６】 対応する第１及び第２の遅延素子の数の
比を、Ｍ対Ｎ（Ｍ，Ｎは共に０以外の自然数）とし、第
２の遅延回路の出力信号（ＯＵＴ）の入力信号に対する
遅延時間を、この入力信号の周期のＮ／Ｍとした請求項
５記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176382A JP2800690B2 (ja) | 1994-07-28 | 1994-07-28 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176382A JP2800690B2 (ja) | 1994-07-28 | 1994-07-28 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846492A true JPH0846492A (ja) | 1996-02-16 |
| JP2800690B2 JP2800690B2 (ja) | 1998-09-21 |
Family
ID=16012670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6176382A Expired - Lifetime JP2800690B2 (ja) | 1994-07-28 | 1994-07-28 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800690B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005318507A (ja) * | 2004-04-30 | 2005-11-10 | Hynix Semiconductor Inc | 遅延固定ループ回路 |
| JP2006067190A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロック生成回路 |
| JP2007128646A (ja) * | 2006-12-19 | 2007-05-24 | Renesas Technology Corp | 半導体記憶装置 |
| JP2007288749A (ja) * | 2005-04-28 | 2007-11-01 | Sanyo Electric Co Ltd | 遅延回路 |
| JP2010092542A (ja) * | 2008-10-08 | 2010-04-22 | Elpida Memory Inc | 半導体装置 |
| JP2016514338A (ja) * | 2013-03-28 | 2016-05-19 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． | 記憶デバイス読み出し装置及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59113517A (ja) * | 1982-12-21 | 1984-06-30 | Sony Corp | クロツク発生回路 |
| JPH06209243A (ja) * | 1992-08-25 | 1994-07-26 | Fujitsu Ltd | デューティファクタ補償回路 |
-
1994
- 1994-07-28 JP JP6176382A patent/JP2800690B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59113517A (ja) * | 1982-12-21 | 1984-06-30 | Sony Corp | クロツク発生回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2800690B2 (ja) | 1998-09-21 |
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