JPH0850604A - クロックスキュー防止レイアウト設計方法 - Google Patents
クロックスキュー防止レイアウト設計方法Info
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- JPH0850604A JPH0850604A JP6184591A JP18459194A JPH0850604A JP H0850604 A JPH0850604 A JP H0850604A JP 6184591 A JP6184591 A JP 6184591A JP 18459194 A JP18459194 A JP 18459194A JP H0850604 A JPH0850604 A JP H0850604A
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- wiring
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- changing step
- grouping
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 ＬＳＩのレイアウト設計において、クロック
配線の配線長のばらつきを極力小さくし、クロックスキ
ューを防止する。 【構成】 回路接続情報、配置情報およびグループ化情
報を入力する情報入力ステップ１０１と、グループ化情
報にもとづいてクロック端子をグループ化するクロック
端子グループ化ステップ１０２と、グループ化した各グ
ループの前段にバッファセルを挿入して回路接続情報を
変更する接続情報変更ステップ１０３と、挿入したバッ
ファセルを配置情報に追加する配置情報変更ステップ１
０４と、接続情報変更ステップで変更された接続情報と
配置情報変更ステップで変更された配置情報にもとづい
て配線経路を決定する配線経路決定ステップ１０５と、
配線経路決定ステップで決定された全配線の配線経路に
もとづいて詳細な配線パターンを生成する配線パターン
生成ステップ１０６とを有する。
配線の配線長のばらつきを極力小さくし、クロックスキ
ューを防止する。 【構成】 回路接続情報、配置情報およびグループ化情
報を入力する情報入力ステップ１０１と、グループ化情
報にもとづいてクロック端子をグループ化するクロック
端子グループ化ステップ１０２と、グループ化した各グ
ループの前段にバッファセルを挿入して回路接続情報を
変更する接続情報変更ステップ１０３と、挿入したバッ
ファセルを配置情報に追加する配置情報変更ステップ１
０４と、接続情報変更ステップで変更された接続情報と
配置情報変更ステップで変更された配置情報にもとづい
て配線経路を決定する配線経路決定ステップ１０５と、
配線経路決定ステップで決定された全配線の配線経路に
もとづいて詳細な配線パターンを生成する配線パターン
生成ステップ１０６とを有する。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ設計における
レイアウトを決定するためのＣＡＤ（コンピュータ・エ
イデッド・デザイン）によるクロックスキュー防止レイ
アウトシステムに関するものである。
レイアウトを決定するためのＣＡＤ（コンピュータ・エ
イデッド・デザイン）によるクロックスキュー防止レイ
アウトシステムに関するものである。
【０００２】
【従来の技術】集積回路のレイアウト設計を行う際、従
来では情報として入力した回路接続情報をそのままレイ
アウトに実現しようとしていた。すなわち、回路配線の
中において、特に配線の種類を区別することもなく、ク
ロック配線とクロック以外の信号配線を同等の条件でレ
イアウト設計を行っていた。
来では情報として入力した回路接続情報をそのままレイ
アウトに実現しようとしていた。すなわち、回路配線の
中において、特に配線の種類を区別することもなく、ク
ロック配線とクロック以外の信号配線を同等の条件でレ
イアウト設計を行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、今日の
ように回路が大規模化してきた場合、信号等の配線遅延
が増大し、さらに、入力端子毎に遅延時間のばらつきが
発生する。特にクロック端子が複数ある場合には、これ
らの端子に同時に信号が伝搬される必要があるが、レイ
アウト設計において、クロック配線の経路に何の制限も
加えないと、配線長が不統一となり、配線遅延のばらつ
きによってクロック信号の伝達時間が異なるクロックス
キューが発生する。これによって、製造後の動作が保証
できなくなるという問題があった。
ように回路が大規模化してきた場合、信号等の配線遅延
が増大し、さらに、入力端子毎に遅延時間のばらつきが
発生する。特にクロック端子が複数ある場合には、これ
らの端子に同時に信号が伝搬される必要があるが、レイ
アウト設計において、クロック配線の経路に何の制限も
加えないと、配線長が不統一となり、配線遅延のばらつ
きによってクロック信号の伝達時間が異なるクロックス
キューが発生する。これによって、製造後の動作が保証
できなくなるという問題があった。
【０００４】従って、本発明は、ＣＡＤによるＬＳＩの
レイアウト設計において、クロック配線が接続する各端
子までの配線長のばらつきを極力小さくし、クロックス
キューを防止し、製造後に正確に動作するＬＳＩのレイ
アウト設計を行うＣＡＤシステムを構築することにあ
る。
レイアウト設計において、クロック配線が接続する各端
子までの配線長のばらつきを極力小さくし、クロックス
キューを防止し、製造後に正確に動作するＬＳＩのレイ
アウト設計を行うＣＡＤシステムを構築することにあ
る。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１記載の方法では、配置要素の中に複数の
クロック端子を含む回路の配置要素の配置とそれらを関
係づける配線要素のパターンを決定するためのレイアウ
ト設計方法において、少なくとも配置要素の接続関係を
示す回路接続情報と、配置要素の配置位置を示す配置情
報と、複数のクロック端子をいくつかのグループにわけ
るためのグループ化情報とを入力する情報入力ステップ
と、情報入力ステップで入力したグループ化情報にもと
づいてクロック端子をグループ化するクロック端子グル
ープ化ステップと、クロック端子グループ化ステップで
グループ化したそれぞれのグループの前段にバッファセ
ルを挿入するように回路接続情報を変更する接続情報変
更ステップと、接続情報変更ステップで挿入したバッフ
ァセルを配置情報に追加する配置情報変更ステップと、
接続情報変更ステップで変更された接続情報と配置情報
変更ステップで変更された配置情報にもとづいて全接続
関係の配線経路を決定する配線経路決定ステップと、配
線経路決定ステップで決定された全配線の配線経路にも
とづいて詳細な配線パターンを生成する配線パターン生
成ステップとからなるものである。
めに、請求項１記載の方法では、配置要素の中に複数の
クロック端子を含む回路の配置要素の配置とそれらを関
係づける配線要素のパターンを決定するためのレイアウ
ト設計方法において、少なくとも配置要素の接続関係を
示す回路接続情報と、配置要素の配置位置を示す配置情
報と、複数のクロック端子をいくつかのグループにわけ
るためのグループ化情報とを入力する情報入力ステップ
と、情報入力ステップで入力したグループ化情報にもと
づいてクロック端子をグループ化するクロック端子グル
ープ化ステップと、クロック端子グループ化ステップで
グループ化したそれぞれのグループの前段にバッファセ
ルを挿入するように回路接続情報を変更する接続情報変
更ステップと、接続情報変更ステップで挿入したバッフ
ァセルを配置情報に追加する配置情報変更ステップと、
接続情報変更ステップで変更された接続情報と配置情報
変更ステップで変更された配置情報にもとづいて全接続
関係の配線経路を決定する配線経路決定ステップと、配
線経路決定ステップで決定された全配線の配線経路にも
とづいて詳細な配線パターンを生成する配線パターン生
成ステップとからなるものである。
【０００６】また、請求項２記載の方法では、請求項１
記載の方法のクロック端子グループ化ステップにおい
て、各グループのクロック端子数の差を１以下に押さえ
てクロック端子をグループ化することを特徴としたもの
である。
記載の方法のクロック端子グループ化ステップにおい
て、各グループのクロック端子数の差を１以下に押さえ
てクロック端子をグループ化することを特徴としたもの
である。
【０００７】また、請求項３記載の方法では、請求項１
記載の方法のクロック端子グループ化ステップにおい
て、セル行方向で互いに近いクロック端子を同じグルー
プとすることを特徴としたものである。
記載の方法のクロック端子グループ化ステップにおい
て、セル行方向で互いに近いクロック端子を同じグルー
プとすることを特徴としたものである。
【０００８】また、請求項４記載の方法では、請求項１
記載の方法の配置情報変更ステップにおいて、接続情報
変更ステップで挿入したバッファセルは、複数のセル行
からなるＬＳＩブロックのほぼ中心位置に新たにセル行
を設けて、そこに配置するものである。
記載の方法の配置情報変更ステップにおいて、接続情報
変更ステップで挿入したバッファセルは、複数のセル行
からなるＬＳＩブロックのほぼ中心位置に新たにセル行
を設けて、そこに配置するものである。
【０００９】また、請求項５記載の方法では、請求項１
記載の方法の配置情報変更ステップにおいて、接続情報
変更ステップで挿入したバッファセルの数がセル行の長
さに影響を及ぼさない程度のとき、新たにセル行を設け
ないで、すでにあるＬＳＩブロックの中央のセル行にバ
ッファセルを配置するものである。
記載の方法の配置情報変更ステップにおいて、接続情報
変更ステップで挿入したバッファセルの数がセル行の長
さに影響を及ぼさない程度のとき、新たにセル行を設け
ないで、すでにあるＬＳＩブロックの中央のセル行にバ
ッファセルを配置するものである。
【００１０】また、請求項６記載の方法では、請求項１
記載の方法の配置情報変更ステップにおいて、挿入する
バッファセルのセル行方向の配置位置は同じグループに
属するクロック端子のセル行方向の座標広がりの中心座
標とするものである。
記載の方法の配置情報変更ステップにおいて、挿入する
バッファセルのセル行方向の配置位置は同じグループに
属するクロック端子のセル行方向の座標広がりの中心座
標とするものである。
【００１１】また、請求項７記載の方法では、請求項１
記載の方法の配置情報変更ステップにおいて、バッファ
セル用セル行の上下に隣接する配線領域のうち、バッフ
ァセルの入力端子を有する方の配線領域の左右いずれか
の辺に、ＬＳＩブロックに対するクロック供給端子を設
けるものである。
記載の方法の配置情報変更ステップにおいて、バッファ
セル用セル行の上下に隣接する配線領域のうち、バッフ
ァセルの入力端子を有する方の配線領域の左右いずれか
の辺に、ＬＳＩブロックに対するクロック供給端子を設
けるものである。
【００１２】
【作用】本発明は上記した構成により、クロック信号を
駆動するために挿入するバッファセルの出力端子からク
ロック信号の各入力端子への配線長を極力均一化するこ
とができる。また、最大１個の差に収まるように各クロ
ック端子グループを生成することができるため、バッフ
ァセルの出力端子に対する負荷容量を小さく均一化する
ことができる。また、バッファセルを配置するセル行を
１列に限定し、バッファセルの入力端子に対するクロッ
ク信号の配線を、そのセル行に隣接する配線領域のみに
限定し、さらに配線幅を太くすることを可能としている
ため、各バッファセルの入力端子までの配線遅延も小さ
く均一化することができるものである。
駆動するために挿入するバッファセルの出力端子からク
ロック信号の各入力端子への配線長を極力均一化するこ
とができる。また、最大１個の差に収まるように各クロ
ック端子グループを生成することができるため、バッフ
ァセルの出力端子に対する負荷容量を小さく均一化する
ことができる。また、バッファセルを配置するセル行を
１列に限定し、バッファセルの入力端子に対するクロッ
ク信号の配線を、そのセル行に隣接する配線領域のみに
限定し、さらに配線幅を太くすることを可能としている
ため、各バッファセルの入力端子までの配線遅延も小さ
く均一化することができるものである。
【００１３】
【実施例】以下、図面を用いて本発明の一実施例を説明
する。
する。
【００１４】図１はＣＡＤ装置に本発明の方法を適用し
た場合のＬＳＩレイアウト設計処理の手順の一実施例を
示す流れ図である。まず、１０１は情報入力ステップで
あり、このステップではレイアウト設計に必要な情報を
入力する。たとえば複数の回路配置要素の接続関係を示
す接続情報や、後述の図２に示すように列状に並ぶ回路
配置要素の配置位置情報を入力する。なお、この接続情
報にはクロック端子の総数の情報も含まれている。ま
た、本発明において、クロック端子をグループ化する指
標や、クロック配線のレイアウト形状指定情報（たとえ
ば、クロック入力端子の前段に挿入するバッファセルに
入力する配線の幹線幅に関する情報等）、および、前記
クロック端子をグループ化する指標にもとづいてグルー
プ化されたクロック信号が入力する端子の前段に挿入す
るバッファセルの要素名を指定する情報も入力する。
た場合のＬＳＩレイアウト設計処理の手順の一実施例を
示す流れ図である。まず、１０１は情報入力ステップで
あり、このステップではレイアウト設計に必要な情報を
入力する。たとえば複数の回路配置要素の接続関係を示
す接続情報や、後述の図２に示すように列状に並ぶ回路
配置要素の配置位置情報を入力する。なお、この接続情
報にはクロック端子の総数の情報も含まれている。ま
た、本発明において、クロック端子をグループ化する指
標や、クロック配線のレイアウト形状指定情報（たとえ
ば、クロック入力端子の前段に挿入するバッファセルに
入力する配線の幹線幅に関する情報等）、および、前記
クロック端子をグループ化する指標にもとづいてグルー
プ化されたクロック信号が入力する端子の前段に挿入す
るバッファセルの要素名を指定する情報も入力する。
【００１５】１０２はクロック端子グループ化ステップ
である。ここでは、図２に示すように、入力ステップ１
０１で入力した配置要素の配置位置情報にもとづいて各
配置要素に属するクロック信号が入力する端子の位置を
求め、入力ステップ１０１で入力したクロック端子をグ
ループ化する指標にもとづいて、左右いずれかの端から
指定された端子数ずつに全端子を分割してグループ化す
る。
である。ここでは、図２に示すように、入力ステップ１
０１で入力した配置要素の配置位置情報にもとづいて各
配置要素に属するクロック信号が入力する端子の位置を
求め、入力ステップ１０１で入力したクロック端子をグ
ループ化する指標にもとづいて、左右いずれかの端から
指定された端子数ずつに全端子を分割してグループ化す
る。
【００１６】ここで、クロック端子をグループ化する指
標としては、たとえば、グループ化するグループ数や、
図２に示す配置位置情報から入力された配置要素２０１
の配置位置から算出されるクロックの入力端子２０２の
位置をＬＳＩのブロックのセル行方向（以下「Ｘ座標方
向」という）の左右いずれかの端から数えたときの数等
がある。これらのグループ化する指標を入力した後、ク
ロック端子の総数から、グループ化した後の各グループ
に属するクロック端子数の差が全グループ間で１以下に
なるようにあらかじめ計算しておく必要がある。これを
行わず、端から指定端子数ずつ単純にグループ化する
と、グループ間で属する端子数の差が２以上になること
があり、負荷容量のばらつきによるクロックスキューが
発生しやすくなる。
標としては、たとえば、グループ化するグループ数や、
図２に示す配置位置情報から入力された配置要素２０１
の配置位置から算出されるクロックの入力端子２０２の
位置をＬＳＩのブロックのセル行方向（以下「Ｘ座標方
向」という）の左右いずれかの端から数えたときの数等
がある。これらのグループ化する指標を入力した後、ク
ロック端子の総数から、グループ化した後の各グループ
に属するクロック端子数の差が全グループ間で１以下に
なるようにあらかじめ計算しておく必要がある。これを
行わず、端から指定端子数ずつ単純にグループ化する
と、グループ間で属する端子数の差が２以上になること
があり、負荷容量のばらつきによるクロックスキューが
発生しやすくなる。
【００１７】図２はＬＳＩのブロックの中のクロック端
子の配置状態を示している。図２において、斜線で示し
た部分２０１はクロックを供給するセル、×印で示した
２０２はクロック信号入力端子、曲線で囲った２０３の
領域はクロック端子グループを示す。同図ではクロック
信号入力端子２０２の総数は２３、クロック端子グルー
プ２０３の数が５であり、各クロック端子グループ２０
３に属する端子数をそれぞれ５、５、５、４、４とあら
かじめ決定している。このように、異なるクロック端子
グループの間の端子数の差が最大でも１になるように設
定している。
子の配置状態を示している。図２において、斜線で示し
た部分２０１はクロックを供給するセル、×印で示した
２０２はクロック信号入力端子、曲線で囲った２０３の
領域はクロック端子グループを示す。同図ではクロック
信号入力端子２０２の総数は２３、クロック端子グルー
プ２０３の数が５であり、各クロック端子グループ２０
３に属する端子数をそれぞれ５、５、５、４、４とあら
かじめ決定している。このように、異なるクロック端子
グループの間の端子数の差が最大でも１になるように設
定している。
【００１８】続いて、図１における接続情報変更ステッ
プ１０３では、図３に示すように、クロック端子グルー
プ化ステップ１０２でグループ化したクロック端子グル
ープ２０３のそれぞれに３０１ａ〜３０１ｅと符号を振
り分け、これらの各グループ一つずつの前段に、入力ス
テップ１０１で入力したバッファセル３０２ａ〜３０２
ｅを挿入して接続情報を変更する。具体的には、バッフ
ァセル３０２ａ〜３０２ｅの入力端子３０３ａ〜３０３
ｅとクロック信号を出力する端子３０４とを接続し、バ
ッファセル３０２ａ〜３０２ｅの出力端子３０５ａ〜３
０５ｅと、クロック端子グループ３０１ａ〜３０１ｅの
クロック信号を入力する端子３０６ａ〜３０６ｅとを接
続する。このようにバッファセルはクロック端子グルー
プ３０１ａ〜３０１ｅの数だけ挿入され、配置要素とし
て新たに接続情報に付加される。また、このとき、クロ
ック端子グループ３０１ａ〜３０１ｅの前段に挿入する
バッファセル３０２ａ〜３０２ｅの配置位置、特にＸ方
向の配置位置を同時に決定する。バッファセル３０２の
配置位置として、好ましくは、バッファセルを接続すべ
きグループに属している複数のクロック入力端子２０２
のＸ方向の広がりの中心に設けるのがよい。このように
すれば、バッファセルから各クロック端子までの距離の
差が小さくなるからである。
プ１０３では、図３に示すように、クロック端子グルー
プ化ステップ１０２でグループ化したクロック端子グル
ープ２０３のそれぞれに３０１ａ〜３０１ｅと符号を振
り分け、これらの各グループ一つずつの前段に、入力ス
テップ１０１で入力したバッファセル３０２ａ〜３０２
ｅを挿入して接続情報を変更する。具体的には、バッフ
ァセル３０２ａ〜３０２ｅの入力端子３０３ａ〜３０３
ｅとクロック信号を出力する端子３０４とを接続し、バ
ッファセル３０２ａ〜３０２ｅの出力端子３０５ａ〜３
０５ｅと、クロック端子グループ３０１ａ〜３０１ｅの
クロック信号を入力する端子３０６ａ〜３０６ｅとを接
続する。このようにバッファセルはクロック端子グルー
プ３０１ａ〜３０１ｅの数だけ挿入され、配置要素とし
て新たに接続情報に付加される。また、このとき、クロ
ック端子グループ３０１ａ〜３０１ｅの前段に挿入する
バッファセル３０２ａ〜３０２ｅの配置位置、特にＸ方
向の配置位置を同時に決定する。バッファセル３０２の
配置位置として、好ましくは、バッファセルを接続すべ
きグループに属している複数のクロック入力端子２０２
のＸ方向の広がりの中心に設けるのがよい。このように
すれば、バッファセルから各クロック端子までの距離の
差が小さくなるからである。
【００１９】また、図１の配置情報変更ステップ１０４
では、入力ステップ１０１で入力した配置位置情報から
読みとれるＬＳＩブロックのセル行数を２分割し、その
間に図４（ａ）、（ｂ）に示すように新たにセル行４０
１を設ける。変更前のセル行数が偶数のときには図４
（ａ）に示すように中央にセル行を設け、セル行数が奇
数のときには２等分できないので、図４（ｂ）に示すよ
うに中央セルの１行だけ上あるいは下のいずれかに新た
にセル行を設ける。新たに設けたセル行４０１には接続
情報変更ステップ１０３でクロック端子グループ３０１
ａ〜３０１ｅの前段に挿入したバッファセル３０２ａ〜
３０２ｅを一列に配置する。このとき、配置するバッフ
ァセル３０２ａ〜３０２ｅのＸ方向の配置位置は接続情
報変更ステップ１０３で決定した位置とする。また、こ
こでは配置情報変更ステップ１０４で新たに追加された
セル行４０１の上下いずれかのうち、クロック信号入力
端子を有する方に接する配線領域４０３の左右いずれか
の辺に、ＬＳＩブロック４０４に入力するクロック信号
の入力端子４０５を移動する。このとき、ＬＳＩブロッ
クへのクロック信号入力端子４０５を配置する辺は、あ
らかじめ決定されている端子位置に近い方とする。
では、入力ステップ１０１で入力した配置位置情報から
読みとれるＬＳＩブロックのセル行数を２分割し、その
間に図４（ａ）、（ｂ）に示すように新たにセル行４０
１を設ける。変更前のセル行数が偶数のときには図４
（ａ）に示すように中央にセル行を設け、セル行数が奇
数のときには２等分できないので、図４（ｂ）に示すよ
うに中央セルの１行だけ上あるいは下のいずれかに新た
にセル行を設ける。新たに設けたセル行４０１には接続
情報変更ステップ１０３でクロック端子グループ３０１
ａ〜３０１ｅの前段に挿入したバッファセル３０２ａ〜
３０２ｅを一列に配置する。このとき、配置するバッフ
ァセル３０２ａ〜３０２ｅのＸ方向の配置位置は接続情
報変更ステップ１０３で決定した位置とする。また、こ
こでは配置情報変更ステップ１０４で新たに追加された
セル行４０１の上下いずれかのうち、クロック信号入力
端子を有する方に接する配線領域４０３の左右いずれか
の辺に、ＬＳＩブロック４０４に入力するクロック信号
の入力端子４０５を移動する。このとき、ＬＳＩブロッ
クへのクロック信号入力端子４０５を配置する辺は、あ
らかじめ決定されている端子位置に近い方とする。
【００２０】なお、接続情報変更ステップで挿入したバ
ッファセルの数が既存のセル行の長さに影響を及ぼさな
い程度の時には、新たに中央のセル行を設けないで、す
でにあるＬＳＩブロックの中央のセル行にバッファセル
を配置してもよい。
ッファセルの数が既存のセル行の長さに影響を及ぼさな
い程度の時には、新たに中央のセル行を設けないで、す
でにあるＬＳＩブロックの中央のセル行にバッファセル
を配置してもよい。
【００２１】次に、図１の配線経路決定ステップ１０５
では、接続情報変更ステップ１０３で変更した結果の接
続情報、および配置情報変更ステップ１０４で変更した
配置要素の配置位置にもとづいて、全配線の配線経路を
決定するが、図５に示すように、挿入したバッファセル
３０２ａ〜３０２ｅに対する入力信号の配線経路５０２
は、新たに追加したセル行４０１の上下の辺のうち、バ
ッファセルの入力端子５０４を有する方に接する配線領
域４０３のみを通過するように設定する。このとき、バ
ッファセル３０２ａ〜３０２ｅに対する入力信号の配線
幅は、入力ステップ１０１で入力したクロック配線のレ
イアウト形状指定情報にもとづく。また、バッファセル
３０２ａ〜３０２ｅの出力端子５０６とクロック信号の
入力端子５０７を接続する信号の配線経路５０８は最短
の経路で均等に接続できるように決定する。
では、接続情報変更ステップ１０３で変更した結果の接
続情報、および配置情報変更ステップ１０４で変更した
配置要素の配置位置にもとづいて、全配線の配線経路を
決定するが、図５に示すように、挿入したバッファセル
３０２ａ〜３０２ｅに対する入力信号の配線経路５０２
は、新たに追加したセル行４０１の上下の辺のうち、バ
ッファセルの入力端子５０４を有する方に接する配線領
域４０３のみを通過するように設定する。このとき、バ
ッファセル３０２ａ〜３０２ｅに対する入力信号の配線
幅は、入力ステップ１０１で入力したクロック配線のレ
イアウト形状指定情報にもとづく。また、バッファセル
３０２ａ〜３０２ｅの出力端子５０６とクロック信号の
入力端子５０７を接続する信号の配線経路５０８は最短
の経路で均等に接続できるように決定する。
【００２２】最後に、図１の配線パターン生成ステップ
１０６では、配線経路決定ステップ１０５で決定した配
線経路にもとづいて全配線の配線パターンを生成し、出
力ステップ１０７でレイアウト結果を出力する。
１０６では、配線経路決定ステップ１０５で決定した配
線経路にもとづいて全配線の配線パターンを生成し、出
力ステップ１０７でレイアウト結果を出力する。
【００２３】これらの一連の処理の流れにより、クロッ
ク信号の遅延とスキューを抑えたブロックのレイアウト
結果を実現することができる。
ク信号の遅延とスキューを抑えたブロックのレイアウト
結果を実現することができる。
【００２４】
【発明の効果】本発明によれば、不規則的に配置された
複数のクロック信号入力端子をグループ化することによ
り整理し、クロック信号の各入力端子への配線長の差を
最小に抑えることができ、配線長の均一化を図ることが
できる。さらに、最大１個の差に収まるように各クロッ
ク端子グループを生成することができるため、前記バッ
ファセルの出力端子に対する負荷容量を小さく均一化す
ることができる。また、前記バッファセルを配置するセ
ル行を１列に限定し、バッファセルの入力端子に対する
クロック信号の配線を、そのセル行に隣接する配線領域
のみに限定し、さらに配線幅を太くすることを可能とし
ているため、各バッファセルの入力端子までの配線遅延
も小さく均一化することができる。以上の点から、クロ
ック信号の各入力端子に対する遅延を小さくでき、しか
もクロックスキューを防止するレイアウト結果を実現で
きるレイアウト設計方法を提供できる。
複数のクロック信号入力端子をグループ化することによ
り整理し、クロック信号の各入力端子への配線長の差を
最小に抑えることができ、配線長の均一化を図ることが
できる。さらに、最大１個の差に収まるように各クロッ
ク端子グループを生成することができるため、前記バッ
ファセルの出力端子に対する負荷容量を小さく均一化す
ることができる。また、前記バッファセルを配置するセ
ル行を１列に限定し、バッファセルの入力端子に対する
クロック信号の配線を、そのセル行に隣接する配線領域
のみに限定し、さらに配線幅を太くすることを可能とし
ているため、各バッファセルの入力端子までの配線遅延
も小さく均一化することができる。以上の点から、クロ
ック信号の各入力端子に対する遅延を小さくでき、しか
もクロックスキューを防止するレイアウト結果を実現で
きるレイアウト設計方法を提供できる。
【図１】本発明の一実施例におけるクロックスキュー防
止レイアウト設計方法の流れ図
止レイアウト設計方法の流れ図
【図２】同実施例におけるクロック端子のグループ化方
法を説明するための図
法を説明するための図
【図３】同実施例における接続情報変更の方法を説明す
るための図
るための図
【図４】同実施例における配置情報変更の方法を説明す
るための図
るための図
【図５】同実施例における配線経路決定の方法を説明す
るための図
るための図
１０１ 情報入力ステップ １０２ クロック端子グループ化ステップ １０３ 接続情報変更ステップ １０４ 配置情報変更ステップ １０５ 配線経路決定ステップ １０６ 配線パターン生成ステップ １０７ 出力ステップ ２０１ 配置要素 ２０２ クロック信号入力端子 ２０３ クロック端子グループ ３０１ａ〜３０１ｅ クロック端子グループ ３０２ａ〜３０２ｅ バッファセル ３０３ａ〜３０３ｅ バッファセル入力端子 ３０４ クロック信号出力端子 ３０５ａ〜３０５ｅ バッファセル出力端子 ３０６ａ〜３０６ｅ クロック信号入力端子 ４０１ 新たに追加するバッファセル用セル行 ４０３ バッファセル行に隣接する配線領域 ４０４ ＬＳＩブロック ４０５ ＬＳＩブロックに対するクロック信号入力端子 ５０２ ＬＳＩブロックに対するクロック信号入力端子
とバッファセルの入力端子間の配線経路 ５０３ 新たに追加するバッファセル用セル行 ５０４ バッファセルの入力端子 ５０６ バッファセルの出力端子 ５０７ クロック信号入力端子 ５０８ バッファセルの出力端子とクロック信号入力端
子間の配線経路
とバッファセルの入力端子間の配線経路 ５０３ 新たに追加するバッファセル用セル行 ５０４ バッファセルの入力端子 ５０６ バッファセルの出力端子 ５０７ クロック信号入力端子 ５０８ バッファセルの出力端子とクロック信号入力端
子間の配線経路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/82 Ｗ 27/10 ３２５ Ｍ
Claims (7)
- 【請求項１】 配置要素の中に複数のクロック端子を含
む回路の前記配置要素の配置とそれらを関係づける配線
要素のパターンを決定するためのレイアウト設計方法で
あって、少なくとも前記配置要素の接続関係を示す回路
接続情報と、前記配置要素の配置位置を示す配置情報
と、前記複数のクロック端子をいくつかのグループにわ
けるためのグループ化情報とを入力する情報入力ステッ
プと、前記情報入力ステップで入力したグループ化情報
にもとづいてクロック端子をグループ化するクロック端
子グループ化ステップと、前記クロック端子グループ化
ステップでグループ化したそれぞれのグループの前段に
バッファセルを挿入するように前記回路接続情報を変更
する接続情報変更ステップと、前記接続情報変更ステッ
プで挿入した前記バッファセルを前記配置情報に追加す
る配置情報変更ステップと、前記接続情報変更ステップ
で変更された接続情報と前記配置情報変更ステップで変
更された配置情報にもとづいて全接続関係の配線経路を
決定する配線経路決定ステップと、前記配線経路決定ス
テップで決定された全配線の配線経路にもとづいて詳細
な配線パターンを生成する配線パターン生成ステップと
を有するクロックスキュー防止レイアウト設計方法。 - 【請求項２】 クロック端子グループ化ステップにおい
て、各グループのクロック端子数の差を１以下としてク
ロック端子をグループ化することを特徴とした請求項１
記載のクロックスキュー防止レイアウト設計方法。 - 【請求項３】 クロック端子グループ化ステップにおい
て、セル行方向で互いに近いクロック端子を同じグルー
プとすることを特徴とした請求項１記載のクロックスキ
ュー防止レイアウト設計方法。 - 【請求項４】 配置情報変更ステップにおいて、接続情
報変更ステップで挿入したバッファセルは、複数のセル
行からなるＬＳＩブロックのほぼ中心位置に新たにセル
行を設けて、そこに配置する請求項１記載のクロックス
キュー防止レイアウト設計方法。 - 【請求項５】 配置情報変更ステップにおいて、接続情
報変更ステップで挿入したバッファセルの数がセル行の
長さに影響を及ぼさない程度のとき、新たにセル行を設
けないで、すでにあるＬＳＩブロックの中央のセル行に
バッファセルを配置する請求項１記載のクロックスキュ
ー防止レイアウト設計方法。 - 【請求項６】 配置情報変更ステップにおいて、挿入す
るバッファセルのセル行方向の配置位置は同じグループ
に属するクロック端子のセル行方向の座標広がりの中心
座標とする請求項１記載のクロックスキュー防止レイア
ウト設計方法。 - 【請求項７】 配置情報変更ステップにおいて、バッフ
ァセル用セル行の上下に隣接する配線領域のうち、前記
バッファセルの入力端子を有する方の配線領域の左右い
ずれかの辺に、ＬＳＩブロックに対するクロック供給端
子を設ける請求項１記載のクロックスキュー防止レイア
ウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6184591A JPH0850604A (ja) | 1994-08-05 | 1994-08-05 | クロックスキュー防止レイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6184591A JPH0850604A (ja) | 1994-08-05 | 1994-08-05 | クロックスキュー防止レイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850604A true JPH0850604A (ja) | 1996-02-20 |
Family
ID=16155893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6184591A Pending JPH0850604A (ja) | 1994-08-05 | 1994-08-05 | クロックスキュー防止レイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0850604A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6564353B2 (en) | 2001-06-13 | 2003-05-13 | Fujitsu Limited | Method and apparatus for designing a clock distributing circuit, and computer readable storage medium storing a design program |
| WO2008118824A3 (en) * | 2007-03-26 | 2009-05-07 | Dsm Solutions Inc | Signaling circuit and method for integrated circuit devices and systems |
-
1994
- 1994-08-05 JP JP6184591A patent/JPH0850604A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6564353B2 (en) | 2001-06-13 | 2003-05-13 | Fujitsu Limited | Method and apparatus for designing a clock distributing circuit, and computer readable storage medium storing a design program |
| WO2008118824A3 (en) * | 2007-03-26 | 2009-05-07 | Dsm Solutions Inc | Signaling circuit and method for integrated circuit devices and systems |
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