JPH08508110A - グレイ・レベルの均一な液晶中間調表示装置 - Google Patents

Abstract

(57)【要約】 それぞれ第１（３１）および第２（３３）のサブ画素を含む複数のサブ画素を備えた中間調画素（５０）を有する中間調液晶表示パネル。第１のサブ画素（３１）にはＴＦＴスイッチ（１８）から活動化電圧が供給され、第２のサブ画素（３３）にはＴＦＴスイッチから結合コンデンサ（３９、４２）を介して活動化電圧が供給される。第２のサブ画素は蓄積コンデンサ（５１、５３）を備えている。パネル全体の容量が不均一であることに起因する第２のサブ画素に加えられる活動化電圧の感度が、結合コンデンサ（３９、４２）と第２のサブ画素の蓄積コンデンサ（５１、５３）を、共通誘導体層（４１）を使用する同じ蒸着物で形成することによって小さくなる。第２のサブ画素の蓄積コンデンサの容量（５３）は、第２のサブ画素の容量（３６）より大きく設計されている。

Description

【発明の詳細な説明】 グレイ・レベルの均一な液晶中間調表示装置 発明の背景 １．発明の分野 本発明は表示装置に関し、具体的には液晶中間調表示装置に関する。前記表示 装置は典型的にはアクティブ・マトリックス構成である。 ２．従来の技術 航空機の計器、ラップトップおよびノートブック・コンピュータなどの用途向 けのフラット・パネル表示を形成する、ツイステッド・ネマティック（ＴＮ）液 晶を利用したバックライト付き液晶表示装置（ＬＣＤ）が開発されている。この ようなＬＣＤは一般に、透明金属画素またはドット電極のマトリックス状の背面 電極構造体と、連続した透明金属前面電極と、それらの間に挟持された液晶材と を用いている。前面電極は、しばしば共通電極または対向電極と呼ばれる。各画 素電極は、通常は薄膜トランジスタ（ＴＦＴ）として実現されるスイッチを使用 してアクティブになる。薄膜トランジスタは電界効果トランジスタ（ＦＥＴ）と して蒸着される。各ＴＦＴのドレイン電極は、それに付随する画素電極に接続さ れているかまたは実際に画素電極を形成している。マトリックスの各行にあるＴ ＦＴのゲート電極は通例、行のゲート・バス線に接続され、マトリックスの各列 にあるＴＦＴのソース電極は通例、列のソース・バス線に接続されている。ゲー ト・バス行を順次に走査すると同時にソース・バス列に情報信号を供給すること によって、イメージがラスタ方式で作成される。 ＬＣＤの前面に適切なカラー・フィルタを設けて、各画素を通過する光をフィ ルタを通させ、画素を適切にアドレスして所望の色を表示することによって、Ｌ ＣＤに周知の方式でカラー機能が与えられる。たとえば、赤、緑、青の三原色の フィルタを備えたデルタ状の３組要素を使用することが多い。ゲート・バスおよ びソース・バスの適切なビデオ制御により、様々な色が生成される。従来の設計 では、各画素電極には画素の電荷保持容量を補うために、蓄積コンデンサが接続 されており、リフレッシュ・パルス間の画素の電圧を維持するようになっている 。 上記の従来型表示画素の改良として、中間調画素を使用してＬＣＤに階調機能 が与えられる。特に望ましい中間調パネル配置構造は、米国特許第４８４０４６ ０号および第５１２６８６５号に記載されている。前記特許第４８４０４６０号 は、１９８９年６月２０に発行され、「Ａｐｐａｒａｔｕｓ Ａｎｄ Ｍｅｔｈ ｏｄ Ｆｏｒ Ｐｒｏｖｉｄｉｎｇ Ａ Ｇｒａｙ Ｓｃａｌｅ Ｃａｐａｂｉ ｌｉｔｙ Ｉｎ Ａ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｕｎｉ ｔ」という名称である。前記特許第５１２６８６５号は、１９９２年６月３０日 に発行され、「Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｗｉｔｈ Ｓ ｕｂ−ｐｉｘｅｌｓ」という名称である。前記特許第４８４０４６０号および第 ５１２６８６５号は、本特許の譲受人に譲渡されており、参照によりその全体が 本明細書に組み込まれる。 簡単に言えば、中間調画素は複数のサブ画素から成り、サブ画素のうちの第１ のサブ画素にはそれをアクティブにするＴＦＴが接続され、残りのサブ画素はそ れぞれの結合コンデンサを介してＴＦＴから電圧を得る。前記特許第４８４０４ ６０号および第５１２６８６５号に記載するように、サブ画素はＴＦＴからのア クティブ電圧を制御することによって選択的に動作させられ、階調機能が形成さ れる。従来は、上記で従来型画素に関して述べたような理由で、中間調サブ画素 の１つまたは複数が、それに付随する蓄積コンデンサを有している。 中間調画素は、複数の２次サブ画素を備えた第１すなわち１次サブ画素から成 ることが多いが、以下の説明では２個のサブ画素を備えた液晶表示ドットに関し て述べる。ＴＦＴアクティブ電圧は、１次サブ画素に直接加えられ、第２のサブ 画素はその活動化電圧をそれに付随する結合コンデンサを介して得る。本明細書 で第２のサブ画素に関して述べる概念および構造は、他の２次サブ画素にも適用 されるものと認められる。 中間調パネル技術では、第２のサブ画素の電圧は第１のサブ画素から以下のよ うにして得られる。 Ｖ₂＝Ｖ₁［Ｃ_c／（Ｃ_c＋Ｃ_s2＋Ｃ_1c2）］ （１） 上式の各項は次の通りである。 Ｖ₁＝第１のサブ画素電圧 Ｖ₂＝第２のサブ画素電圧 Ｃ_s2＝第２のサブ画素蓄積コンデンサの容量 Ｃ_c＝結合コンデンサの容量 Ｃ_1c2＝第２のサブ画素の容量 ＬＣＤ中間調表示パネル技術における一般的な課題は、パネル全体のグレイ・レ ベルの均一性を実現することである。良好なグレイ・レベル均一性を得るために は、１つの画素のサブ画素間の電圧の関係をパネル上の位置とは独立させなけれ ばならない。量的には、Ｖ₂／Ｖ₁を位置とは独立させる必要がある。上記から、 Ｖ₂／Ｖ₁はＣ_c、Ｃ_1c2、およびＣ_s2に依存することが認められる。Ｖ₁はスイッ チによって画素に加えられる１次電圧であり、パネル全体にわたって実質的に位 置とは無関係に独立している。Ｃ_1c2も十分に制御され、パネル全体にわたって 位置とは独立しており、背景の均一性が得られるようになっている。したがって 、２次電圧Ｖ₂がＣ_cおよびＣ_s2の変動の影響を受けやすいことがわかる。 サブ画素電圧Ｖ₂をパネル全体で均一にすることが望ましい。しかし、中間調 パネル技術では、Ｃ_cおよびＣ_s2を形成する蒸着物は均一ではなく、形成される 容量はパネル全体で±２０％も変動することがある。パネル全体の不均一性は、 たとえばＣ_cまたはＣ_s2の一方が２０％大きく、他方が２０％小さいときに激し くなる。この変動は、主として様々な蒸着物による誘電体の厚さの相違によって 起こり、Ｃ_cが１つの蒸着物によって制御されＣ_s2が別の蒸着物によって制御さ れて許容差が累積する場合に不均一が激しくなる。 発明の概要 液晶中間調表示装置における２次電圧のＣ_cおよびＣ_s2に対する感度、したが ってＶ₂／Ｖ₁は、Ｃ_cおよびＣ_s2を誘導体の厚さが同じになるように形成し、Ｃ_{1 c2} に比べてＣ_s2を大きくすることによって小さくなる。本発明を用いることにより １桁向上させることができる。 図面の簡単な説明 第１図は、従来のドットまたは画素の概略図である。 第１ａ図は、第１図の画素の等価回路である。 第２図は、従来の中間調表示画素の概略図である。 第２ａ図は、第２図の画素の等価回路である。第２ａ図は、変更を加えて第３ 図にも適用される。 第３図は、本発明に従って構成された中間調画素の概略図である。 第４図は、３個のサブ画素を有利に相互結合し、本発明の構成を利用した中間 調画素の等価回路図である。 実施の形態 第１図を参照すると、フラット・パネル液晶表示装置における従来の表示画素 １０の構造と電気接続が図示されている。画素１０は、画素電極１２と共通電極 １３の間に挟持された液晶材１１から成る。電極１２および１３は、ＩＴＯのよ うな透明導体から成り、それぞれのガラス基板１４および１５に蒸着されている 。画素１０の容量は１６に配線略図で図示してある。画素１０には、容量値Ｃ_s を有する蓄積コンデンサ１７が付随している。蓄積コンデンサ１７は電気回路図 の形で図示されているが、コンデンサ１７は表示パネルの構成において層蒸着に よって形成されるものである。 画素１０は、アクティブ・マトリックスＴＦＴ（薄膜トランジスタ）１８によ って駆動される。ＴＦＴ１８は、ソース電極１９、ドレイン電極２０、およびゲ ート電極２１を備えている。ドレイン電極２０は従来の方式で画素電極１２を形 成する。ＴＦＴ１８は、それぞれのソース電極とゲート電極に印加されるソース 電圧Ｖｓｂおよびゲート電圧Ｖｇａｔｅによって選択的に励起される。ＴＦＴ１ ８は電気回路図の形で図示されているが、トランジスタは表示パネルの構成にお いて層蒸着によって形成されている。 画素１０の構成の詳細については、１９９２年３月１１日にＥ．Ｓ．Ｈａｉｍ 出願の「Ｍｕｌｔｉｇａｐ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｃｏｌｏｒ Ｄｉ ｓｐｌａｙ Ｗｉｔｈ Ｒｅｄｕｃｅｄ Ｉｍａｇｅ Ｒｅｔｅｎｔｉｏｎ Ａ ｎｄ Ｆｌｉｃｋｅｒ」という名称の米国特許出願第０７／８５０１７４号で述 べられており、これは本出願の譲受人に譲渡されている。前記第８５０１７４号 は、参照によりその全体が本明細書に組み込まれる。蓄積コンデンサ１７および ＴＦＴ１８の形成方式については、前記第８５０１７４号で述べられている。た とえば、蓄積コンデンサ１７は電極１２の延長部と蒸着されたゲート・バスまた は別個のＣ_sバスとの間に形成される。 第１ａ図を参照すると、画素１０の等価回路が図示されている。第１図と同じ 参照数字を用いて同じ素子を示している。 第２図を参照すると、第１図と同じ参照数字を用いて同じ素子が示されており 、２個のサブ画素を示している従来の中間調画素３０が図示されている。画素３ ０は、サブ画素電極３２を備えた１次サブ画素３１とサブ画素電極３４を備えた ２次サブ画素３３で構成されている。サブ画素３１は、参照数字３５で示されて いる画素容量Ｃ_1c2を有し、サブ画素３３は参照数字３６で示されている画素容 量Ｃ_1c2を有する。サブ画素３１には蓄積コンデンサ３７が付随しており、サブ 画素３３には蓄電コンデンサ３８が付随している。コンデンサ３７および３８の 容量値はそれぞれＣ_s1およびＣ_s2で示してある。蓄積コンデンサ３７および３８ は、たとえば前記特許出願第８５０１７４号でゲート・バス線について述べられ ているような任意の従来の方式で形成することができる。画素３０の構成の詳細 については、前記特許第４８４０４６０号および第５１２６８６５号で述べられ ている。 １次サブ画素３１は、上記で第１図に関して述べたようにしてＴＦＴ１８によ って駆動される。ＴＦＴ１８はサブ画素３１に電圧Ｖ１を加える。サブ画素３３ は結合コンデンサ３９を介してＶ１から得られる電圧Ｖ２によって駆動される。 結合コンデンサ３９は、サブ画素電極３４、導体部材４０、および誘電層４１で 形成されている。部材４０はＩＴＯから成り、誘導層４１は二酸化ケイ素から成 ることが好ましい。結合コンデンサ３９の容量値Ｃ_cは４２に配線略図で示して ある。 構成の際、ＩＴＯ部材４０をガラス基板１４上に蒸着し、その上に誘導体４１ を含む二酸化ケイ素層を蒸着する。二酸化ケイ素層にコンタクト・ホール４３を 形成する。次に二酸化ケイ素層にＩＴＯ電極３２および３４を蒸着し、電極３２ がコンタクト・ホール４３を通して部材４０と電気的に接触するようにする。 第２ａ図を参照すると、第２図の画素配列構成の等価回路が図示されている。 第２図と同じ参照数字を用いて同じ素子を示している。第２ａ図に図示されてい る容量性回路網を介してＶ₁からＶ₂を得る方法は、前記の等式（１）によって示 す通りである。第２図から、前述のようにコンデンサ３８および３９を形成する 際の不均一許容差が表示パネル全体のグレイ・レベルの均一性に受容不能な変化 を生じさせることが認められる。 本発明に従うと、Ｃ_cおよびＣ_s2の変化に対する感度であるＶ₂／Ｖ₁比は、Ｃ_c およびＣ_s2が同じ蒸着物に依存している場合、およびＣ_1c2と比べてＣ_s2が大き い場合に最小限となる。Ｃ_cは両方のコンデンサについて同じ誘導体層を使用し てＣ_s2と接続される。局所領域では、誘導体の厚さの変化は無視できる程度であ る。両方のコンデンサが同じ誘導体を使用すれば、感度は１桁減少して受容可能 な範囲になる。 したがって、Ｃ_cとＣ_s2を同じ誘導体蒸着物に構成することによってＶ₂が誘導 体の厚さの変化の影響を受けなくなることが認められる。これは、Ｖ₂が、どち らのコンデンサの絶対値よりもＣ_s2に対するＣ_cの比に依存する程度が大きいた めである。この効果はＣ_s2およびＣ_cがＣ_1c2と比較して大きければ大きいほど強 くなる。Ｃ_s2はＣ_1c2より少なくとも５倍大きいことが好ましい。 これらの効果は、次のように等式（１）を書き直し、等式でＣ_s2／_c。の変化 に対する感度を調べることによって認められる。 Ｖ₂／Ｖ₁＝１／［（Ｃ_s2／Ｃ_c）＋（Ｃ_1c2／Ｃ_c）＋１］ （２） 本発明に従うと、Ｃ_cとＣ_s2を同じ蒸着物によって形成すれば、Ｃ_s2／Ｃ_c比は位 置には依存しなくなる。 前述のように、Ｃ_cは位置に依存するのに対して、Ｃ_1c2は位置に依存しない。 Ｃ_s2がＣ_1c2より大きい場合、所望のＶ₂／Ｖ₁比を保持するためにＣ_cをそれに対 応して大きくする必要が生ずる。このＶ₂は設計パラメータである。Ｃ_s2がＣ_1c2 と比較して大きい場合、Ｃ_1c2対Ｃ_cの比の重要性は小さくなりＶ₂／Ｖ₁は位置へ の依存性が少なくなる。 本発明の上記の実施によって、Ｖ₂／Ｖ₁比は表示パネル全体で位置に依存しな くなる。 第３図を参照すると、第２図と同じ参照数字を用いて同じ素子が示されており 、本発明に従って構成された２つのサブ画素を示している中間調画素５０が図示 されている。本発明に従うと、サブ画素３３の蓄積コンデンサはコンデンサ５１ によって実現されている。コンデンサ５１は電極３４と電導体部材５２と、それ らの間に挟まれた二酸化ケイ素層４１とによって形成されている。部材５２はＩ ＴＯから成ることが好ましい。蓄積コンデンサ５１の容量値は５３に配線略図で 表されているようにＣ_s2である。 画素５０を構成する際に、部材４０および５２をガラス基板１４上に蒸着し、 誘導体４１を含む二酸化ケイ素層をその上に蒸着する。次に二酸化ケイ素層に電 極３２および３４を蒸着する。このようにして、結合コンデンサ３９と蓄積コン デンサ５１を、同じ誘導体層４１を使用する同じ蒸着物内に形成する。 さらに本発明に従うと、容量５３は、容量４２が所望のＶ２／Ｖ１比を保持す るためにそれに対応して大きい値を持つ容量３６と比較して大きい。 前述のように、第２ａ図は修正を加えて第３図に適用される。第３図の参照を 続けながら再び第２ａ図を参照すると、第３図には、第２ａ図のコンデンサ３７ のように画素３１の蓄積コンデンサが明示されていないことに気づく。第３図を 参照するにあたっては、第２ａ図には蓄積コンデンサ３７が含まれていないもの として修正し、２次サブ画素３３の蓄積コンデンサは参照数字５１で示す。素子 ３６、３９、および５１は上記で第３図に関して述べたように機能する。素子３ ６、３９、および５１を備えた容量性回路網が１次サブ画素３１の蓄積コンデン サとしても機能するため、蓄積コンデンサ３７（Ｃ_s1）をなくすことができる。 上記の等式２から、Ｖ２／Ｖ１の安定性は１次サブ画素３１の蓄積容量Ｃ_s1には 依存しないことが認められる。上記の修正された配列構成では、素子３６、３９ 、および５１は、前述の多目的の機能と、１次サブ画素３１の蓄積容量を提供す る機能とを果たす。本発明を利用することと、Ｃ_s1が位置に依存しないという理 由から、この配置構成によって前述のような位置に依存しない安定性が維持され る。上記の配置構成は第４図に図示するように拡張することができる。 第４図を参照すると、３個のサブ画素が図示されており、サブ画素１が１次サ ブ画素でサブ画素２および３が２次サブ画素である。第４図では、Ｖ１はトラン ジスタ・スイッチ１８から直接得られ、Ｖ２は結合コンデンサＣ_c1を介して得ら れ、Ｖ３は結合Ｃ_c2を介してＶ２から得られる。サブ画素３にはその全体を通し て蓄積コンデンサＣ_s3が接続されている。サブ画素１、２、および３に付随する 構成要素は、それぞれＮＷ１、ＮＷ２、およびＮＷ３として示されており、ＮＷ は図のようなそれぞれの容量性回路網を示している。サブ画素１と２は、別々の 蓄積コンデンサを用いていないことを理解されたい。ＮＷ３は、サブ画素２の蓄 積コンデンサとして機能し、ＮＷ３はＮＷ２とともにサブ画素１の蓄積コンデン サとして機能する。 前述と同様の理由により、Ｖ₃対Ｖ₂の安定性は主としてＣ_c1対ＮＷ３の比に依 存する。ＮＷ３は、Ｃ_c2とＣ_s3を同じ蒸着物内に形成して前述のように本発明を 用いることによって位置に依存しないようにする。Ｖ₂対Ｖ₁の非は、Ｃ_c1をＣ_c2 およびＣ_s3と同じ蒸着物内に形成することによって位置に依存しないようにする ことができる。したがって、本発明を利用することにより、第４図の複数サブ画 素配列構成の安定性を位置に依存しないようにすることができる。 本発明についてその好ましい実施の形態で説明したが、使用した用語は説明の ためのものであって限定のためのものではないことと、より広範囲の態様で本発 明の範囲および精神から逸脱することなく特許請求の範囲内で変更を加えること ができることを了解されたい。

Claims (1)

1. 【特許請求の範囲】 １． 第１および第２のサブ画素を含む複数のサブ画素を有する、液晶表示装置 の中間調画素において、 前記第１のサブ画素にアクティブ化信号を加えるスイッチと、 第１の結合コンデンサ誘導体を有し、前記スイッチからの前記アクティブ化信 号を前記第２のサブ画素に結合させる第１の結合コンデンサと、 前記第２のサブ画素に結合され、蓄積コンデンサ誘導体を有する蓄積コンデン サとを備え、 前記第１の結合コンデンサ誘導体および前記蓄積コンデンサ誘導体がほぼ均一 の厚さの共通誘導体層として形成されている中間画素。 ２． 前記第２のサブ画素が容量を有し、前記蓄積コンデンサが容量を有し、 前記蓄積コンデンサおよび前記第２のサブ画素が、前記蓄積コンデンサの容量 が前記第２のサブ画素の前記容量よりもかなり大きくなるように構成され、かつ 配置されている請求項１に記載の画素。 ３． 前記第２のサブ画素が容量を有し、前記蓄積コンデンサが容量を有し、 前記蓄積コンデンサおよび前記第２のサブ画素が、前記蓄積コンデンサの容量 が前記第２のサブ画素の前記容量より少なくとも５倍大きくなるように構成され 、かつ配置されている請求項１に記載の画素。 ４． 前記第１のサブ画素に加えられる前記アクティブ化信号が第１のサブ画素 電圧を備え、 前記第２のサブ画素に加えられる前記アクティブ化信号が第２のサブ画素電圧 を備え、 前記第２のサブ画素が容量を有し、 前記第２のサブ画素電圧と前記第１のサブ画素電圧との関係が、 Ｖ₂／Ｖ₁＝１［Ｃ_s2／Ｃ_c）＋（Ｃ_1c2／Ｃ_c）＋１］ となっており、上式において Ｖ₁＝前記第１のサブ画素電圧 Ｖ₂＝前記第２のサブ画素電圧 Ｃ_s2＝前記蓄積コンデンサの容量 Ｃ_c＝前記第１の結合コンデンサの容量 Ｃ_1c2＝前記第２のサブ画素の前記容量 である請求項１に記載の画素。 ５． 前記第２のサブ画素が容量を有し、前記蓄積コンデンサが容量を有し、 前記蓄積コンデンサおよび前記第２のサブ画素が、前記蓄積コンデンサの前記 容量が前記第２のサブ画素の前記容量よりも相当に大きくなるように構成され配 置されており、Ｖ₂／Ｖ₁比を保持するためにＣ_cがそれに対応して大きい請求項 ４に記載の画素。 ６． 前記第１の結合コンデンサを含み、前記スイッチからの前記アクティブ化 信号を前記第２のサブ画素に結合する複数の結合コンデンサをさらに備えており 、前記複数の結合コンデンサが、前記第１の結合コンデンサ誘導体を含むそれぞ れ複数の結合コンデンサ誘導体を有し、 前記複数の結合コンデンサ誘導体と前記蓄積コンデンサ誘導体が、ほぼ均一の 厚さの共通誘導体層として形成されている請求項１に記載の画素。 ７． 前記複数の結合コンデンサが、前記スイッチからの前記アクティブ化信号 を前記複数のサブ画素のそれぞれに結合する複数の直列接続された結合コンデン サを備えている請求項６に記載の画素。 ８． 中間調画素が第１および第２のサブ画素を含む複数のサブ画素を有し、前 記第２のサブ画素がそれに付随する蓄積コンデンサを有し、前記表示装置が前記 第１のサブ画素にアクティブ化信号を加えるスイッチを備え、前記中間調画素が 前記スイッチからの前記活動化信号を前記第２のサブ画素に結合する第１の結合 コンデンサを備えた、前記中間調画素を有する中間調液晶表示装置で前記第２の サブ画素に結合された前記活動化信号の感度を少なくする方法であって、 前記第１の結合コンデンサと前記蓄積コンデンサをほぼ均一の厚さの共通誘導 体層で形成するステップを含む方法。 ９．前記第２のサブ画素の容量よりも相当に大きい容量を持つ前記蓄積コンデン サを形成するステップをさらに含む請求項８に記載の方法。 １０．前記中間調画素が、前記スイッチからの前記アクチブ信号を前記第２のサ ブ画素に結合する複数の、前記第１の結合コンデンサを含む結合コンデンサをさ らに含み、前記方法が 前記複数の結合コンデンサと前記蓄積コンデンサをほぼ同じ厚さの共通誘導体 層で形成するステップをさらに含む請求項８に記載の方法。