JPH0851119A - ヘテロ接合バイポーラ・トランジスタのエミッタ接点を自動整形する方法 - Google Patents

ヘテロ接合バイポーラ・トランジスタのエミッタ接点を自動整形する方法

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JPH0851119A
JPH0851119A JP7090992A JP9099295A JPH0851119A JP H0851119 A JPH0851119 A JP H0851119A JP 7090992 A JP7090992 A JP 7090992A JP 9099295 A JP9099295 A JP 9099295A JP H0851119 A JPH0851119 A JP H0851119A
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Francis J Morris
ジェイ．モリス フランシス
Jau-Yuann Yang
− ユアン ヤング ジャウ
Donald L Plumton
エル．プラムトン ドナルド
Han-Tzong Yuan
− ツォング ユアン ハン
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Abstract

(57)【要約】 【目的】 ヘテロ接合バイポーラ・トランジスタのエミ
ッタ接点を自動整形させる方法を提供する。 【構成】 トランジスタ１０の各層と接点を以下のよう
に形成する。即ち、ベース層（１８）の一部が露出して
残るように、ベース層の上にインタフェース層（２２）
を、インタフェース層およびコレクタ層（１６）の上に
エミッタ層（２４）を、ベース層の前に露出させた部分
の上のエミッタ層の上にエミッタ被覆層（２６）を、イ
ンタフェース層の上に絶縁層（２８）を、ベース層の前
に露出させた部分にあるエミッタ被覆層の上にエミッタ
接点（３６）を形成する。絶縁層はエミッタ接点を、ベ
ース層と後に形成されるベース接点（３８）とから絶縁
し、形成中にエミッタ接点の整形不良があっても、エミ
ッタ接点とベース接点との間の絶縁を保証する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に半導体の製造
プロセスに関し、より詳細にはヘテロ接合バイポーラ・
トランジスタのエミッタ接点を自動整形（self alignin
g ）させる方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ガリ
ュウム砒素集積回路の改良を続けてより高い最高動作周
波数を求めるためには、ヘテロ接合バイポーラ・トラン
ジスタを寄生容量よりも小さい大きさに縮小しなければ
ならない。ヘテロ接合バイポーラ・トランジスタの大き
さを小さくすると、エミッタ接点の整形不良（misalign
ment）の問題が生じる。これらの整形不良の問題は、従
来のヘテロ接合バイポーラ・トランジスタでは許容され
ていたが、トランジスタの大きさが小さくなるとエミッ
タ・ベース間が短絡する。したがって、整形不良が原因
で起こるエミッタ・ベース間の短絡を克服することによ
り、小型化したプレーナー型ヘテロ接合バイポーラ・ト
ランジスタのプロセス歩留りを向上させることが望まし
い。
【０００３】
【課題を解決する手段】前に述べたことから、エミッタ
・ベース間の短絡がなく、トランジスタの大きさを小さ
くしたヘテロ接合バイポーラ・トランジスタに対するニ
ーズが大きくなっていることが察知できる。また、エミ
ッタ・ベース間の短絡を回避するため、エミッタ接点を
自動整形させる方法に対するニーズも大きくなってい
る。
【０００４】本発明によれば、ヘテロ接合バイポーラ・
トランジスタのエミッタ接点を自動整形させる方法が提
供されているが、この方法は、従来のヘテロ接合バイポ
ーラ・トランジスタの製造プロセスに付随する損失と問
題点を実質的に除去するかあるいは減少させる。
【０００５】本発明の実施例によれば、ヘテロ接合バイ
ポーラ・トランジスタのエミッタ接点を自動整形させる
方法が提供されているが、この方法には、第１の導電型
のコレクタ層の一部に第２の導電型のベース層を形成す
ることが含まれている。インタフェース層は、ベース層
の選択された部分が露出したままになるように、ベース
層の上に形成されている。エミッタ層はベース層の露出
部分の上に形成され、エミッタ被覆層（emmiter cap la
yer ）はエミッタ層の上に形成される。絶縁層はインタ
フェース層の上に形成され、絶縁層がエミッタ接点をベ
ース層から隔離するように、エミッタ被覆層と絶縁層の
上にエミッタ接点が形成される。
【０００６】本発明による方法は、従来のヘテロ接合バ
イポーラ・トランジスタ製造プロセスに各種の技術的利
点を提供している。たとえば、１つの技術的利点は、エ
ミッタ接点を成形する前に接点領域を予め決めることに
ある。別の技術的利点は、エッチングの問題で起こりそ
うなことを回避する被覆エッチング手順を除去すること
にある。さらに別の技術的利点は、エミッタ・ベース間
を短絡させずにヘテロ接合バイポーラ・トランジスタの
大きさを小さくすることにある。他の各種技術的利点
は、以下に続く図面、説明および請求の範囲から当業者
にはすぐに理解される。
【０００７】
【実施例】本発明とその利点をより完全に理解するため
に、添付の図面と共に以下の説明を参照されたい。な
お、図面中、同じ参照番号は同じ部分を表す。
【０００８】図１Ａ〜１Ｆはヘテロ接合バイポーラ・ト
ランジスタ１０のエミッタ接点を自動整形させるプロセ
ス手順を示している。以下のプロセス手順は、ＮＰＮデ
バイスの製造について説明されているが、ＰＮＰデバイ
スの製造にも容易に適用できる。さらに、各層の主要材
料としてガリュウム砒素が記述されているが、周期表の
III 族およびＶ族の別の材料に替えても良い。
【０００９】プロセスは図１Ａで始まり、ここで、基板
層１４の上にサブコレクタ層１２がエピタキシャル成長
する。基板層１４は半絶縁性（semi-insulating ）ガリ
ュウム砒素でつくられていることが望ましい。サブコレ
クタ層１２は約１ミクロンの厚さで、約２×１０18ｃｍ
3 の不純物濃度を持つＮ＋導電型でドープされる。コレ
クタ層１６はサブコレクタ層１２の上にエピタキシャル
成長する。コレクタ層１６は、厚さを０．３ミクロンか
ら２．０ミクロンの範囲にすることができ、約１×１０
16ｃｍ3 の不純物濃度を持つＮ−導電型でドープされ
る。ベース層１８はコレクタ層１６の上にエピタキシャ
ル成長する。ベース層１８は約１０００オングストロー
ムの厚さで、１×１０18ｃｍ3 より大きいか等しい不純
物濃度を持つＰ−導電型でドープされる。
【００１０】プロセスは図１Ｂの中で継続し、ここでフ
ィールド領域にベース層の材料が全く残らないようにベ
ース層１８がエッチングされて取り除かれる（etced aw
ay）。ベース層１８はコレクタ層１６の選択された部分
のみを覆う。トランジスタの動作に影響を与えない若干
多めのエッチングにより、乾式あるいは湿式エッチング
プロセスが使用ができる。コレクタ打ち込み層（collec
tor implant layer ）２０はパターン化され、望ましく
はＮ＋導電型のシリコンが打ち込まれる。また、コレク
タ打ち込み層２０は、シリコン打ち込みプロセス手順を
使用するのではなく、サブコレクタ層１２にエッチング
することにより形成される。
【００１１】プロセスは図１Ｃの中で継続し、ここで好
ましくは窒化物あるいは酸化物でつくられたインタフェ
ース層２２が、４００オングストロームから３０００オ
ングストロームの範囲の厚さでトランジスタ１０の上に
堆積する。インタフェース層２２は、ベース層１８の上
だけに残るようにトランジスタ１０から選択的に除去さ
れる。また、インタフェース層２２はベース層１８の一
部を露出させるためにも除去される。インタフェース層
２２のパターンをつくるために使用されたフォトレジス
トが除去されると、次のエピタキシャル成長の準備のた
めにトランジスタ１０が洗浄される。この洗浄プロセス
手順の間、インタフェース層２２を腐食させて消してし
まうことを防止するように注意しなければならない。
【００１２】プロセスは図１Ｄの中で継続し、ここで、
コレクタ層１６、ベース層１８の露出した部分およびコ
レクタ打ち込み層２０を覆うように、トランジスタ１０
の上にエミッタ層２４がエピタキシャル成長する。エミ
ッタ層２４は、約１０００オングストロームの厚さで、
２×１０17ｃｍ3 の不純物濃度を持つＮ−導電型であ
る。エミッタ被覆層２６は、エミッタ層２４の上と、ベ
ース層１８の前に露出させた部分の中に成長する。エミ
ッタ被覆層２６は、約１０００オングストロームの厚さ
で、２×１０18ｃｍ3 の不純物濃度を持つＮ＋導電型で
ある。多結晶材料の絶縁層２８は、インタフェース層２
２がトランジスタ１０の下に埋まるようにインタフェー
ス層２２の上に堆積する。絶縁層２８はエミッタ層２４
とエミッタ被覆層２６のエピタキシャル成長の結果とし
て生じる。インタフェース層２２の上に絶縁層２８が成
長するか、あるいはインタフェース層２２の上に何も成
長しないかは、前記成長条件に依存する。考察を進める
ために、インタフェース層２２がヘテロ接合バイポーラ
・トランジスタ１０の表面の下に埋まるように、絶縁層
２８が形成されることととする。
【００１３】プロセスは図１Ｅの中で継続し、ここで、
高エネルギ酸素注入３０で構造層（structure layers）
を破壊することにより、トランジスタ１０は隣接デバイ
スから絶縁される。ホウ素打ち込み層３２がコレクタ打
ち込み層２０とベース層１８の間に打ち込まれる。ホウ
素打ち込み層３２による破壊により、コレクタ打ち込み
層２０はベース層１８およびエミッタ層２４から絶縁さ
れる。Ｎ−導電型を持つオーミック材料を堆積させかつ
選択的に引き上げて、コレクタ接点３４およびエミッタ
接点３６を形成する。形成中整形不良の問題を回避する
ため、ベース層１８の前に露出させた部分よりエミッタ
接点３６を大きくしても良い。絶縁層２８は半絶縁性な
ので、エミッタ接点３６に対して良好なオーミック接触
をすることはない。同様に、絶縁層２８がインタフェー
ス層２２の上に堆積していなくても、良好なオーミック
接触をすることはない。絶縁層２８に対する良好なオー
ミック接触がなければ、エミッタ接点３６と後につくら
れるベース接点の間の漏洩経路（leakage path）が小さ
くなる。インタフェース層２２をエッチングストップ
（an etch stop）に使用して、エミッタ接点３６の下か
ら絶縁層２８をエッチングすることにより、漏洩経路を
さらに小さくすることができる。
【００１４】プロセスは図１Ｆの中で継続し、ここで、
ベース接点を予め決める絶縁層２８の部分が、エッチン
グストップの働きをするインタフェース層２２に対して
下方にエッチングされる。するとインタフェース層２２
はエッチングにより取り除かれてベース層１８が現れ
る。インタフェース層２２に対するエッチングは、イン
タフェース層２２によって供給されるエッチングステッ
プによるエッチング時間に対して決定的な影響を受ける
ことはない。Ｐ−導電型のオーミック材料を堆積させか
つ選択的に引き上げると、ベース接点３８になる。コレ
クタ接点３４、エミッタ接点３６およびベース接点３８
が熱処理されると、探針を受けることができる。
【００１５】図２Ａ〜２Ｃは、トランジスタ１０の製造
に使用できる別の手順を示している。プロセスは図２Ａ
で始まり、ここでサブコレクタ層１２が基板層１４の上
に成長する。コレクタ層１６は、前に説明したように、
サブコレクタ層１２の上に成長する。仮のベース層（ex
trinsic base layer）１７は、コレクタ層１６の上に成
長する。仮のベース層１７はＰ＋導電型でドープされ
る。
【００１６】プロセスは図２Ｂの中で継続し、ここで、
インタフェース層２２が仮のベース層１７の上に堆積す
る。インタフェース層２２と仮のベース層１７との内側
にギャップが存在して、コレクタ層１６の一部を露出さ
せるように、インタフェース層２２および仮のベース層
１７が選択的に除去される。コレクタ打ち込み層２０は
前に説明したように形成される。
【００１７】プロセスは図２Ｃの中で継続し、ここで、
本当のベース層（intrinsic base layer）１９がトラン
ジスタ１０の上に成長するが、本当のベース層１９がギ
ャップ２３の中のコレクタ層１６の上に残るように除去
される。本当のベース層１９はトランジスタ１０の本当
のベースを形成すると同時に前に堆積してエッチングさ
れた仮のベース層１７を接続する。本当のベース層１９
は、トランジスタ１０の電流利得を大きくする仮のベー
ス層１７よりも低濃度でドープされる。ベース抵抗は初
期のエピタキシャル成長の間に成長し、高濃度でドープ
された仮のベース層１７によって、低い値に保たれる。
仮のベース層１７は、後につくられるエミッタ・オーミ
ック接点に対して自動整形する。この点以降、プロセス
は、図１Ｄについて前に説明したように継続する。
【００１８】図２Ａ〜２Ｃに関連して説明した本方法の
変更版は、３つの異なるエピタキシャル成長サイクルを
必要とする。３つのエピタキシャル成長サイクルを持つ
ことを避けるため、コレクタ打ち込み層２０あるいはコ
レクタ層１６に対するエッチングによりコレクタ接点３
４がつくられるならば、本当のベース層１９の過成長を
エミッタ層２４の過成長と組み合わせることができる。
【００１９】要するに、エミッタ接点を形成する場合の
整形不良の問題を克服して、ヘテロ接合バイポーラ・ト
ランジスタを製造することができる。エミッタ接点領域
は、エミッタ接点がベース接点およびベース層から絶縁
されるように、エミッタ接点を形成する前に予め決めら
れる。この絶縁により、エミッタ・ベース間の短絡回路
の原因とならない整形不良が起こることを放置できる。
【００２０】このように、本発明によれば、ヘテロ接合
バイポーラ・トランジスタのエミッタ接点を自動整形さ
せる方法、即ち上に述べた諸利点を満足させる自動整形
方法が提供されていることは明瞭である。好適実施実施
例を説明してきたが、ここに各種の変更、置換および修
正ができることを理解されたい。たとえば、エミッタ接
点の自動整形の性質を維持しつつ、プロセス手順やプロ
セス材料を変えることができる。他の例についても、当
業者ならば容易に確かめることができるし、以下の請求
の範囲により定義される通り、本発明の精神と範囲から
逸脱することなく、つくることも可能である。
【００２１】以上の説明に関して更に以下の項を開示す
る。 １．エミッタ接点を自動整形させる方法であって、コレ
クタ層の一部の上に第１の導電型を持つ仮のベース層を
形成する手順と、仮のベース層の選択された部分が露出
したままになるように、仮のベース層の上にインタフェ
ース層を形成する手順と、仮のベース層の選択された部
分に、第２の導電型を持つエミッタ層を形成する手順
と、仮のベース層の選択された部分にあるエミッタ層の
上に、第２の導電型を持つエミッタ被覆層を形成する手
順と、インタフェース層の上に絶縁層を形成する手順
と、エミッタ被覆層の上に、絶縁層の部分とエミッタ被
覆層とをオーバーラップするエミッタ接点を形成する手
順と、を含むことを特徴とする方法。
【００２２】２．第１項記載の方法であって、エミッタ
接点をベース接点から隔離する絶縁層と、仮のベース層
に接続するインタフェース層とを介してベース接点を形
成する手順をさらに含むことを特徴とする方法。
【００２３】３．第２項記載の方法であって、エミッタ
接点およびベース接点の下のインタフェース層から絶縁
層を除去する手順をさらに含むことを特徴とする方法。
【００２４】４．第１項記載の方法であって、仮のベー
ス層の選択された部分を除去する手順と、仮のベース層
の選択された部分に、第１の導電型を持ちかつ仮のベー
ス層よりも低い不純物濃度を持つ本当のベース層を形成
する手順と、をさらに含むことを特徴とする方法。
【００２５】５．第１項記載の方法であって、前記エミ
ッタ被覆層は、前記エミッタ層よりも高い不純物濃度を
持つことを特徴とする方法。
【００２６】６．第１項記載の方法であって、前記仮の
ベース層、前記エミッタ層および前記エミッタ被覆層
は、周期表のIII 族およびＶ族の元素を含む材料でつく
られることを特徴とする方法。
【００２７】７．第６項記載の方法であって、前記材料
はガリュウムおよび砒素を含むことを特徴とする方法。
【００２８】８．第１項記載の方法であって、前記イン
タフェース層は窒化物でつくられることを特徴とする方
法。
【００２９】９．ヘテロ接合バイポーラートランジスタ
のエミッタ接点を自動整形させる方法であって、第２の
導電型を持つコレクタ層の上に、第１の導電型を持つベ
ース層を成長させる手順と、前記ベース層が前記コレク
タ層の一部を覆うように、前記ベース層をエッチングし
て取り除く手順と、前記ベース層の上に、インタフェー
ス層を堆積させる手順と、前記ベース層の選択された部
分が露出するように、前記インタフェース層の一部をエ
ッチングして取り除く手順と、前記ベース層の選択され
た部分の上に、第２の導電型を持つエミッタ 層を成長
させる手順と、前記ベース層の選択された部分にある前
記エミッタ層の上に、第２の導電型を持つエミッタ被覆
層を成長させる手順と、前記エミッタ層とエミッタ被覆
層を成長させる手順の結果として、前記インタフェース
層の上に絶縁層を形成する手順と、前記ベース層の前記
選択された部分にある前記エミッタ被覆層の上に、エミ
ッタ接点を堆積させる手順と、を含むことを特徴とする
方法。
【００３０】１０．第９項記載の方法であって、前記イ
ンタフェース層をエッチングストップに使用して、選択
された箇所の前記絶縁層をエッチングして取り除く手順
と、前記選択された箇所の前記インタフェース層をエッ
チングして取り除き、前記ベース層を露出させる手順
と、前記絶縁層が前記エミッタ接点を前記ベース接点ら
隔離するように、前記選択された箇所にベース接点を堆
積させる手順と、をさらに含むことを特徴とする方法。
【００３１】１１．第１０項記載の方法であって、前記
インタフェース層をエッチングストップに使用して、前
記エミッタ接点と前記ベース接点の下から前記絶縁層を
エッチングして取り除く手順をさらに含むことを特徴と
する方法。
【００３２】１２．第９項記載の方法であって、前記ベ
ース層の前記選択された部分から前記ベース層をエッチ
ングして取り除き、前記コレクタ層を露出させる手順
と、前記ベース層の前記選択された部分にあるコレクタ
層の上に、トランジスタの電流利得を大きくするため、
前記ベース層よりも低い不純物濃度を持つ本当のベース
層を成長させる手順と、をさらに含むことを特徴とする
方法。
【００３３】１３．第９項記載の方法であって、前記ベ
ース層とは別にコレクタ層の特定箇所に、コレクタ・プ
ラグ領域を打ち込む手順をさらに含むことを特徴とする
方法。
【００３４】１４．ヘテロ接合バイポーラートランジス
タを製造する方法であって、基板層の上に、第１の導電
型を持つサブコレクタ層を形成する手順と、前記サブコ
レクタ層の上に、第１の導電型を持つコレクタ層を形成
する手順と、前記コレクタ層の一部の上に、第２の導電
型を持つベース層を形成する手順と、前記コレクタ層を
通って前記サブコレクタ層に、コレクタ打ち込み層を形
成する手順と、前記ベース層の選択された部分が露出し
たままになるように、前記ベース層のの上に、インタフ
ェース層を形成する手順と、前記ベース層の前記露出し
た部分の上と前記コレクタ層の上とに、エミッタ層を形
成する手順と、前記エミッタ層の上のエミッタ被覆層
と、前記エミッタ層とを形成する手順と、前記インタフ
ェース層の上に絶縁層を形成する手順と、前記コレクタ
打ち込み層を前記ベース層から隔離する第１の絶縁領域
を形成する手順と、前記トランジスタを隣接デバイスか
ら隔離する第２の絶縁領域を形成する手順と、前記コレ
クタ打ち込み層の上の前記エミッタ被覆層の上にコレク
タ接点を形成する手順と、前記ベース層の前に露出させ
た部分の上の前記エミッタ被覆層の上に、エミッタ接点
を形成する手順と、前記絶縁層の一部と、前記ベース層
に対するインタフェース層とを除去する手順と、前記ベ
ース層にベース接点を形成する手順とを含み、前記絶縁
層は前記エミッタ接点を前記ベース接点から隔離するこ
とを特徴とする方法。
【００３５】１５．第１４項記載の方法であって、前記
第１の絶縁領域は、ホウ素を打ち込んで、コレクタ打ち
込み層とベース層との間の部分を破壊することにより形
成されることを特徴とする方法。
【００３６】１６．第１４項記載の方法であって、前記
第２の絶縁領域は、高エネルギ酸素を注入して、前記ト
ランジスタと隣接デバイスとの間の部分を破壊すること
により形成されることを特徴とする方法。
【００３７】１７．第１４項記載の方法であって、前記
ベース層の前記選択された部分の前記ベース層を除去す
る手順と、前記ベース層の前記選択された部分の内部に
ある本当のベース層を形成する手順と、をさらに含むこ
とを特徴とする方法。
【００３８】１８．コレクタ層１６の一部にベース層１
８を形成することを含むエミッタ接点を自動整形させる
方法。インタフェース層２２は、ベース層１８の一部が
露出したままになるように、ベース層１８の上に形成さ
れる。エミッタ層２４は、ベース層１８の露出した部
分、インタフェース層２２およびコレクタ層１６の上に
形成される。エミッタ被覆層２６は、ベース層１８の前
に露出させた部分の上のエミッタ層２４の上に形成され
る。絶縁層２８は、インタフェース層２２の上に形成さ
れる。エミッタ接点３６は、ベース層１８の前に露出さ
せた部分にあるエミッタ被覆層２６の上に形成される。
絶縁層２８は、エミッタ接点３６を、ベース層１８と後
に形成されるベース接点３８とから絶縁する。絶縁層２
８は、形成中にエミッタ接点３６の整形不良があって
も、エミッタ接点３６とベース接点３８との間の絶縁を
保証する。
【図面の簡単な説明】
【図１】図１Ａ〜１Ｆは、ヘテロ接合バイポーラ・トラ
ンジスタの製造プロセスを示す図であって、Ａはヘテロ
接合バイポーラ・トランジスタの製造プロセスを示す
図、Ｂはヘテロ接合バイポーラ・トランジスタの製造プ
ロセスを示す図、Ｃはヘテロ接合バイポーラ・トランジ
スタの製造プロセスを示す図、Ｄはヘテロ接合バイポー
ラ・トランジスタの製造プロセスを示す図、Ｅはヘテロ
接合バイポーラ・トランジスタの製造プロセスを示す
図、Ｆはヘテロ接合バイポーラ・トランジスタの製造プ
ロセスを示す図である。
【図２】図２Ａ〜２Ｃは、ヘテロ接合バイポーラ・トラ
ンジスタの製造における別の手順を示す図であって、Ａ
はヘテロ接合バイポーラ・トランジスタの製造における
別の手順を示す図、Ｂはヘテロ接合バイポーラ・トラン
ジスタの製造における別の手順を示す図、Ｃはヘテロ接
合バイポーラ・トランジスタの製造における別の手順を
示す図である。
【符号の説明】 １０ ヘテロ接合バイポーラ・トランジスタ １２ サブコレクタ層 １４ 基板層 １６ コレクタ層 １７ 仮のベース層 １８ ベース層 １９ 本当のベース層 ２０ コレクタ打ち込み層 ２２ インタフェース層 ２４ エミッタ層 ２６ エミッタ被覆層 ２８ 絶縁層 ３０ 高エネルギ酸素注入 ３２ ホウ素打ち込み層 ３４ コレクタ接点 ３６ エミッタ接点 ３８ ベース接点
フロントページの続き (72)発明者 ドナルド エル．プラムトン アメリカ合衆国テキサス州ダラス，ダート ムアー 3230 (72)発明者 ハン − ツォング ユアン アメリカ合衆国テキサス州ダラス，パーチ ウッド ドライブ 7131

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】エミッタ接点を自動整形させる方法であっ
    て、 コレクタ層の一部の上に第１の導電型を持つ仮のベース
    層を形成する手順と、 仮のベース層の選択された部分が露出したままになるよ
    うに、仮のベース層の上にインタフェース層を形成する
    手順と、 仮のベース層の選択された部分に、第２の導電型を持つ
    エミッタ層を形成する手順と、 仮のベース層の選択された部分にあるエミッタ層の上
    に、第２の導電型を持つエミッタ被覆層を形成する手順
    と、 インタフェース層の上に絶縁層を形成する手順と、 エミッタ被覆層の上に、絶縁層の部分とエミッタ被覆層
    とをオーバーラップするエミッタ接点を形成する手順
    と、を含むことを特徴とする方法。
  2. 【請求項２】ヘテロ接合バイポーラートランジスタを製
    造する方法であって、 基板層の上に、第１の導電型を持つサブコレクタ層を形
    成する手順と、 前記サブコレクタ層の上に、第１の導電型を持つコレク
    タ層を形成する手順と、 前記コレクタ層の一部の上に、第２の導電型を持つベー
    ス層を形成する手順と、 前記コレクタ層を通って前記サブコレクタ層に、コレク
    タ打ち込み層を形成する手順と、 前記ベース層の選択された部分が露出したままになるよ
    うに、前記ベース層のの上に、インタフェース層を形成
    する手順と、 前記ベース層の前記露出した部分の上と前記コレクタ層
    の上とに、エミッタ層を形成する手順と、 前記エミッタ層の上のエミッタ被覆層と、前記エミッタ
    層とを形成する手順と、 前記インタフェース層の上に絶縁層を形成する手順と、 前記コレクタ打ち込み層を前記ベース層から隔離する第
    １の絶縁領域を形成する手順と、 前記トランジスタを隣接デバイスから隔離する第２の絶
    縁領域を形成する手順と、 前記コレクタ打ち込み層の上の前記エミッタ被覆層の上
    にコレクタ接点を形成する手順と、 前記ベース層の前に露出させた部分の上の前記エミッタ
    被覆層の上に、エミッタ接点を形成する手順と、 前記絶縁層の一部と、前記ベース層に対するインタフェ
    ース層とを除去する手順と、 前記ベース層にベース接点を形成する手順とを含み、前
    記絶縁層は前記エミッタ接点を前記ベース接点から隔離
    することを特徴とする方法。
JP7090992A 1994-04-18 1995-04-17 ヘテロ接合バイポーラ・トランジスタのエミッタ接点を自動整形する方法 Pending JPH0851119A (ja)

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