JPH0851149A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
(57)【要約】
【目的】 高集積化に適し、電気的信頼性の高い多層配
線構造を提供する。
【構成】 タングステンよりなる下部配線層５が形成さ
れている。下部配線層５上に層間絶縁層７が形成されて
いる。層間絶縁層７には、下部電極層５の一部表面を露
出するビアホール７ａが形成されている。ビアホール７
ａを通じて下部配線層５と接するように上部配線層１、
３が形成されている。上部配線層は、窒化チタン膜１と
その窒化チタン膜１上に形成されたタングステン膜３と
を有している。窒化チタン膜１は、ビアホール７ａの底
壁の一部においてのみ下部配線層５と接している。
(57) [Summary] [Object] To provide a multilayer wiring structure suitable for high integration and having high electrical reliability. [Structure] A lower wiring layer 5 made of tungsten is formed. An interlayer insulating layer 7 is formed on the lower wiring layer 5. The interlayer insulating layer 7 is formed with a via hole 7a exposing a part of the surface of the lower electrode layer 5. Beer hall 7
the upper wiring layer 1 so as to be in contact with the lower wiring layer 5 through a,
3 are formed. The upper wiring layer has a titanium nitride film 1 and a tungsten film 3 formed on the titanium nitride film 1. The titanium nitride film 1 is in contact with the lower wiring layer 5 only on a part of the bottom wall of the via hole 7a.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、大規模集積回路（Ｌ
ＳＩ）の多層配線構造を有する半導体装置およびその製
造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a large scale integrated circuit (L).
The present invention relates to a semiconductor device having a multilayer wiring structure of (SI) and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来、多層配線構造は、図１５に示すよ
うにＡｌ（アルミニウム）合金を配線層に用いたものが
主であった。図１５を参照して、半導体基板５１１の素
子分離膜５１３によって分離された表面に不純物拡散領
域５１５が形成されている。半導体基板５１１の表面上
には層間絶縁層５１７が形成されており、この層間絶縁
層５１７には、不純物拡散領域５１５に達するコンタク
トホール５１７ａが形成されている。コンタクトホール
５１７ａを通じてこの不純物拡散領域５１５に接するよ
うにアルミニウム（Ａｌ）合金膜５０５が下部配線層と
して形成されている。この下部配線層５０５を覆うよう
に層間絶縁層５０７が形成されており、この層間絶縁層
５０７には、下部配線層５０５の一部表面に達するビア
ホール５０７ａが形成されている。このビアホール５０
７ａを通じて、下部配線層５０５と接するようにアルミ
ニウム合金膜５０３よりなる上部配線層が形成されてい
る。2. Description of the Related Art Conventionally, a multi-layer wiring structure has mainly been made of an Al (aluminum) alloy as a wiring layer as shown in FIG. Referring to FIG. 15, impurity diffusion region 515 is formed on the surface of semiconductor substrate 511 separated by element isolation film 513. An interlayer insulating layer 517 is formed on the surface of the semiconductor substrate 511, and a contact hole 517a reaching the impurity diffusion region 515 is formed in the interlayer insulating layer 517. An aluminum (Al) alloy film 505 is formed as a lower wiring layer so as to contact the impurity diffusion region 515 through the contact hole 517a. An interlayer insulating layer 507 is formed so as to cover the lower wiring layer 505, and a via hole 507a reaching a part of the surface of the lower wiring layer 505 is formed in the interlayer insulating layer 507. This beer hole 50
An upper wiring layer made of an aluminum alloy film 503 is formed so as to be in contact with the lower wiring layer 505 through 7a.
【０００３】しかし半導体装置の高集積化とともにコン
タクトホールやビアホールも微細化されてきた。これに
より、コンタクトホールやビアホール内でのアルミニウ
ム合金膜のステップカバレージ率が低下し、エレクトロ
マイグレーション、ストレスマイグレーションなどの信
頼性低下が問題となってきた。このため、図１６に示す
ようにタングステン（Ｗ）プラグをホール内に形成する
構造が採用され始めた。However, contact holes and via holes have been miniaturized as semiconductor devices have been highly integrated. As a result, the step coverage rate of the aluminum alloy film in the contact hole and the via hole is reduced, and reliability deterioration such as electromigration and stress migration has become a problem. Therefore, a structure in which a tungsten (W) plug is formed in the hole as shown in FIG. 16 has begun to be adopted.
【０００４】つまり図１６を参照して、コンタクトホー
ル５１７ａやビアホール５０７ａがプラグ層６０５ａ、
５０３ａによって充填されている。このため、コンタク
トホール５１７内での配線層のステップカバレージは問
題とならない。ゆえに、このプラグ層６０５ａ、５０３
ａを通じて各配線層６０５ｂ、５０３ｂが各々下層の不
純物拡散領域５１５や配線層６０５ｂに電気的に接続さ
れることで、電気的信頼性は向上する。That is, referring to FIG. 16, the contact hole 517a and the via hole 507a are the plug layer 605a,
It is filled with 503a. Therefore, the step coverage of the wiring layer in the contact hole 517 does not matter. Therefore, this plug layer 605a, 503
Electrical reliability is improved by electrically connecting the wiring layers 605b and 503b to the impurity diffusion region 515 and the wiring layer 605b in the lower layer through a.
【０００５】図１７は、図１５および図１６の矢印Ｘ0
方向から見た従来の半導体装置を概略的に示す平面図で
ある。図１７を参照して、従来の半導体装置では、ビア
ホール５０７ａ上方に位置する上部配線層５０３（５０
３ｂ）の接続部５０３ｃの線幅Ｗ1 は、上部配線層５０
３の他の部分の線幅Ｗ2 より大きく設定されている。こ
のように接続部５０３ｃの線幅Ｗ1 が大きく設定されて
いるため、写真製版時の重ね合わせ誤差によるカバーマ
ージンが生まれる。FIG. 17 shows an arrow X 0 of FIGS. 15 and 16.
It is a top view which shows the conventional semiconductor device seen from the direction roughly. Referring to FIG. 17, in the conventional semiconductor device, upper wiring layer 503 (50 located above via hole 507a) is formed.
The line width W 1 of the connecting portion 503c in 3b) is
3 is set to be larger than the line width W 2 of the other part. Since the line width W 1 of the connecting portion 503c is set to be large in this way, a cover margin is created due to an overlay error during photolithography.
【０００６】つまり、上部配線層５０３をパターニング
する場合、表面全面に導電層を形成した後、写真製版技
術によりその導電層が上部配線層５０３にパターニング
される。しかし、その写真製版時のマスクの重ね合わせ
誤差により、上部配線層５０３が所定の位置から矢印Ｓ
A もしくは矢印ＳB 方向にずれて形成される場合があ
る。このように上部配線層５０３がずれて形成された場
合には、ビアホール５０７ａを通じて上部配線層５０３
と下部配線層５０５との良好な接続が得られない場合が
生ずる。それゆえ、上部配線層５０３が矢印ＳA もしく
は矢印ＳB 方向にずれて形成された場合でも、下部配線
層５０５との良好な接続が得られるように接続部５０３
ｃの線幅Ｗ1 が大きく設定されカバーマージンが確保さ
れている。That is, when patterning the upper wiring layer 503, after forming a conductive layer on the entire surface, the conductive layer is patterned on the upper wiring layer 503 by photolithography. However, due to a mask overlay error during the photolithography, the upper wiring layer 503 is moved from the predetermined position to the arrow S.
It may be formed with a shift in the A or arrow S B direction. When the upper wiring layer 503 is thus formed with a shift, the upper wiring layer 503 is formed through the via hole 507a.
In some cases, good connection between the lower wiring layer 505 and the lower wiring layer 505 cannot be obtained. Therefore, even if the upper wiring layer 503 is formed so as to be displaced in the direction of the arrow S A or the arrow S B , the connection portion 503 is provided so as to obtain a good connection with the lower wiring layer 505.
The line width W 1 of c is set to a large value to secure the cover margin.
【０００７】なお、図１７のＥ−Ｅ線に沿う断面が図１
５、１６に対応する。The cross section taken along the line EE in FIG. 17 is shown in FIG.
It corresponds to 5 and 16.
【０００８】[0008]
【発明が解決しようとする課題】上記のように従来の半
導体装置は構成されている。The conventional semiconductor device is constructed as described above.
【０００９】 しかし、従来の半導体装置では、図１
７に示す上部配線層５０３の接続部５０３ｃの線幅Ｗ1
が他の部分の線幅Ｗ2 よりも大きいため高集積化に適さ
ないという問題点があった。以下、そのことについて詳
細に説明する。However, in the conventional semiconductor device, as shown in FIG.
7, the line width W 1 of the connection portion 503c of the upper wiring layer 503 shown in FIG.
Has a problem that it is not suitable for high integration because it is larger than the line width W 2 of other portions. Hereinafter, this will be described in detail.
【００１０】図１７を参照して、接続部５０３ｃの線幅
Ｗ1 が上部配線層５０３の他の部分の線幅Ｗ2 より大き
い。このため、上部配線層５０３と並走する配線層５２
１を形成する場合、接続部５０３ｃと配線層５２１との
間では、間隔ＬA5が最小間隔となる。この場合、上部配
線層５０３の線幅Ｗ2 を有する部分と配線層５２１との
間隔ＬB5は、接続部５０３ｃと配線層５２１との間隔Ｌ
A5よりも大きくなる。それゆえ、間隔ＬB5を最小間隔、
つまり写真製版における最小加工寸法にすることはでき
ない。このように、接続部５０３ｃでカバーマージンを
設けた結果、そのカバーマージン分だけ間隔ＬB5が広が
り、上部配線層５０３と配線層５２１との配線ピッチＬ
P5が広がり、高集積化に適さなくなる。Referring to FIG. 17, the line width W 1 of the connecting portion 503c is larger than the line width W 2 of the other portion of the upper wiring layer 503. Therefore, the wiring layer 52 that runs in parallel with the upper wiring layer 503
When forming No. 1, the interval L A5 is the minimum interval between the connection portion 503c and the wiring layer 521. In this case, the interval L B5 between the portion having the line width W 2 of the upper wiring layer 503 and the wiring layer 521 is equal to the interval L between the connection portion 503c and the wiring layer 521.
It will be larger than A5 . Therefore, the interval L B5 is set to the minimum interval,
In other words, it cannot be the minimum processing size for photolithography. In this way, as a result of providing the cover margin at the connecting portion 503c, the interval L B5 is widened by the cover margin, and the wiring pitch L between the upper wiring layer 503 and the wiring layer 521 is increased.
P5 spreads and becomes unsuitable for high integration.
【００１１】 一方、接続部５０３ｃにおいてカバー
マージンを設けない場合、配線層をアルミニウムで形成
すると（図１５）、配線層の電気的信頼性が低下すると
いう問題が生じる。以下、そのことについて詳細に説明
する。On the other hand, when the cover portion is not provided in the connection portion 503c and the wiring layer is formed of aluminum (FIG. 15), the electrical reliability of the wiring layer deteriorates. Hereinafter, this will be described in detail.
【００１２】図１８は、上部配線層にカバーマージンを
設けない場合の半導体装置の構成を概略的に示す平面図
である。図１８を参照して、カバーマージンを設けない
場合、上部配線層５０３と配線層５２１との間隔ＬA6、
ＬB6は一様に最小間隔にすることができる。このため、
上部配線層５０３と配線層５２１との配線ピッチＬ
B6を、図１７に示す配線ピッチＬB5より小さくすること
ができる。それゆえ、カバーマージンを設けない構造は
高集積化に適しているといえる。FIG. 18 is a plan view schematically showing the structure of a semiconductor device when a cover margin is not provided on the upper wiring layer. With reference to FIG. 18, when the cover margin is not provided, the distance L A6 between the upper wiring layer 503 and the wiring layer 521,
L B6 can be uniformly minimized. For this reason,
Wiring pitch L between the upper wiring layer 503 and the wiring layer 521
B6 can be made smaller than the wiring pitch L B5 shown in FIG. Therefore, it can be said that the structure without the cover margin is suitable for high integration.
【００１３】しかし、カバーマージンがないため、写真
製版時の重ね合わせ誤差により、上部配線層５０３の位
置がずれて形成された場合、図１９のようになる。However, since there is no cover margin, when the position of the upper wiring layer 503 is deviated due to an overlay error during photolithography, the result is as shown in FIG.
【００１４】図１９を参照して、上部配線層５０３の位
置ずれにより、上部配線層５０３がビアホール５０７上
をカバーできない部分が生ずる。Referring to FIG. 19, due to the positional deviation of upper wiring layer 503, there is a portion where upper wiring layer 503 cannot cover via hole 507.
【００１５】この場合、下部および上部配線層５０５、
５０３がともにアルミニウム合金により形成されている
と、上部配線層５０３のパターニングのためのエッチン
グにより、下部配線層５０５までも図２０に示すように
エッチングされてしまう。In this case, the lower and upper wiring layers 505,
When both 503 are made of an aluminum alloy, the lower wiring layer 505 is also etched as shown in FIG. 20 due to the etching for patterning the upper wiring layer 503.
【００１６】図２０は、図１９のＦ−Ｆ線に沿う概略断
面図である。図２０を参照して、上部配線層５０３のエ
ッチング時に下部配線層５０５もエッチングされてしま
うと、下部配線層５０５の配線抵抗が高くなり、電気的
信頼性の低下が生ずる。FIG. 20 is a schematic sectional view taken along the line FF of FIG. Referring to FIG. 20, if the lower wiring layer 505 is also etched when the upper wiring layer 503 is etched, the wiring resistance of the lower wiring layer 505 increases, and the electrical reliability deteriorates.
【００１７】 また、タングステンプラグを適用した
場合でも、図２１に示すように写真製版による重ね合わ
せずれにより、上部配線層５０３ｂがビアホール５０７
ａ上をカバーできない部分が生じる。しかし、アルミニ
ウムよりなる上部配線層５０３ｂのエッチング速度に対
するタングステンプラグ５０３ａのエッチング速度を十
分に小さく設定することができる。このため、上部配線
層５０３ｂのパターニング時にタングステンプラグ５０
３ａはほとんどエッチングされず、エッチングによるダ
メージを受けない。Further, even when the tungsten plug is applied, the upper wiring layer 503b is formed in the via hole 507 due to misalignment due to photolithography as shown in FIG.
There is a portion that cannot cover the top. However, the etching rate of the tungsten plug 503a with respect to the etching rate of the upper wiring layer 503b made of aluminum can be set to be sufficiently small. Therefore, when patterning the upper wiring layer 503b, the tungsten plug 50
3a is hardly etched and is not damaged by etching.
【００１８】しかし、この場合、タングステンプラグの
製造プロセスにより以下の問題が生じる。However, in this case, the following problems arise due to the manufacturing process of the tungsten plug.
【００１９】タングステンプラグの製造プロセスには、
二通りの方法がある。１つの方法は、タングステンを表
面全面に堆積した後、全面エッチバックしてホール内に
のみタングステンを残存させる方法である。またもう１
つの方法は、ホール内にのみ選択的にタングステンを成
長させる方法である。しかし、前者の方法には、タング
ステンの堆積およびエッチバックという２つの工程が追
加されることによる製造コストの上昇という問題があ
る。また後者の方法には、ホール内にのみ選択的に成長
させる選択性の制御がきわめて難しいという問題があっ
た。In the manufacturing process of the tungsten plug,
There are two ways. One method is to deposit tungsten on the entire surface and then etch back the entire surface to leave the tungsten only in the holes. Another one again
One method is to selectively grow tungsten only in the holes. However, the former method has a problem of increased manufacturing cost due to the addition of two steps of tungsten deposition and etchback. Further, the latter method has a problem that it is extremely difficult to control the selectivity for selectively growing the holes only in the holes.
【００２０】以上の〜により、本発明の一の目的
は、高集積化に適した多層配線構造を提供することであ
る。In view of the above items, one object of the present invention is to provide a multilayer wiring structure suitable for high integration.
【００２１】また本発明の他の目的は、電気的信頼性の
高い多層配線構造を提供することである。Another object of the present invention is to provide a multilayer wiring structure having high electrical reliability.
【００２２】本発明のさらに他の目的は、簡略な工程で
多層配線構造を製造することである。Still another object of the present invention is to manufacture a multi-layer wiring structure by a simple process.
【００２３】[0023]
【課題を解決するための手段】請求項１に記載の半導体
装置は、第１の配線層と、絶縁層と、第２の配線層とを
備えている。絶縁層は、第１の配線層上に形成され、第
１の配線層の一部表面に達する穴を有している。第２の
配線層は、穴を通じて第１の配線層と電気的に接続され
ている。穴の底壁面は第１の配線層の表面よりなってい
る。第２の配線層は穴の底壁面の一部にのみ選択的に接
している。第２の配線層が第１の配線層と接する部分に
おいて、第２の配線層は第１の配線層と被エッチング特
性の異なる材料よりなる導電層を有している。A semiconductor device according to a first aspect of the present invention includes a first wiring layer, an insulating layer, and a second wiring layer. The insulating layer is formed on the first wiring layer and has a hole reaching a part of the surface of the first wiring layer. The second wiring layer is electrically connected to the first wiring layer through the hole. The bottom wall surface of the hole is the surface of the first wiring layer. The second wiring layer selectively contacts only a part of the bottom wall surface of the hole. In the portion where the second wiring layer is in contact with the first wiring layer, the second wiring layer has a conductive layer made of a material having etching characteristics different from those of the first wiring layer.
【００２４】請求項２に記載の半導体装置では、第１の
配線層の材料はタングステンを含み、導電層の材料は窒
化チタンおよび窒化タンタルの少なくともいずれかを含
んでいることが好ましい。In the semiconductor device according to the second aspect, it is preferable that the material of the first wiring layer contains tungsten, and the material of the conductive layer contains at least one of titanium nitride and tantalum nitride.
【００２５】請求項３に記載の半導体装置では、第２の
配線層は、導電層上に形成された第２の導電層を有し、
第２の導電層の材料はタングステンを含んでいることが
好ましい。According to another aspect of the semiconductor device of the present invention, the second wiring layer has a second conductive layer formed on the conductive layer,
The material of the second conductive layer preferably contains tungsten.
【００２６】請求項４に記載の半導体装置は、第１の配
線層と、絶縁層と、第２の配線層とを備えている。絶縁
層は、第１の配線層上に形成され、第１の配線層の一部
表面に達する穴を有している。第２の配線層は、穴を通
じて第１の配線層と電気的に接続されている。第２の配
線層は穴の底壁面の一部にのみ選択的に接している。第
１の配線層は、第２の配線層とは被エッチング特性の異
なる材料よりなる導電層を有している。穴の底壁面は導
電層の表面よりなっている。A semiconductor device according to a fourth aspect includes a first wiring layer, an insulating layer, and a second wiring layer. The insulating layer is formed on the first wiring layer and has a hole reaching a part of the surface of the first wiring layer. The second wiring layer is electrically connected to the first wiring layer through the hole. The second wiring layer selectively contacts only a part of the bottom wall surface of the hole. The first wiring layer has a conductive layer made of a material having etching characteristics different from those of the second wiring layer. The bottom wall surface of the hole is composed of the surface of the conductive layer.
【００２７】請求項５に記載の半導体装置では、第２の
配線層の材料はタングステンを含み、導電層の材料は窒
化チタンおよび窒化タンタルの少なくともいずれかを含
んでいることが好ましい。In the semiconductor device according to the fifth aspect, it is preferable that the material of the second wiring layer contains tungsten and the material of the conductive layer contains at least one of titanium nitride and tantalum nitride.
【００２８】請求項６に記載の半導体装置では、第１の
配線層は導電層下に形成された第２の導電層を有し、第
２の導電層の材料はタングステンを含んでいることが好
ましい。According to another aspect of the semiconductor device of the present invention, the first wiring layer has a second conductive layer formed under the conductive layer, and the material of the second conductive layer contains tungsten. preferable.
【００２９】請求項７に記載の半導体装置では、第２の
配線層は所定の幅を維持して穴の領域を含む絶縁層上を
延在していることが好ましい。In the semiconductor device according to the seventh aspect, it is preferable that the second wiring layer maintain a predetermined width and extend over the insulating layer including the hole region.
【００３０】請求項８に記載の半導体装置の製造方法は
以下の工程を備えている。まず第１の配線層が形成され
る。そして第１の配線層上に絶縁層が形成される。そし
て絶縁層に、第１の配線層に達し、かつ底壁面が第１の
配線層からなる穴が形成される。そして穴を通じて第１
の配線層と接し、かつ第１の配線層と被エッチング特性
の異なる材料よりなる導電層を有するように第２の配線
層が形成される。そして第２の配線層が、穴の底壁面の
一部に接した状態で残存するように選択的に除去され
る。A method of manufacturing a semiconductor device according to an eighth aspect comprises the following steps. First, the first wiring layer is formed. Then, an insulating layer is formed on the first wiring layer. Then, a hole reaching the first wiring layer and having a bottom wall surface made of the first wiring layer is formed in the insulating layer. And the first through the hole
The second wiring layer is formed so as to have a conductive layer that is in contact with the first wiring layer and is made of a material having a different etching property from the first wiring layer. Then, the second wiring layer is selectively removed so as to remain in contact with a part of the bottom wall surface of the hole.
【００３１】請求項９に記載の半導体装置の製造方法は
以下の工程を備えている。まず導電層を有する第１の配
線層が形成される。そして第１の配線層上に絶縁層が形
成される。そして絶縁層に、第１の配線層に接し、かつ
底壁面が導電層からなる穴が形成される。そして穴を通
じて導電層と接するように、導電層と被エッチング特性
の異なる材料よりなる第２の配線層が形成される。そし
て第２の配線層が、穴の底壁面の一部に接した状態で残
存するように選択的に除去される。A method of manufacturing a semiconductor device according to a ninth aspect comprises the following steps. First, a first wiring layer having a conductive layer is formed. Then, an insulating layer is formed on the first wiring layer. Then, a hole which is in contact with the first wiring layer and whose bottom wall surface is made of a conductive layer is formed in the insulating layer. Then, a second wiring layer made of a material having etching characteristics different from those of the conductive layer is formed so as to be in contact with the conductive layer through the hole. Then, the second wiring layer is selectively removed so as to remain in contact with a part of the bottom wall surface of the hole.
【００３２】[0032]
【作用】請求項１および４に記載の半導体装置では、第
２の配線層が第１の配線層と接する部分に導電層が設け
られている。この導電層は、第１もしくは第２の配線層
と異なる被エッチング特性を有している。このため、第
２の配線層が穴上をカバーしない部分があっても、第２
の配線層のパターニングのためのエッチング時にそのカ
バーされない部分の第１の配線層はほとんどエッチング
されない。よって、良好な電気的信頼性が得られる。In the semiconductor device according to the first and fourth aspects, the conductive layer is provided at the portion where the second wiring layer is in contact with the first wiring layer. This conductive layer has etching characteristics different from those of the first or second wiring layer. Therefore, even if there is a portion where the second wiring layer does not cover the hole,
During the etching for patterning the wiring layer, the uncovered portion of the first wiring layer is hardly etched. Therefore, good electrical reliability can be obtained.
【００３３】また、第２の配線層にカバーされない第１
の配線層が、第２の配線層のエッチング時にほとんどエ
ッチングされないため、第２の配線層にカバーマージン
を考慮して線幅の広い部分を設ける必要はない。よっ
て、線幅の広い部分を設ける必要がない分だけ、配線ピ
ッチを縮小化でき高集積化を図ることが可能となる。The first wiring not covered by the second wiring layer
Since the wiring layer is hardly etched when the second wiring layer is etched, it is not necessary to provide a wide line width portion in the second wiring layer in consideration of the cover margin. Therefore, since it is not necessary to provide a portion having a wide line width, the wiring pitch can be reduced and high integration can be achieved.
【００３４】請求項２、３、５および６に記載の半導体
装置では、第１もしくは第２の配線層がタングステンに
されるのに対し、導電層は窒化チタンか窒化タンタルに
される。この窒化チタン（もしくは窒化タンタル）とタ
ングステンとは、エッチング条件によって、互いのエッ
チング速度の差を大きく確保できる材料である。このた
め、第２の配線層が穴上をカバーしない部分があって
も、第２の配線層のパターニングのためのエッチング時
にそのカバーされない部分の第１の配線層はほとんどエ
ッチングされない。よって、良好な電気的信頼性が得ら
れる。In the semiconductor device according to the second, third, fifth and sixth aspects, the first or second wiring layer is made of tungsten, while the conductive layer is made of titanium nitride or tantalum nitride. Titanium nitride (or tantalum nitride) and tungsten are materials that can secure a large difference in etching rate depending on etching conditions. Therefore, even if there is a portion in which the second wiring layer does not cover the hole, the first wiring layer in the uncovered portion is hardly etched at the time of etching for patterning the second wiring layer. Therefore, good electrical reliability can be obtained.
【００３５】請求項８に記載の半導体装置の製造方法で
は、請求項１に記載の半導体装置を得ることができる。In the method of manufacturing a semiconductor device according to the eighth aspect, the semiconductor device according to the first aspect can be obtained.
【００３６】請求項９に記載の半導体装置の製造方法で
は、請求項４に記載の半導体装置を得ることができる。According to the semiconductor device manufacturing method of the ninth aspect, the semiconductor device of the fourth aspect can be obtained.
【００３７】[0037]
【実施例】以下、本発明の実施例について図に基づいて
説明する。実施例１ 図１は、本発明の第１の実施例における半導体装置の構
成を概略的に示す平面図である。また図２は、図１のＡ
−Ａ線に沿う概略断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. First Embodiment FIG. 1 is a plan view schematically showing the configuration of a semiconductor device according to a first embodiment of the present invention. Further, FIG. 2 shows A of FIG.
It is a schematic sectional drawing which follows the A line.
【００３８】図１と図２とを参照して、半導体基板１１
の素子分離膜１３によって分離された表面には不純物拡
散領域１５が形成されている。この半導体基板１１の表
面には層間絶縁層１７が形成されている。層間絶縁層１
７には不純物拡散領域１５に達するコンタクトホール１
７ａが設けられている。Referring to FIGS. 1 and 2, semiconductor substrate 11
An impurity diffusion region 15 is formed on the surface separated by the element isolation film 13. An interlayer insulating layer 17 is formed on the surface of the semiconductor substrate 11. Interlayer insulation layer 1
7 is a contact hole 1 reaching the impurity diffusion region 15.
7a is provided.
【００３９】コンタクトホール１７ａを通じて不純物拡
散領域１５と接するよう５０００Åの膜厚でタングステ
ンよりなる下部配線層５が設けられている。この下部配
線層５を覆うように層間絶縁層７が形成されている。層
間絶縁層７には、下部配線層５の一部表面に達するビア
ホール７ａが設けられている。ビアホール７ａを通じて
下部配線層５と接するように第２の配線層１、３が形成
されている。A lower wiring layer 5 made of tungsten is formed to a thickness of 5000Å so as to be in contact with the impurity diffusion region 15 through the contact hole 17a. An interlayer insulating layer 7 is formed so as to cover the lower wiring layer 5. The interlayer insulating layer 7 is provided with a via hole 7a reaching a part of the surface of the lower wiring layer 5. Second wiring layers 1 and 3 are formed so as to be in contact with lower wiring layer 5 through via holes 7a.
【００４０】第２の配線層は、たとえば１０００Åの膜
厚を有する窒化チタン（ＴｉＮ）膜１とその窒化チタン
膜１上にたとえば８０００Åの膜厚で形成されたタング
ステン膜３とを有している。The second wiring layer has a titanium nitride (TiN) film 1 having a film thickness of 1000 Å, for example, and a tungsten film 3 formed on the titanium nitride film 1 to have a film thickness of 8000 Å, for example. .
【００４１】この第２の配線層１、３はビアホール７ａ
内を完全には埋込んでいない。つまり、ビアホール７ａ
内には第２の配線層１、３によって埋め込まれない領域
がある。それゆえ、第２の配線層１、３は、ビアホール
７ａの底壁面の一部にのみ選択的に接している。The second wiring layers 1 and 3 are via holes 7a.
The inside is not completely embedded. That is, the via hole 7a
There is a region inside which is not filled with the second wiring layers 1 and 3. Therefore, the second wiring layers 1 and 3 selectively contact only a part of the bottom wall surface of the via hole 7a.
【００４２】この第２の配線層１、３は、線幅ＷA を維
持して、ビアホール７ａ上を含む層間絶縁層７上を延在
している。The second wiring layers 1 and 3 extend over the interlayer insulating layer 7 including the via holes 7a while maintaining the line width W A.
【００４３】なお、上部配線層１、３と並走するように
層間絶縁層７の表面上には他の配線層２１も設けられて
いる。Another wiring layer 21 is also provided on the surface of the interlayer insulating layer 7 so as to run in parallel with the upper wiring layers 1 and 3.
【００４４】次に、本発明の第１の実施例における半導
体装置の製造方法について説明する。Next, a method of manufacturing the semiconductor device according to the first embodiment of the present invention will be described.
【００４５】図３〜図６は、本発明の第１の実施例の半
導体装置の製造方法を工程順に示す概略断面図である。
まず図３を参照して、半導体基板１１の表面に通常のＬ
ＯＣＯＳ（Local Oxidation of Silicon）法により素子
分離膜１３が選択的に形成される。また、半導体基板１
１の素子分離酸化膜１３によって分離された領域にたと
えばイオン注入などにより不純物拡散領域１５が形成さ
れる。半導体基板１１の表面全面を覆うように層間絶縁
層１７が形成される。通常の写真製版技術およびエッチ
ング技術により不純物拡散領域１５の一部表面に達する
コンタクトホール１７ａが層間絶縁層１７に形成され
る。3 to 6 are schematic sectional views showing the method of manufacturing the semiconductor device of the first embodiment of the present invention in the order of steps.
First, referring to FIG. 3, a normal L is formed on the surface of the semiconductor substrate 11.
The element isolation film 13 is selectively formed by the OCOS (Local Oxidation of Silicon) method. In addition, the semiconductor substrate 1
Impurity diffusion region 15 is formed in the region isolated by element isolation oxide film 13 of No. 1 by, for example, ion implantation. Interlayer insulating layer 17 is formed so as to cover the entire surface of semiconductor substrate 11. A contact hole 17a reaching a part of the surface of the impurity diffusion region 15 is formed in the interlayer insulating layer 17 by the usual photoengraving technique and etching technique.
【００４６】コンタクトホール１７ａを通じて不純物拡
散領域１５と接するように表面全面にタングステン膜５
がたとえばスパッタ法などにより５０００Åの膜厚で形
成される。この後、写真製版技術およびエッチング技術
によりタングステン膜５が所望の形状にパターニングさ
れて第１の配線層５となる。この第１の配線層５を覆う
ように層間絶縁層７が形成される。通常の写真製版技術
およびエッチング技術により下部配線層５の一部表面に
達するビアホール７ａが層間絶縁層７に形成される。The tungsten film 5 is formed on the entire surface so as to be in contact with the impurity diffusion region 15 through the contact hole 17a.
Is formed with a film thickness of 5000 Å by, for example, a sputtering method. Then, the tungsten film 5 is patterned into a desired shape by the photolithography technique and the etching technique to form the first wiring layer 5. Interlayer insulating layer 7 is formed so as to cover first wiring layer 5. A via hole 7a reaching a part of the surface of the lower wiring layer 5 is formed in the interlayer insulating layer 7 by the usual photoengraving technique and etching technique.
【００４７】図４を参照して、ビアホール７ａを通じて
下部電極層５と接するように表面全面に窒化チタン膜１
がスパッタ法などにより１０００Å程度の膜厚で形成さ
れる。Referring to FIG. 4, titanium nitride film 1 is formed on the entire surface so as to be in contact with lower electrode layer 5 through via hole 7a.
Is formed with a film thickness of about 1000 Å by a sputtering method or the like.
【００４８】図５を参照して、窒化チタン膜１の表面全
面にタングステン膜３がたとえばスパッタ法などにより
８０００Å程度の膜厚で形成される。Referring to FIG. 5, a tungsten film 3 having a film thickness of about 8000 Å is formed on the entire surface of the titanium nitride film 1 by a sputtering method or the like.
【００４９】図６を参照して、タングステン膜３の表面
上にレジストパターン２３が形成される。このレジスト
パターン２３をマスクとして、タングステン膜３にエッ
チングが施される。Referring to FIG. 6, resist pattern 23 is formed on the surface of tungsten film 3. Using the resist pattern 23 as a mask, the tungsten film 3 is etched.
【００５０】このエッチングの条件は、たとえばエッチ
ングガス：ＳＦ6 ガス、圧力：１ｍＴｏｒｒ、ＲＦパワ
ー：１５０Ｗである。このエッチング条件におけるタン
グステンのエッチング速度は２０００Å／分であり、フ
ォトレジストのエッチング速度は１０００Å／分であ
る。またこのエッチング条件における窒化チタンのエッ
チング速度はタングステンのエッチング速度の１／１０
０以下である。このため、窒化チタン膜１に５０％のオ
ーバーエッチングを施しても、窒化チタン膜は４０Å程
度の膜厚しかエッチングされない。The conditions of this etching are, for example, etching gas: SF 6 gas, pressure: 1 mTorr, and RF power: 150 W. Under these etching conditions, the etching rate of tungsten is 2000 Å / min, and the etching rate of photoresist is 1000 Å / min. The etching rate of titanium nitride under these etching conditions is 1/10 of the etching rate of tungsten.
It is 0 or less. Therefore, even if the titanium nitride film 1 is over-etched by 50%, the titanium nitride film is etched only by a thickness of about 40Å.
【００５１】続いて、窒化チタン膜１にエッチングが施
される。このエッチングの条件は、たとえばエッチング
ガス：ＢＣｌ3 ＋Ｃｌ2 ガス、圧力：１０ｍＴｏｒｒ、
ＲＦパワー：２００Ｗである。このエッチング条件で
は、窒化チタン膜１のエッチング速度は１０００Å／分
である。またこのエッチング条件でのタングステンのエ
ッチング速度は窒化チタンの１／５０〜１／１００以下
である。このため、窒化チタン膜１が１０００Åのと
き、窒化チタン膜１に１００％のオーバーエッチングを
施しても、タングステンよりなる下部配線層５は、１０
〜２０Å以下の膜厚しかエッチング除去されない。Subsequently, the titanium nitride film 1 is etched. The etching conditions are, for example, etching gas: BCl 3 + Cl 2 gas, pressure: 10 mTorr,
RF power: 200 W. Under this etching condition, the etching rate of the titanium nitride film 1 is 1000 Å / min. The etching rate of tungsten under this etching condition is 1/50 to 1/100 or less that of titanium nitride. Therefore, when the titanium nitride film 1 has a thickness of 1000 Å, even if the titanium nitride film 1 is subjected to 100% over-etching, the lower wiring layer 5 made of tungsten has a thickness of 10
Only the film thickness of ~ 20Å or less is removed by etching.
【００５２】このように、タングステンのエッチング時
にはフッ素（Ｆ）系のガスを用いれば窒化チタン膜はほ
とんどエッチングされない。また窒化チタン膜のエッチ
ング時には、塩素（Ｃｌ）系のガスを用いることにより
タングステン膜はほとんどエッチングされない。これら
のエッチング後に、レジストパターン２３が除去されて
図１、２に示す状態となる。As described above, the titanium nitride film is hardly etched if the fluorine (F) -based gas is used during the etching of tungsten. Further, when etching the titanium nitride film, the tungsten film is hardly etched by using a chlorine (Cl) -based gas. After these etchings, the resist pattern 23 is removed and the state shown in FIGS.
【００５３】なお、配線層が下部配線層および上部配線
層１、３の２層のみの場合には、上記の工程の後、上部
配線層１、３を覆うようにパッシベーション膜が表面全
面に形成されるが、ここでは省略する。When the wiring layers are only two layers, the lower wiring layer and the upper wiring layers 1 and 3, a passivation film is formed over the entire surface so as to cover the upper wiring layers 1 and 3 after the above steps. However, it is omitted here.
【００５４】本実施例の半導体装置では、図２に示すよ
うに上部配線層１、３が下部配線層５と接する部分にお
いて窒化チタン膜１が設けられている。この窒化チタン
膜１のエッチング時において、窒化チタン膜１のエッチ
ング速度をタングステンよりなる下部配線層５のエッチ
ング速度より十分に大きく設定することができる。この
ため、窒化チタン膜１のエッチング時に下部電極層５は
ほとんどエッチングされない。よって、ビアホール７ａ
内において下部配線層５の一部表面が上部配線層１、３
によってカバーされなくとも、下部配線層５のカバーさ
れない部分が大幅にエッチングされることはなく、下部
配線層５の良好な電気的信頼性が維持される。In the semiconductor device of this embodiment, as shown in FIG. 2, the titanium nitride film 1 is provided in the portion where the upper wiring layers 1 and 3 are in contact with the lower wiring layer 5. At the time of etching the titanium nitride film 1, the etching rate of the titanium nitride film 1 can be set sufficiently higher than the etching rate of the lower wiring layer 5 made of tungsten. Therefore, the lower electrode layer 5 is hardly etched when the titanium nitride film 1 is etched. Therefore, the via hole 7a
In the inside, a part of the surface of the lower wiring layer 5 is the upper wiring layers 1, 3
Even if the lower wiring layer 5 is not covered, the uncovered portion of the lower wiring layer 5 is not significantly etched, and good electrical reliability of the lower wiring layer 5 is maintained.
【００５５】また、上述よりビアホール７ａ内において
上部配線層１、３によってカバーされない下部配線層５
の部分は、窒化チタン膜１のエッチング時にほとんどエ
ッチングされない。このため、上部配線層１に、カバー
マージンを考慮して線幅の広い部分を設ける必要はな
い。つまり図１に示すように上部配線層１、３を所定の
線幅ＷA を維持させて延在させることができ、上部配線
層１、３とその他の配線層２１との間隔ＬA1、ＬB1を最
小距離、いわゆる写真製版における最小加工寸法にする
ことができる。よって、図１に示すように互いに並走す
る上部配線層１、３とその他の配線層２１との配線ピッ
チＬPAを図１７に示す従来の配線ピッチＬ P5より縮小化
することができ、高集積化に適した半導体装置を得るこ
とができる。実施例２ 図７は、本発明の第２の実施例における半導体装置の構
成を概略的に示す平面図である。また図８は、図７のＢ
−Ｂ線に沿う概略断面図である。Further, from the above, in the via hole 7a
Lower wiring layer 5 not covered by upper wiring layers 1 and 3
The part marked with is almost completely removed when the titanium nitride film 1 is etched.
Not touched. Therefore, cover the upper wiring layer 1
It is not necessary to provide a wide line width in consideration of the margin.
Yes. That is, as shown in FIG.
Line width WACan be maintained and extended, upper wiring
Distance L between layers 1 and 3 and other wiring layer 21A1, LB1Up to
Small distance, the minimum processing size for so-called photolithography
be able to. Therefore, they run side by side as shown in FIG.
Wiring patterns between the upper wiring layers 1 and 3 and other wiring layers 21
Ji LPAThe conventional wiring pitch L shown in FIG. P5Smaller
And to obtain a semiconductor device suitable for high integration.
You canExample 2 FIG. 7 shows the structure of a semiconductor device according to the second embodiment of the present invention.
It is a top view which shows the composition roughly. Further, FIG. 8 shows B of FIG.
It is a schematic sectional drawing which follows the B line.
【００５６】図７と図８とを参照して、本実施例の半導
体装置の構成は、第１の実施例と比較して、下部配線層
および上部配線層の構成が異なる。Referring to FIGS. 7 and 8, the structure of the semiconductor device of this embodiment is different from that of the first embodiment in the structure of the lower wiring layer and the upper wiring layer.
【００５７】下部配線層は、タングステン膜５と窒化チ
タン膜１０１とを有している。タングステン膜５は、層
間絶縁層１７に設けられたコンタクトホール１７ａを通
じて不純物拡散領域１５に接するように形成されてい
る。窒化チタン膜１０１は、そのタングステン膜５上に
形成されている。また上部配線層３は、タングステン膜
単層よりなっている。The lower wiring layer has a tungsten film 5 and a titanium nitride film 101. The tungsten film 5 is formed so as to be in contact with the impurity diffusion region 15 through the contact hole 17 a provided in the interlayer insulating layer 17. The titanium nitride film 101 is formed on the tungsten film 5. The upper wiring layer 3 is composed of a single tungsten film layer.
【００５８】上部配線層３は、層間絶縁層７に設けられ
たビアホール７ａを通じて下部電極層５、１０１に接し
ている。この上部配線層３はビアホール７ａ内を完全に
埋め込んでいない。つまり、上部配線層３はビアホール
７ａの底壁面の一部にのみ選択的に接している。The upper wiring layer 3 is in contact with the lower electrode layers 5 and 101 through the via holes 7a provided in the interlayer insulating layer 7. The upper wiring layer 3 does not completely fill the via hole 7a. That is, the upper wiring layer 3 selectively contacts only a part of the bottom wall surface of the via hole 7a.
【００５９】なお、これ以外の構成については第１の実
施例とほぼ同様であるためその説明は省略する。The rest of the configuration is almost the same as that of the first embodiment, so its explanation is omitted.
【００６０】次に、本発明の第２の実施例における半導
体装置の製造方法について説明する。Next, a method of manufacturing a semiconductor device according to the second embodiment of the present invention will be described.
【００６１】図９〜図１２は、本発明の第２の実施例に
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図９を参照して、半導体基板１１の表面に
通常のＬＯＣＯＳ法を用いて素子分離膜１３が形成され
る。半導体基板１１の素子分離膜１３によって分離され
た表面にはイオン注入法などによって不純物拡散領域１
５が形成される。半導体基板１１の表面を覆うように層
間絶縁層１７が形成される。通常の写真製版技術および
エッチング技術により層間絶縁層１７に不純物拡散領域
１５の一部表面に達するコンタクトホール１７ａが形成
される。9 to 12 are schematic sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps. First, with reference to FIG. 9, the element isolation film 13 is formed on the surface of the semiconductor substrate 11 by using a normal LOCOS method. An impurity diffusion region 1 is formed on the surface of the semiconductor substrate 11 separated by the device isolation film 13 by an ion implantation method or the like.
5 is formed. Interlayer insulating layer 17 is formed so as to cover the surface of semiconductor substrate 11. A contact hole 17a reaching a part of the surface of the impurity diffusion region 15 is formed in the interlayer insulating layer 17 by the usual photoengraving technique and etching technique.
【００６２】コンタクトホール１７ａを通じて不純物拡
散領域１５の表面と接するように表面全面にたとえばス
パッタ法などにより５０００Å程度の膜厚でタングステ
ン膜５が形成される。このタングステン膜５の表面全面
にたとえばスパッタ法などにより５００Å程度の膜厚で
窒化チタン膜１０１が形成される。通常の写真製版技術
およびエッチング技術により窒化チタン膜１０１および
タングステン膜５が順次パターニングされて下部配線層
５、１０１が形成される。A tungsten film 5 having a film thickness of about 5000 Å is formed on the entire surface so as to be in contact with the surface of impurity diffusion region 15 through contact hole 17a by, for example, a sputtering method. A titanium nitride film 101 having a film thickness of about 500 Å is formed on the entire surface of the tungsten film 5 by a sputtering method or the like. The titanium nitride film 101 and the tungsten film 5 are sequentially patterned by the ordinary photoengraving technique and etching technique to form the lower wiring layers 5 and 101.
【００６３】特に、この窒化チタン膜１０１のエッチン
グは、たとえばエッチングガス：ＢＣｌ3 ＋Ｃｌ2 ガ
ス、圧力：１０ｍＴｏｒｒ、ＲＦパワー：２００Ｗの条
件下で行なわれる。このエッチング条件では、窒化チタ
ン膜のエッチング速度は１０００Å／分である。またこ
のエッチング条件におけるタングステン膜５のエッチン
グ速度は窒化チタン膜１０１のエッチング速度の１／５
０〜１／１００以下である。したがって、窒化チタン膜
が１０００Åの膜厚を有するとき、この窒化チタン膜に
１００％のオーバーエッチングが施されてもタングステ
ン膜は１０〜２０Å以下の膜厚しかエッチング除去され
ない。Particularly, the etching of the titanium nitride film 101 is performed, for example, under the conditions of etching gas: BCl 3 + Cl 2 gas, pressure: 10 mTorr, and RF power: 200 W. Under this etching condition, the etching rate of the titanium nitride film is 1000Å / min. The etching rate of the tungsten film 5 under this etching condition is ⅕ of the etching rate of the titanium nitride film 101.
It is 0 to 1/100 or less. Therefore, when the titanium nitride film has a film thickness of 1000Å, even if the titanium nitride film is subjected to 100% over-etching, the tungsten film is removed by etching only to a film thickness of 10 to 20Å or less.
【００６４】図１０を参照して、下部配線層５、１０１
を覆うように層間絶縁層７が形成される。通常の写真製
版技術およびエッチング技術により層間絶縁層７に窒化
チタン膜１０１の一部表面に達するビアホール７ａが形
成される。Referring to FIG. 10, lower wiring layers 5, 101
An interlayer insulating layer 7 is formed so as to cover the. A via hole 7a reaching a part of the surface of the titanium nitride film 101 is formed in the interlayer insulating layer 7 by the usual photoengraving technique and etching technique.
【００６５】図１１を参照して、ビアホール７ａを通じ
て窒化チタン膜１０１に接するように表面全面に、たと
えばスパッタ法により８０００Å程度の膜厚でタングス
テン膜３が形成される。Referring to FIG. 11, a tungsten film 3 having a thickness of about 8000 Å is formed on the entire surface so as to be in contact with the titanium nitride film 101 through the via hole 7a, for example, by a sputtering method.
【００６６】図１２を参照して、タングステン膜３の一
部表面にレジストパターン２３が形成される。このレジ
ストパターン２３をマスクとしてタングステン膜３がエ
ッチング除去される。Referring to FIG. 12, a resist pattern 23 is formed on a partial surface of tungsten film 3. Using the resist pattern 23 as a mask, the tungsten film 3 is removed by etching.
【００６７】このエッチングの条件は、たとえばエッチ
ングガス：ＳＦ6 ガス、圧力：１ｍＴｏｒｒ、ＲＦパワ
ー：１５０Ｗである。このエッチング条件におけるタン
グステンのエッチング速度は２０００Å／分であり、レ
ジストパターン２３のエッチング速度は１０００Å／分
である。またこのエッチング条件における窒化チタン膜
１０１のエッチング速度はタングステン膜３の１／１０
０以下である。このため、タングステン膜３に５０％の
オーバーエッチングを施しても、窒化チタン膜１０１は
４０Å程度しかエッチング除去されない。The conditions of this etching are, for example, etching gas: SF 6 gas, pressure: 1 mTorr, and RF power: 150 W. Under these etching conditions, the etching rate of tungsten is 2000 Å / min, and the etching rate of the resist pattern 23 is 1000 Å / min. The etching rate of the titanium nitride film 101 under this etching condition is 1/10 of that of the tungsten film 3.
It is 0 or less. Therefore, even if the tungsten film 3 is over-etched by 50%, the titanium nitride film 101 is removed only by about 40 Å.
【００６８】この後、レジストパターン２３が除去され
て図８に示す状態となる。なお、配線層が下部配線層
５、１０１および上部配線層３の２層のみの場合には、
この上部配線層３を覆うようにパッシベーション膜が形
成されるが、ここでは省略する。After that, the resist pattern 23 is removed and the state shown in FIG. 8 is obtained. If the wiring layers are only two layers, the lower wiring layers 5 and 101 and the upper wiring layer 3,
Although a passivation film is formed so as to cover the upper wiring layer 3, it is omitted here.
【００６９】本実施例の半導体装置では、図８に示すよ
うに下部配線層５、１０１が上部配線層３と接する部分
において窒化チタン膜１０１が設けられている。タング
ステンよりなる上部配線層３のエッチング時において、
窒化チタン膜１０１のエッチング速度は、タングステン
のエッチング速度よりも十分に小さく設定することがで
きる。このため、上部配線層３のエッチング時に下部配
線層の窒化チタン膜１０１はほとんどエッチングされな
い。よって、ビアホール７ａ内において下部配線層５、
１０１の一部表面が上部配線層３によってカバーされな
くても、下部配線層５のカバーされない部分が大幅にエ
ッチングされることはなく、下部配線層５、１０１は良
好な電気的信頼性を維持することができる。In the semiconductor device of this embodiment, as shown in FIG. 8, the titanium nitride film 101 is provided in the portion where the lower wiring layers 5 and 101 are in contact with the upper wiring layer 3. When etching the upper wiring layer 3 made of tungsten,
The etching rate of the titanium nitride film 101 can be set sufficiently smaller than the etching rate of tungsten. Therefore, the titanium nitride film 101 of the lower wiring layer is hardly etched when the upper wiring layer 3 is etched. Therefore, in the via hole 7a, the lower wiring layer 5,
Even if a part of the surface of 101 is not covered by the upper wiring layer 3, the uncovered portion of the lower wiring layer 5 is not significantly etched, and the lower wiring layers 5 and 101 maintain good electrical reliability. can do.
【００７０】また上述より、ビアホール７ａ内において
上部配線層３によってカバーされない下部配線層５、１
０１の部分は、上部配線層３のエッチング時にほとんど
エッチングされない。このため、上部配線層３に、カバ
ーマージンを考慮して線幅の広い部分を設ける必要はな
い。つまり、図７に示すように上部配線層３を所定の線
幅ＷB を維持させて延在させることができる。これによ
り上部配線層３とその他の配線層２１との間隔ＬA2、Ｌ
B2は一様に最小距離、いわゆる写真製版における最小加
工寸法にすることができる。よって、互いに並走する上
部配線層３とその他の配線層２１との配線ピッチＬPBを
縮小化することができ、高集積化に適した半導体装置を
得ることができる。From the above, the lower wiring layers 5 and 1 which are not covered by the upper wiring layer 3 in the via hole 7a.
The portion 01 is hardly etched when the upper wiring layer 3 is etched. Therefore, it is not necessary to provide the upper wiring layer 3 with a portion having a wide line width in consideration of the cover margin. That is, as shown in FIG. 7, the upper wiring layer 3 can be extended while maintaining a predetermined line width W B. Thereby, the intervals L A2 , L between the upper wiring layer 3 and the other wiring layers 21
B2 can be uniformly set to the minimum distance, that is, the minimum processing size in so-called photolithography. Therefore, the wiring pitch LPB between the upper wiring layer 3 and the other wiring layers 21 that run parallel to each other can be reduced, and a semiconductor device suitable for high integration can be obtained.
【００７１】なお、第１および第２の実施例において
は、ビアホール７ａの径が上部配線層３の線幅ＷA 、Ｗ
B と同一もしくは小さい場合について説明したが、本発
明はこれに限られるものではない。つまり、図１３およ
び図１４に示すように上部配線層２０３（２０１）の線
幅ＷC 、ＷD がビアホール２０７ａの径ＲC 、ＲD より
小さくてもよい。この図１３および図１４に示す半導体
装置も、上述した第１および第２の実施例とほぼ同様の
効果を奏する。さらに以下の効果も奏する。In the first and second embodiments, the diameter of the via hole 7a is the line width W A , W of the upper wiring layer 3.
Although the case where it is the same as or smaller than B has been described, the present invention is not limited to this. That is, as shown in FIGS. 13 and 14, the line widths W C and W D of the upper wiring layer 203 (201) may be smaller than the diameters R C and R D of the via holes 207a. The semiconductor devices shown in FIGS. 13 and 14 also have substantially the same effects as those of the above-described first and second embodiments. Furthermore, the following effects are also exhibited.
【００７２】ＬＳＩのパターンが微細化され、配線幅が
小さく、ピッチが小さくなるに従ってホール径も通常、
縮小する必要がある。しかし本実施例では微小ホールの
写真製版での開孔マージンがない場合でも、レジストパ
ターンを大きくすることができ、写真製版プロセス技術
の不足分を補える。As the LSI pattern becomes finer, the wiring width becomes smaller, and the pitch becomes smaller, the hole diameter usually becomes smaller.
Need to reduce. However, in this embodiment, the resist pattern can be made large even if there is no opening margin for the photolithography of minute holes, and the shortage of the photolithography process technology can be compensated.
【００７３】なお、第１および第２の実施例における窒
化チタン膜１、１０１、図１３に示す窒化チタン膜２０
１および図１４に示す窒化チタン膜３０１は、窒化タン
タル（ＴａＮ）であってもよい。また第１の実施例にお
いては窒化チタン膜１とタングステン膜５、第２の実施
例においては窒化チタン膜１０１とタングステン膜３、
図１３においては窒化チタン膜２０１とタングステン膜
５、図１４においては窒化チタン膜３０１とタングステ
ン膜２０３というようにタングステンと窒化チタン膜の
組合わせについて説明したが、これに限定されるもので
はなく、両者のエッチング速度差を十分に大きく設定で
きる材質であればよい。The titanium nitride films 1 and 101 in the first and second embodiments and the titanium nitride film 20 shown in FIG.
The titanium nitride film 301 shown in FIGS. 1 and 14 may be tantalum nitride (TaN). Further, in the first embodiment, the titanium nitride film 1 and the tungsten film 5, and in the second embodiment, the titanium nitride film 101 and the tungsten film 3,
Although the combination of tungsten and titanium nitride films such as the titanium nitride film 201 and the tungsten film 5 in FIG. 13 and the titanium nitride film 301 and the tungsten film 203 in FIG. 14 has been described, the invention is not limited to this. Any material can be used as long as the difference between the etching rates of the two can be set sufficiently large.
【００７４】また、第１および第２の実施例と図１３、
図１４とにおいて示す上部配線層をなすタングステン膜
３（もしくは２０３）上にアルミニウム合金膜が形成さ
れてもよい。この場合、さらにそのアルミニウム合金膜
の上に窒化チタン膜が形成されてもよい。The first and second embodiments and FIG.
An aluminum alloy film may be formed on the tungsten film 3 (or 203) forming the upper wiring layer shown in FIGS. In this case, a titanium nitride film may be further formed on the aluminum alloy film.
【００７５】また、第１および第２の実施例と図１３、
図１４とにおいて、下部配線層をなすタングステン膜５
と層間絶縁層１７との間にバリアメタルとして窒化チタ
ン膜が設けられてもよい。The first and second embodiments and FIG.
In FIG. 14, the tungsten film 5 forming the lower wiring layer
A titanium nitride film may be provided as a barrier metal between the insulating layer 17 and the interlayer insulating layer 17.
【００７６】第２の実施例における窒化チタン膜１０１
と図１４に示す窒化チタン膜３０１とは、反射防止膜の
役割もなす。Titanium nitride film 101 in the second embodiment
The titanium nitride film 301 shown in FIG. 14 also serves as an antireflection film.
【００７７】なお、本発明は、写真製版時におけるマス
クの重ね合わせずれにより上部配線層がずれた場合のみ
ならず、上部配線層を意識的にビアホールからずらした
場合にも有効である。ここで、上部配線層を意識的にビ
アホールからずらした場合とは、隣接する配線との間隔
で律則されて上部配線をビアホールに対して設計上ずら
さざるを得ない場合が該当する。The present invention is effective not only when the upper wiring layer is displaced due to the misalignment of masks during photolithography, but also when the upper wiring layer is intentionally displaced from the via hole. Here, the case where the upper wiring layer is intentionally shifted from the via hole corresponds to the case where the upper wiring is unavoidably displaced with respect to the via hole due to the rule of the distance between the adjacent wirings.
【００７８】[0078]
【発明の効果】請求項１〜７に記載の半導体装置では、
第１の配線層と第２の配線層との接する部分に導電層が
設けられている。この導電層は、第１もしくは第２の配
線層と異なる被エッチング特性を有する。このため、第
２の配線層のパターニングのためのエッチング時に第１
の配線層はほとんどエッチングされない。よって、良好
な電気的信頼性が維持される。According to the semiconductor device of the first to seventh aspects,
A conductive layer is provided in a portion where the first wiring layer and the second wiring layer are in contact with each other. This conductive layer has etching characteristics different from those of the first or second wiring layer. For this reason, it is necessary to perform the first etching at the time of etching for patterning the second wiring layer.
Almost no wiring layer is etched. Therefore, good electrical reliability is maintained.
【００７９】また、第２の配線層は、第１の配線層のパ
ターニングによるエッチング時にほとんどエッチングさ
れないため、第２の配線層にカバーマージンを考慮して
線幅の広い部分を設ける必要はない。よって、第２の配
線層と並走する配線層との間の配線ピッチを縮小化で
き、高集積化を図ることが可能となる。Since the second wiring layer is hardly etched during the patterning of the first wiring layer, it is not necessary to provide the second wiring layer with a wide line width in consideration of the cover margin. Therefore, the wiring pitch between the second wiring layer and the wiring layers running in parallel can be reduced, and high integration can be achieved.
【００８０】請求項２、３、５および６に記載の半導体
装置では、第１もしくは第２の配線層がタングステンに
されるのに対し、導電層は窒化チタンか窒化タンタルに
される。この窒化チタン（もしくは窒化タンタル）とタ
ングステンとは、エッチング条件によって、互いのエッ
チング速度の差を大きく確保できる材料である。このた
め、第２の配線層のパターニングのためのエッチング時
に第１の配線層はほとんどエッチングされない。よっ
て、良好な電気的信頼性が維持される。In the semiconductor device according to the second, third, fifth, and sixth aspects, the first or second wiring layer is made of tungsten, while the conductive layer is made of titanium nitride or tantalum nitride. Titanium nitride (or tantalum nitride) and tungsten are materials that can secure a large difference in etching rate depending on etching conditions. Therefore, the first wiring layer is hardly etched during the etching for patterning the second wiring layer. Therefore, good electrical reliability is maintained.
【００８１】請求項８に記載の半導体装置の製造方法で
は、良好な電気的信頼性が得られ、かつ高集積化に適し
た請求項１に記載の半導体装置を得ることができる。In the method of manufacturing a semiconductor device according to the eighth aspect, it is possible to obtain the semiconductor device according to the first aspect, which has good electrical reliability and is suitable for high integration.
【００８２】請求項９に記載の半導体装置の製造方法で
は、良好な電気的信頼性を有し、かつ高集積化に適した
請求項４に記載の半導体装置を得ることができる。In the method of manufacturing a semiconductor device according to the ninth aspect, the semiconductor device according to the fourth aspect having good electrical reliability and suitable for high integration can be obtained.
【図１】 本発明の第１の実施例における半導体装置の
構成を概略的に示す平面図である。FIG. 1 is a plan view schematically showing a configuration of a semiconductor device according to a first embodiment of the present invention.
【図２】 図１の矢印Ａ−Ａ線に沿う概略断面図であ
る。FIG. 2 is a schematic sectional view taken along the line AA of FIG.
【図３】 本発明の第１の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。FIG. 3 is a schematic cross sectional view showing a first step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図４】 本発明の第１の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。FIG. 4 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図５】 本発明の第１の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。FIG. 5 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図６】 本発明の第１の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。FIG. 6 is a schematic cross sectional view showing a fourth step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図７】 本発明の第１の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。FIG. 7 is a schematic cross sectional view showing a fifth step of the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図８】 図７のＢ−Ｂ線に沿う概略断面図である。8 is a schematic cross-sectional view taken along the line BB of FIG.
【図９】 本発明の第２の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing a first step of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
【図１０】 本発明の第２の実施例における半導体装置
の製造方法の第２工程を示す概略断面図である。FIG. 10 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１１】 本発明の第２の実施例における半導体装置
の製造方法の第３工程を示す概略断面図である。FIG. 11 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１２】 本発明の第２の実施例における半導体装置
の製造方法の第４工程を示す概略断面図である。FIG. 12 is a schematic cross sectional view showing a fourth step of the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図１３】 ビアホールの径が上部配線層の線幅より大
きい場合の構成を示す概略断面図である。FIG. 13 is a schematic cross-sectional view showing a structure in which the diameter of a via hole is larger than the line width of an upper wiring layer.
【図１４】 ビアホールの径が上部配線層の線幅より大
きい場合の構成を示す概略断面図である。FIG. 14 is a schematic cross-sectional view showing a structure in which the diameter of a via hole is larger than the line width of an upper wiring layer.
【図１５】 配線層がアルミニウム合金よりなる従来の
半導体装置の構成を概略的に示す断面図である。FIG. 15 is a sectional view schematically showing a configuration of a conventional semiconductor device in which a wiring layer is made of an aluminum alloy.
【図１６】 タングステンプラグを用いた従来の半導体
装置の構成を概略的に示す断面図である。FIG. 16 is a sectional view schematically showing a configuration of a conventional semiconductor device using a tungsten plug.
【図１７】 図１５もしくは図１６の矢印Ｘ0 方向から
見た概略平面図である。17 is a schematic plan view seen from the direction of arrow X 0 in FIG. 15 or FIG.
【図１８】 上部配線層を所定の線幅で延在させた場合
の概略平面図である。FIG. 18 is a schematic plan view in which the upper wiring layer is extended with a predetermined line width.
【図１９】 写真製版時におけるマスクの重ね合わせ誤
差が生じた場合の概略平面図である。FIG. 19 is a schematic plan view in the case where a mask overlay error occurs during photoengraving.
【図２０】 写真製版時におけるマスクの重ね合わせ誤
差が生じた場合の弊害を説明するための概略平面図であ
る。FIG. 20 is a schematic plan view for explaining an adverse effect when a mask overlay error occurs during photoengraving.
【図２１】 写真製版時におけるマスクの重ね合わせず
れが生じた場合の弊害を説明するための概略断面図であ
る。FIG. 21 is a schematic cross-sectional view for explaining an adverse effect in the case where mask misalignment occurs during photolithography.
１、１０１ 窒化チタン膜、３、５ タングステン膜、
７ 層間絶縁層、７ａビアホール。1, 101 titanium nitride film, 3, 5 tungsten film,
7 Interlayer insulating layer, 7a via hole.
Claims (9)
部表面に達する穴を有する絶縁層と、 前記穴を通じて前記第１の配線層と電気的に接続される
第２の配線層とを備え、 前記穴の底壁面は前記第１の配線層の表面よりなり、 前記第２の配線層は、前記穴の底壁面の一部にのみ選択
的に接しており、 前記第２の配線層が前記第１の配線層と接する部分にお
いて、前記第２の配線層は、前記第１の配線層とは被エ
ッチング特性の異なる材料よりなる導電層を有してい
る、半導体装置。1. A first wiring layer, an insulating layer having a hole formed on the first wiring layer and reaching a partial surface of the first wiring layer, and the first wiring through the hole. A second wiring layer electrically connected to the layer, the bottom wall surface of the hole is formed of the surface of the first wiring layer, and the second wiring layer is a part of the bottom wall surface of the hole. Selectively in contact with the first wiring layer, the second wiring layer is made of a material different in etching characteristics from the first wiring layer at a portion where the second wiring layer is in contact with the first wiring layer. A semiconductor device having a conductive layer that comprises:
を含み、前記導電層の材料は窒化チタンおよび窒化タン
タルの少なくともいずれかを含む、請求項１に記載の半
導体装置。2. The semiconductor device according to claim 1, wherein the material of the first wiring layer contains tungsten, and the material of the conductive layer contains at least one of titanium nitride and tantalum nitride.
成された第２の導電層を有し、 前記第２の導電層の材料はタングステンを含む、請求項
１に記載の半導体装置。3. The semiconductor according to claim 1, wherein the second wiring layer has a second conductive layer formed on the conductive layer, and a material of the second conductive layer includes tungsten. apparatus.
部表面に達する穴を有する絶縁層と、 前記穴を通じて前記第１の配線層と電気的に接続される
第２の配線層とを備え、 前記第２の配線層は、前記穴の底壁面の一部にのみ選択
的に接しており、 前記第１の配線層は、前記第２の配線層とは被エッチン
グ特性の異なる材料よりなる導電層を有し、 前記穴の底壁面は前記導電層の表面よりなっている、半
導体装置。4. A first wiring layer, an insulating layer having a hole formed on the first wiring layer and reaching a partial surface of the first wiring layer, and the first wiring through the hole. A second wiring layer electrically connected to the layer, the second wiring layer selectively contacts only a part of the bottom wall surface of the hole, the first wiring layer, A semiconductor device having a conductive layer made of a material having a different etching property from the second wiring layer, and a bottom wall surface of the hole being a surface of the conductive layer.
を含み、前記導電層の材料は窒化チタンおよび窒化タン
タルの少なくともいずれかを含む、請求項４に記載の半
導体装置。5. The semiconductor device according to claim 4, wherein the material of the second wiring layer contains tungsten, and the material of the conductive layer contains at least one of titanium nitride and tantalum nitride.
成された第２の導電層を有し、 前記第２の導電層の材料はタングステンを含む、請求項
４に記載の半導体装置。6. The semiconductor according to claim 4, wherein the first wiring layer has a second conductive layer formed under the conductive layer, and the material of the second conductive layer includes tungsten. apparatus.
て前記穴の領域を含む前記絶縁層上を延在している、請
求項１および４のいずれかに記載の半導体装置。7. The semiconductor device according to claim 1, wherein the second wiring layer extends over the insulating layer including a region of the hole while maintaining a predetermined width. .
前記第１の配線層からなる穴を形成する工程と、 前記穴を通じて前記第１の配線層と接し、かつ前記第１
の配線層と被エッチング特性の異なる材料よりなる導電
層を有するように第２の配線層を形成する工程と、 前記第２の配線層を、前記穴の底壁面の一部に接した状
態で残存させるように選択的に除去する工程とを備え
た、半導体装置の製造方法。8. A step of forming a first wiring layer, a step of forming an insulating layer on the first wiring layer, and a step of forming an insulating layer on the first wiring layer, wherein the bottom wall surface reaches the first wiring layer. Forming a hole made of the first wiring layer, contacting the first wiring layer through the hole, and
Forming a second wiring layer so as to have a conductive layer made of a material having a different etching property from the wiring layer, and in a state where the second wiring layer is in contact with a part of the bottom wall surface of the hole. And a step of selectively removing the semiconductor device so that the semiconductor device remains.
工程と、 前記第１の配線層上に絶縁層を形成する工程と、 前記絶縁層に、前記第１の配線層に達し、かつ底壁面が
前記導電層からなる穴を形成する工程と、 前記穴を通じて前記導電層と接するように、前記導電層
と被エッチング特性の異なる材料よりなる第２の配線層
を形成する工程と、 前記第２の配線層を、前記穴の底壁面の一部に接した状
態で残存させるように選択的に除去する工程とを備え
た、半導体装置の製造方法。9. A step of forming a first wiring layer having a conductive layer, a step of forming an insulating layer on the first wiring layer, and a step of forming the insulating layer on the first wiring layer, And a step of forming a hole whose bottom wall surface is made of the conductive layer, and a step of forming a second wiring layer made of a material having a different etching property from the conductive layer so as to be in contact with the conductive layer through the hole, And a step of selectively removing the second wiring layer so that the second wiring layer remains in contact with a part of the bottom wall surface of the hole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18564894A JPH0851149A (en) | 1994-08-08 | 1994-08-08 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18564894A JPH0851149A (en) | 1994-08-08 | 1994-08-08 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851149A true JPH0851149A (en) | 1996-02-20 |
Family
ID=16174451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18564894A Pending JPH0851149A (en) | 1994-08-08 | 1994-08-08 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851149A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7166923B2 (en) | 2003-03-26 | 2007-01-23 | Seiko Epson Corporation | Semiconductor device, electro-optical unit, and electronic apparatus |
-
1994
- 1994-08-08 JP JP18564894A patent/JPH0851149A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7166923B2 (en) | 2003-03-26 | 2007-01-23 | Seiko Epson Corporation | Semiconductor device, electro-optical unit, and electronic apparatus |
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| A02 | Decision of refusal |
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