JPH08511640A

JPH08511640A - プロセッサにおけるさまざまな長さの文字列中のターミネーション文字を発見する方法および装置

Info

Publication number: JPH08511640A
Application number: JP7502200A
Authority: JP
Inventors: ブイ．ジェームス、デイビット; ディー．ネミロフスキー、マリオ
Original assignee: アップルコンピューターインコーポレーテッド
Priority date: 1993-06-14
Filing date: 1994-06-13
Publication date: 1996-12-03
Anticipated expiration: 2020-04-13
Also published as: WO1994029790A1; EP0704073A1; US5495592A; CA2162115A1; AU7108994A; JP3637922B2

Abstract

(57)【要約】本発明は可変長のバイト列中の特定の文字または値のアドレスを捜し出す命令に関する。列の１部分中のオフセットが指定され、その列部分につきその指定されたオフセットで始まる特定文字が最初に発生することを求めてサーチされる。その特定文字が発見されたら次にその特定文字が表示され、その特定文字のアドレスまたはオフセットが保存されるかその他の方法で表示される。特定文字が発見されないときは、特定文字不存在の表示がされ、既に調べた列部分のすぐ次の文字を指摘するのに都合のよいアドレスまたはオフセットが保存されるかその他の方法で表示される。その特定文字は１または２以上のバイト長でもよく、予め定められた固定値でもあるいは常変する任意値でもよい。本発明は算術命令を行うのと同程度の時間で実行することができる。しかも本発明は別のロードや記憶命令と組合せることもでき、複写オペレーションを本発明の命令順序を１回または２回以上援用することによって行うこともできる。

Description

【発明の詳細な説明】プロセッサにおけるさまざまな長さの文字列中のターミネーション文字を発見する方法および装置発明の分野本発明はターミネーション文字で終わるバイト列をコンピュータ上で処理する方法に関する。より詳細にはコンピュータで使うバイト列中のターミネーション文字を発見する命令に関する。発明の背景コンピュータで実行される通常のオペレーションは、メモリー内の１アドレス、「ソース」、からメモリー中の他のアドレス、「ターゲット」、へバイトまたは文字の列［string］をコピーすることである。バイト列は、不変長か可変長かのいずれかである。普通はバイト列が可変長のときは、代表例としてゼロバイトと呼ばれる空文字のようなターミネーション文字がバイト列の最後をマークするのに使われている。この場合バイト列は、その列の最初のバイトとターミネーション文字とのアドレスによって輪郭つけられるか、その他の方法で限定されているわけである。コピーオペレーションが単一の命令としてコンピュータで行われるときは、終了するまでに通常複数のサイクルを経る。しかしＲＩＳＣプロセッサはこのようなオペレーションを実行するのに、各命令が単一サイクルで実行される単一命令順序［an instruction sequence］を使う。ＩＢＭ社のRISC System/6000プロセッサでは、所定長さの列または所定のターミネーション文字列が、可変長のバイト列をコピーするのに使われている。この方法だと、列の最初から始まってターミネーション文字までにある所定数のバイトがコピーされる。「Load String And Compare Byte Indexed」（lscbx）命令、すなわち「列をロードしてインデックスされたバイトを比較せよ」という命令が、記憶装置内の連続バイトを連続レジスタ中にロードするのに使われ、次にストアストリング命令［a store string instruction］がこれらのバイトをレジスタから再び記憶装置へと戻しコピーするのに使われる。しかしこの方法は命令を完遂するのに複数のサイクルを使うのが代表的である。このプロセッサにおける大半の他の命令は単一サイクルで実行されるように設計されているのであるから、これはハードウエアや例外的操作の複雑さを増大させることになる。 RISC System/6000のlscbx命令についてはＩＢＭ社発行の「AIX Virsion 3.2 f or RISC System/6000，Assembler Language Reference」第２版（1992年1月）の第5-156〜第5-158に記載されている。RISC System／6000はＩＢＭ社所有の商標である。またＩＢＭはInternational Business Machines Corporationの登録商標である。 Hewlett Packard Company社のPrecision Architecture（HP-PA）で使われている方法では、UNIT XOR命令によって、あるワードがゼロバイトを含むか否かを発見することができる。この方法によれば、排他的論理和のオペレーションが実行されるとハードウエア探知論理［hardware detection logic］がゼロバイト値を求めて得られた結果の各バイトをチェックする。得られたワード中のバイトのいずれかがゼロか否かを示すように状態結果［status result］をセットすることができる。しかしこの命令はゼロバイトのある場所を示すことはしない。ゼロバイトのある実際の場所を探知するにはもう一つの命令を使わなければならない。しかもテストされているワードと使用禁止マスク領域につき論理和を正しく実行することによって、先頭バイトすなわちコピーされているバイト列の開始するアドレスの前にあるデータバイトを扱うのにもう一つ別の命令が使われる。先頭バイトにマスクを作りこれを使うことのオーバーヘッドは、小さいバイト列で実行されるコピーオペレーションにとって有益なものとなり得る。 Hewlett Packard Company社のPrecision ArchitectureおよびUNIT XOR命令に関する基本的解説は“PA-RISC 1.1 Architecture and Instruction Set Referen ce Manual”，Hewlett Packard Company，Chapter 5，pgs．5-7，5-109（1990）参照のこと。 Advanced Micro Devices，Inc．（AMD）のAM29050マイクロプロセッサーで使われている方法では、任意ターミネーション状態［an arbitrary termination c ondition］につきチェックするため二つのレジスタ間のバイトごとの比較を行うのにCPBYTE命令が使われている。それら二つのレジスタの一方はチェックされている列部分を含み、他方はターミネーション文字の複製されたコピーを含む。比較結果はそのターミネーション文字が発見されたか否かを示す。PA-RISC 1.1方法による場合のように、追加の命令がターミネーション文字の在りか及びコピーされる列の開始アドレスを決定するのに使われる。 CPBYTE命令については“Am29050 Microprocessor，User's Manual”，Advance d Micro Devices，Inc.，（1991），page 8-38参照のこと。発明の概要本発明は可変長のバイト列中の特定の文字ないし特定の値のアドレスを捜し出すための命令に関する。要するに本発明によれば、列の１部分に入るオフセットが指定され、その列部分が指定されたオフセットで始まる特定の文字の最初に発生するのを求めてサーチされる。その特定の文字が捜し出されたら、その特定文字が存在することが示され、その特定文字のアドレスまたはオフセットが保存されるかその他の方法で示される。特定文字が発見されなかったときは、特定文字不存在の表示がされ、既に調べ終わった列部分のすぐ次の文字を指摘するのに都合のよいアドレスまたはオフセットが保存されるかその他の方法で示される。いずれの場合も、保存その他の方法で示されるアドレスまたはオフセットは、例えばレジスタ、メモリーなどの記憶装置に保存することができる。特定文字は典型的には、文字列とも呼ばれる可変長バイト列を終了させるのに使われるターミネーション文字である。ターミネーション文字の長さは１バイトまたは２以上のバイトである。ターミネーション文字が１バイト以上の長さのときは、その列内に並べられるのが好ましい。例えば０〜７とナンバー付けされたバイトを有する８バイト列にあっては、２バイトのターミネーション文字が０〜１、２〜３、４〜５または６〜７バイト中にあるのが好ましい。典型的にはターミネーション文字は空文字である。空文字の値は通常、ASCII における場合のようにゼロバイトであるが、これは言語特異的で、異なる言語によって値は異なるものとなる。ターミネーション文字は所定の固定値であるか、または動的な任意値かである。動的なターミネーション文字の値はコピーオペレーション間で変化し得るが、所定の固定値をもったターミネーション文字は常に一定である。ターミネーション文字が固定値のときは、上述の本発明はそのターミネーション文字を探知するように部分的に改変される。換言すれば、本発明に係るコンピュータはその具体的なターミネーション文字を探知するように設置される［hard wired］。一方、ターミネーション文字が本発明のコンピュータのビルドプロセス［buil d process］中にあって知られていないとき、または使われる動的ターミネーション文字を許容することが望まれるときは、テストされている列のその部分を有するデータと基準値の各バイトがその具体的なターミネーション文字を含んでいる基準値間にブール論理和［a boolean exclusive-or］が行われる。もしそれが使われている回路技術で実行可能なら、この排他的論理和がその命令自体中で実行することができる。あるいはその命令が実行される前に実行することができる。ターミネーション文字は典型的にはゼロバイトであるから、ゼロバイトを探知するように特別に設計された命令を有することが好ましい。この場合、ゼロバイト以外の文字を探知する命令を使用することが望まれるときは、排他的論理和オペレーションがその命令を実行する前に行われる。このようにターミネーション文字がゼロバイトのときは排他的論理和オペレーションのオーバーヘッドは発生しない。このアプローチは固定的なターミネーション文字一般にも適用される。次のようにすれば本発明はソースからターゲットへバイト列をコピーするのに使うこともできる。すなわち本発明に係る命令を１回の呼出しで呼び出している間に、レジスタのサイズと同数のバイトを有する列の１部分につき特定の文字を求めてテストすることができる。本発明は１度に１個のバイトではなく、１レジスタ中の多数のバイトに実行することができ、それによって１度に１バイトしかコピーしないソフトウエアをはるかに凌ぐ改良をパフォーマンスにもたらす。本発明は加算命令を実行するのに匹敵する程度の時間で実行可能であり、特に本発明を実行するのに多数サイクル命令を実行するための特別機を必要とはしない。本発明は、他のロードしストアせよ命令と組合せることができ、それによってコピーオペレーションをこの命令順序を１回または２回以上実行することによって行うことができる。本発明はまたHP-PAとかAm29050のようなアーキテクチャーのプロセッサーより以下のような数点で有利である。第１に、サーチされている列の部分中に入るオフセットを指定することによって、本発明は先頭バイトをマスキングしなくてもそれらを明示的に無視でき、それによってそうしたマスキングオペレーションに関連するオーバーヘッドを回避することができる。第２に、ターミネーション文字の存在場所を決定するのに、もう一つの別の命令を必要とすることがない。というのは本発明はその情報をその単一サイクルの処理能力内で決定することができるからである。これは処理時間を減少させる。図面の簡単な説明本発明につき上述の、及びその他の利点は、添付の図面に基づき行う以下の説明によって一層理解を深めることであろう。図１は本発明のシステムを簡単に説明したブロックダイヤグラムである。図２は図１のシステムのプロセッサのブロックダイヤグラムである。図３は本発明に係る命令のフォーマットを示す。図４は本発明に従ってバイトレジスタ中にある特定の文字を捜し出すためのステップの大略を示すフローチャートである。図５は本発明に従ってバイトレジスタ中にある任意の文字を捜し出すためのステップの大略を示すフローチャートである。図６は本発明を具現化するハードウエアの第１実施例である。図７は本発明を具現化するハードウエアの第２実施例である。図８Ａおよび図８Ｂ、すなわち表１および表２は、各々４バイトおよび８バイトの真理表で、図６および図７の組合せ論理ユニットのためのブール論理を含むものである。図９は本発明を具現化するハードウエアの第３実施例である。図１０、すなわち表３は、図９の組台せ論理ユニットのためのブール論理を含む４バイトの真理表である。図１１はソースアドレスからターゲットアドレスへのターミネーション文字中に終了するバイト列をコピーする本発明の命令を使うステップのフローチャートである。発明の詳細な説明図１の３０は本発明を組み込むことができるタイプのコンピュータ全体を指す。コンピュータ３０は、プロセッサ３４、ランダムアクセスメモリー（ＲＡＭ）３６の形式で代表的には具現化されるメインメモリー、およびリードオンリーメモリー（ＲＯＭ）３８を含むことができるスタティックメモリー［static memor y］を相互に接続する例えばシステムバスのようなシグナルパス３２からなる。プロセッサ３４はロード／ストアアーキテクチャを有するマイクロプロセッサである。例えばこのプロセッサはSun Microsystems，Inc．から購入することができるSPARCマイクロプロセッサとか、IBM社から購入できるRISC System/6000マイクロプロセッサである。図２に示すようにプロセッサ３４はレジスタファイル４０と、命令レジスタ４１とを有する。あるいはプロセッサ３４はステートビット記憶装置［statebit s torage］４２とキャッシュ［cache］４６を有する。従来のロード／ストアアーキテクチャでは、データは計算することなくレジスタとメモリー間を移動し、計算はレジスタ内の値間で行われている。レジスタファイル４０は、レジスタ「ra」５０ａ，レジスタ「rb」５０ｂ、レジスタ「rc」５０ｃを含む複数の汎用レジスタ５０を有する。これらのレジスタは、場合によって異なるが代表的には４バイトとか８バイトの特定のバイト長である。レジスタ内容のフォーマットは、使用されるメモリーアドレシングスキーム如何で異なる。Big Endianメモリーアドレシングでは、レジスタのバイト０は内容上最上位ビットを含む。すなわちレジスタ中のバイトは０から始まって左から右へ連続的に番号が振られている。Little Endianメモリーアドレシングでは、レジスタのバイト０は内容上最下位ビットを含む。すなわちレジスタ中のバイトは０から始まって右から左へ連続的に番号が振られている。好ましい実施例についてはBig Endianメモリーアドレシングを使ったレジスタに関して記載されている。しかしLittle Endianメモリーアドレシングを使ったレジスタに適用される実施例は当業者には自明なことであろう。ステートビット記憶装置４２は、命令を制御するためのステートビット５１ａなどの１または２以上のステートビット５１を有している。このプロセッサは１または２以上のステートビット５1を一定の条件コードまたは状態を示すためにセットすることができる。プロセッサ３４は、ステートビット記憶装置４２ではなくレジスタファイル４０内のレジスタ５０を使うことができる。典型的にはプロセッサ３４はキャッシュ４６またはメモリー３６から命令を引き出し、それを命令レジスタ４１にストアする。図３は本発明を具現化するための命令のフォーマットを示す。典型的な命令５２は演算コード［opcode］６０，３つのレジスタ番号域、すなわちここではｒａ規則子６２、ｒｂ規則子６４およびｒc規則子６６と、あってもなくてもよいがテストフィールド６８とがある。演算コード６０は、「第１フィールド」とも呼ばれるが、プロセッサの命令セット内で一定の命令を特定する。演算コード６０は直接または間接に特定の命令を同定する。例えば演算コード６０は、本発明を具現化する命令に対応する「11 0000」のような二進数値たり得る。演算コード６０の大きさは命令セットアーキテクチャ次第で決まるが典型的には６ビットフィールドである。説明の便宜上、本発明の命令をここでは「FINDARBCHAR」または「FINDFIXEDCH AR」命令と呼ぶことにする。FINDARBCHAR命令は、任意の又は動的なターミネーション文字を取り扱うように明示的に設計されていることを別にすればFINDFIXE DCHAR命令と実質的に同一であるが、FINDFIXEDCHARはゼロバイトのような特定の固定的なターミネーション文字専用にされたものである。このようにターミネーション文字を変更する能力があることが望まれる場合とか、コンピュータを構築するときターミネーション文字が知られていない場合などでは、FINDARBCHAR命令が有利である。ターミネーション文字が動的なとき、典型的にはそれはレジスタ５０に記憶される。任意の又は動的なターミネーション文字のためにも、あるいはコンピュータを構築するときにターミネーション文字が未知であるときにFINDFIXEDCHAR命令を使うことができる。この場合は、FINDFIXEDCHAR命令はゼロバイトに等しいターミネーション文字用に設計される。FINDFIXEDCHAR命令が呼び出される前に、サーチされている列部分中に含まれているデータと、FINDFIXEDCHAR命令を呼び出す前のターミネーション文字にセットされた各バイトを有する同一長のマスク間とで排他的論理和［EXCLUSIVE-OR］が実行され、それによってターミネーション文字を含有するバイトをゼロバイトにセットする。FINDFIXEDCHARは次にそのゼロバイトを捜し出すのに使われ、それによってゼロバイトでないターミネーション文字を非明示的に取り扱う。FINDARBCBAR命令の場合は、上記の論理和は命令自体内で行われる。「第２フィールド」とも呼ばれるｒａ規則子６２は、レジスタｒａ５０ａを特定する。ｒａ規則子６２はレジスタｒａ５０ａのためのレジスタファイル中に入るインデックス、オフセットまたはポインターたり得る。「第３フィールド」とも呼ばれるｒｂ規則子６４は、レジスタｒｂ５０ｂを特定する。ｒｂ規則子６４はｒａ規則子６２と同様である。「第４フィールド」とも呼ばれるｒｃ規則子６６は、レジスタｒｃ５０ｃを特定する。ｒｃ規則子６６はｒａ規則子６２およびｒｂ規則子６４と同様である。３つのレジスタフィールド６２、６４、６６の大きさはサポートされるレジスタ数によって決まる。典型的には５ビットフィールドである。任意的に「第５フィールド」とも呼ばれるテストフィールド６８は、どの条件コードがセットされるべきなのかを特定する。典型的にはこれらの条件コードはブランチ［branches］その他の命令を無効にするのに使われる。セットされるかもしれない多数のステートビット５１があるとき、テストフィールド６８はそれらのどれが使われるのかを選択する。 FINDFIXEDCHARまたはFINDARBCHARのアセンブリ言語命令は、FBYTE ｒａ，ｒａｂ，ｒｃテストのように指定することができる。典型的には、より高いレベルのコピー命令を翻訳するときにコンパイラが、文字列のコピーを完遂するのに必要なあらゆる先行する、また後続する制御命令を含むFBYTE命令を作る。あるいはソースコード自体がコピーオペレーションを実行するアセンブリ言語で書かれたルーチンを呼び出す。図４はFINDFIXEDCHAR命令の実行中に行われるステップの全体を示す。必須的に、ブロック１００でｇｒ［ｒａ］の最下位ビット、すなわち「ｌｓｂ’ｓ」とここで呼ぶもの、によって特定されたバイトアドルスで始まるｇｒ［ｒｂ］のバイトを調べて特定の文字、すなわちターミネーション文字とか、その他の特定文字を捜し出す。使われる最下位ビット数はレジスタの大きさ、すなわちすべてのバイトのありかを記述するのに必要なビット数によって決まる。例えばレジスタが４バイトの長さであるとすれば、２ビットが場所０−３を記述するのに使われ、レジスタが８バイト長なら３ビットが場所０−７を記述するのに使われる。特定文字がブロック１０２で捜し出されたら、ブロック１０４でｇｒ［ｒｃ］、好ましくはそれの最下位ビットがそのターミネーション文字のバイトアドレスを特定するのに更新され、ブロック１０６で特定文字が発見されたことを表示手段を介して示す。例えばこの表示手段は、セットされる条件コード、または実行されるトラップである。ブロック１０４、１０６は順序を逆にして行われても構わない。ブロック１０２で特定文字を発見できなかったら、ブロック１０８で、ｇｒ［ｒｃ］、好ましくはそれの最下位ビットが調べ終わった列のバイトのすぐ後の列中にあるバイトのアドルスまたはこのアドレスを作るのに都合のよい値を特定するように更新される。ブロック１１０でその特定文字が発見されなかったことを表示する。例えばこの表示手段はセットされた条件コードであるか、実行されたトラップであることもある。ブロック１０８、１１０は逆に行われても構わない。あるいは条件コードを表示手段として使うのなら、ブロック１００の前に、特定文字が発見されなかったことを示すよう条件コードを初期化することができ、そしてその特定文字が発見されて初めて更新されるのであって、ブロック１１０で行われるステップが、ブロック１０２や１０８の後に行われるのではなく、ブロック１００の前に行われ行われてしまうのでもよい。同様に、この条件コードは、ブロック１００で調べられて特定文字が発見されたことを示すように初期化され、特定文字が発見されないときに初めて更新するようにすることもできる。すなわちブロック１０６で行われるステップをブロック１０２や１０４の後に行うのでなく、ブロック１００より前に行ってしまうわけである。条件コードは容易にテストすることができるステートビット５１のような条件ビットであるのが好ましい。あるいは条件コードは特定文字が発見されたか否かを示す値をロードされるレジスタであってもよい。図５はFINDARBCHAR命令の実行中に行われるステップの概略である。基本的にF INDFIXEDCHAR命令を実行するときに行われるのと同じステップであるが、ブロック２５０でｇｒ［ｒｂ］の内容が、論理的にマスクフィールドのついた排他的論理和化されている点で異なる。マスクフィールドは調べている列部分と同じ長さ、すなわちｇｒ［ｒｂ］と同じ大きさで、求められている特定のターミネーション文字の例の列を含んでいる。図６〜図１０は本発明に係るFINDFIXEDCHAR命令のハードウエアによる実施例を示す。図６、図７および図９においては、４バイトレジスタが使われているが、８バイトレジスタのような他の大きさのレジスタでも実施可能である。接続線上の斜線は信号またはデータの経路数を示す。図６、図７および図９は１バイト長のターミネーション文字の場合の実施例である。しかし当業者なら１バイト長以上の長さのターミネーション文字の場合にもこれら図６、図７および図９を変更して行うことが容易にできるであろう。図６においてターミネーション文字がテストされている列部分に発見されないときは、定数「ｎ」を付け加えることによって次の文字単位アドレスを別の命令が作ることができるようにｇｒ［ｒａ］の最下位ビットをクリアする。ここでｎはレジスタｇｒ［ｒｂ］内のバイト数である。あるいは図７において、ターミネーション文字が発見されないときは、そのFINDFIXEDCHAR命令内でｇｒ［ｒａ］の最下位ビットがクリアされ、そして定数「ｎ」がそれに付け加えられるのでもよい。図６において、３つのレジスタｇｒ［ｒａ］３００、ｇｒ［ｒｂ］３０２、ｇｒ［ｒｃ］３０４が次のように接続されている。レジスタｇｒ［ｒｂ］３０２の各バイト中のビットは、バイトをターミネーション文字と比較するため論理３０５に接続されている。この論理は例えば、１または２以上のＯＲゲート３０６であるか、または補足された入力値を使うＮＡＮＤゲート（図示せず）のようなＯｒゲートの同等物でもよい。プログラム可能論理回路［Programmable Logic Array］（ＰＬＡ）のような組合せ論理ユニット［combinatorial logic unit］（ＣＬＵ）３０８が論理３０５の出力、ＯＲゲート３０６として表されているものと、レジスタｇｒ［ｒａ］３００の最下位ビットとを相互に接続する。レジスタｇｒ［ｒａ］の他のビットはレジスタｇｒ［ｒｃ］３０４内の対応するビットに接続される。ＣＬＵ３０８の出力はオフセット信号３１０と発見された信号３１２である。レジスタｇｒ［ｒｃ］３０４の最下位ビットはオフセット信号３１０の値にセットされる。発見された信号３１２は、例えばステートビット５１のようなインジケータ３１４へその内容を送ることによって条件コードをセットするのに使うことができる。レジスタｇｒ［ｒａ］３００の最下位ビットはレジスタｇｒ［ｒｂ］３０２内のどのバイトがターミネーション文字のサーチを始めるかを表示し、またｇｒ［ｒａ］の他のビットはそのバイトの内容がメモリー中のどこにあるのかのアドレスを表示する。オペレーションのときは、レジスタｇｒ［ｒｂ］３０２内のバイトのビットは論理３０５を１文字につき１つのＯＲゲート３０６として殆ど同時に通過する。得られた結果（ｔ０〜ｔ３）がＣＬＵ３０８に入る。レジスタｇｒ［ｒａ］３００の最下位ビットもＣＬＵ３０８へ入力として入り、レジスタｇｒ［ｒａ］のその他のビットはレジスタｇｒ［ｒｃ］３０４中の対応する場所にコピーされる。ＣＬＵ３０８はオフセット信号３１０と発見信号３１２の２つの出力を作り出す。発見信号３１２はターミネーション文字がレジスタｇｒ［ｒｂ］３０２に発見されたか否かを特定する。ターミネーション文字が発見されたときは、オフセット信号３１０がそのターミネーション文字のｇｒ［ｒｂ］３０２内のありかを特定する。そうでないときはオフセット信号３１０はゼロである。レジスタｇｒ［ｒｃ］３０４の最下位ビットはオフセット信号３１０の値にセットされる。図７に示す別の実施例ではターミネーション文字が発見されないときは、レジスタｇｒ［ｒａ］のアドルスがその列中の次の未だ調べられていないバイトのアドレスを特定するように更新される。この実施例では、３つのレジスタｇｒ［ｒａ］３５０，ｇｒ［ｒｂ］３５２，ｇｒ［ｒｃ］３５４が次のように相互に接続されている。レジスタｇｒ［ｒｂ］３５２のバイトのビットは、１バイトを１ターミネーション文字と比較するように論理３５５に接続される。この論理は例えば１または２以上のＯＲゲート３５６またはＯｒゲート同等物がなり得る。ＰＬＡのような組合せ論理ユニット（ＣＬＵ）３５８が論理３５５の出力、ＯＲゲート３５６として表されているものと、レジスタｇｒ［ｒａ］３５０の最下位ビットとを相互に接続する。レジスタｇｒ［ｒａ］のその他のビットは演算数を１づつ微増させるような加算演算を行える加算装置［addition unit］（ＡＵ）３６０中に入力される。ＡＵ３６０は例えば加算器である。ＣＬＵ３５８はオフセット信号３６２と発見信号３６４を出力する。オフセット信号３６２の内容はレジスタｇｒ［ｒｃ］３５４の最下位ビット中にコピーされる。発見信号３６４の逆値［the inverse of the value］がＡＵ３６０に入力として入れられる。ＡＵ３６０の出力はｇｒ［ｒｃ］３５４の対応する最下位ビットに接続される。発見信号３６４はまたその値を例えばステートビット５１のようなインジケータ３６６に送ることによって条件コードをセットするのに使うこともできる。オペレーションに当たっては、レジスタｇｒ［ｒｂ］３５２のバイト内のビットは論理３５５を殆ど同時に通って１バイトごとに１つのＯＲゲートとして表される。得られた結果の（ｔ０〜ｔ３）はＣＬＵ３５８に送られる。レジスタｇｒ［ｒａ］３５０の最下位ビットはＣＬＵ３５８に第２の入力として送られ、レジスタｇｒ［ｒａ］のその他のビットはＡＵ３６０に入力として送られる。ターミネーション文字が発見されたときは、オフセット信号３６２がｇｒ［ｒｂ］３５２内のそのターミネーション文字のありかを特定する。発見されないときはオフセット信号３６２はゼロで、ｇｒ［ｒｂ］３５２の最初のバイトのありかを特定する。レジスタｇｒ［ｒｃ］３５４の最下位ビットはオフセット信号３６２の値にセットされる。発見信号３６４の逆値がＡＵ３６０に送られる。その発見された信号がゼロなら、ターミネーション文字が発見されないと表示し、そうするとＡＵ３６０がＡＵへのその他の入力として特定されたアドレスに１を加え、ｇｒ［ｒｃ］中の対応する最上位ビット、すなわち最下位ビット以外のビットが結果にセットされる。発見された信号がターミネーション文字が発見されたことを示す１なら、ＡＵ３６０の出力はその他の入力として特定されたアドレスでｇｒ［ｒｃ］中の対応する最上位ビットが結果にセットされる。表１および表２は各々、図６および図７のＰＬＡの３０４および３５８の真理値表である。表１は４バイトの真理値表で、表２は８バイトの真理値表である。これらの真理値表で「ｘ」はその入力値が０か１かに拘わらず同じ出力が作られることを示す。これらの真理値表の各々は、適当なゲートレベルの相互接続仕様を作るSynops is Corp．から購入できるSynopsisのような論理合成プログラムへの入力として使うことができる。図９は本発明の実施例を具体化するためのハードウエアを示し、バイト列中の１つのエンドバイトが、ターミネーション文字が発見されるか特定のエンドバイトがサーチされるまでそのどちらが先に生ずるかに関係なくバイト列がターミネーション文字をサーチするように特定されることができる。４つのレジスタｇｒ［ｒａ］４００，ｇｒ［ｒｂ］４０２，ｇｒ［ｒｃ］４０４，ｇｒ［ｒｄ］４０６が次のように相互接続されている。ｇｒ［ｒａ］およびｇｒ［ｒｄ］の最上位ビットが等しいときは、レジスタｇｒ［ｒｄ］４０６の最下位ビットはレジスタｇｒ［ｒｂ］３４２内のバイトをそのバイトを含めてターミネーション文字を求めるよう表示し、ｇｒ［ｒｄ］のその他のビットはそのバイトの内容のメモリー中のある場所のアドレスを表示する。ｇｒ［ｒｄ］によって特定されたバイトに到着する前にターミネーション文字が発見されたら、サーチは終了する。レジスタｇｒ［ｒｄ］の最下位ビットは入力として組合せ論理ユニット４０８中に送られる。最下位ビット以外のｇｒ［ｒｄ］のビットは比較論理ユニット４１２に入力として接続される。最下位ビット以外のｇｒ［ｒａ］のビットも比較論理ユニット４１２に入力として接続される。比較論理ユニット４１２の結果はＣＬＵ４０８へ入力として送られる。ｇｒ［ｒａ］４００の最下位ビットもＣＬＵ４０８へ入力として送られる。レジスタｇｒ［ｒｂ］４０２のバイト中のビットは１バイトを１ターミネーション文字と比較するために論理４１９へ接続される。論理４１９は例えば１または２以上のＯＲゲート４２０か、Ｏｒゲート同等物たり得る。例えばＯＲゲート４２０のような論理４０２の出力もＣＬＵ４０８への入力となる。レジスタｇｒ［ｒａ］４００のその他のビットはレジスタｇｒ［ｒｃ］４０４内の対応するビットに接続される。ＣＬＵ４０８の出力は、オフセット信号４２２、発見信号４２４、ラースト信号４２６および好ましくは誤り信号４２８である。オフセット信号４２２はｇｒ［ｒｃ］４０４の最下位ビットに接続される。使っている条件コードをセットするため、発見信号４２４をインジケータ１４３０に接続することができ、ラースト信号４２６をインジケータ２４３２に接続することができ、そして誤り信号４２８をインジケータ３４３３に接続することができる。インジケータ４３０、４３２、４３３は例えばステートビット５１でもよい。あるいはインジケータ１、インジケータ２の両方を使わずにダンインジケータ［done indicator］とも呼ばれる１個のインジケータ４３４を使ってサーチが終了したことを表示することもできる。このダンインジケータは、発見信号４２４およびラースト信号４２６の各値に行われる論理和演算の結果に等しい値をもつ。ダンインジケータはターミネーション文字が発見されたか又はラースト文字が調べられたかのいずれかを指定することができるが、これら２状態のどちらが発生したのかは表示しない。また、誤り信号４２８は実際の設置においては無視されてしまうこともある。演算に当たっては、最下位ビットよりもｇｒ［ｒｄ］のビット４０６が、また、最下位ビットよりもｇｒ［ｒａ］のビット４００が比較論理ユニット４１２に入力として入れられ、そこでこれら２値が比較され、それらが等しいか否かを表示し、等しいなら１を戻し等しくないなら０を戻す。サーチされているバイトのアドレスがサーチされるべき最後のバイトのアドレスを含んでいるときは、それらの値は等しい。比較論理ユニット４１２の出力は入力としてＣＬＵ４０８に入る。レジスタｇｒ［ｒｂ］４０２のバイト中のビットは、１バイトごとに１個の論理和ゲート４２０として表された論理４１９を事実上同時に通過する。結果（ｔ０〜ｔ３）がＣＬＵ４０８に入れられる。レジスタｇｒ［ｒａ］４００およびｇｒ［ｒｄ］４０６の最下位ビットも入力としてＣＬＵ４０８に入れられる。レジスタｇｒ［ｒａ］４００の他のビットはレジスタｇｒ［ｒｃ］４０４の対応する箇所にコピーされる。図９において、ＣＬＵ４０８は、オフセット信号４２２、発見信号４２４、ラースト信号４２６および誤り信号４２８の４つの出力を作る。誤り信号４２８はなくてもよいし、発見信号４２４とラースト信号４２６は１つのダン信号にまとめることができる。発見信号４２４はターミネーション文字がレジスタｇｒ［ｒｂ］４０２中に発見されたか否かを示す。もしターミネーション文字が発見されたのであれば、オフセット信号４２２がそのターミネーション文字のｇｒ［ｒｂ］４０２中の存在位置を示す。発見されなければオフセット信号４２２がｇｒ［ｒｂ］４０２の最初のバイトを示す。ｇｒ［ｒｃ］４０４の最下位ビットがそのオフセット信号４２２の値にセットされる。図９に示された実施例は図７について説明した排他的論理和の実施例を付加することによって動的ターミネーション文字を処理するように修正することができる。同様に、図９の実施例は図７について説明した付加ユニットを付けるように修正することもできる。表３は図９のＰＬＡ４０８のための４バイト真理値表である。真理値表１および２と同様、真理値表３も論理合成プログラムへの入力として使用することができる。「ｘ」は、その入力値が０か１か同じ出力が作られることを示す。括弧内の値はエラー状態、すなわち終了アドレスが開始アドレスより小さいときを示す。一般にその他のデータ値はエラー状態が発生したときは無視されるが、プロセッサによってはそうしたエラーをチェックしないものもある。したがって表では出力はエラー状態について定義する。表中に示された値はエラーについての好ましい値であるが、その他のどんな値でも使うことができる。図１１はソースアドレスからターゲットアドレスへの空終了バイト列をコピーするためのFINDFIXEDCHAR命令を使うときに行われるステップを示す。図１１もまたFINDARBCHAR命令を使うように修正することができる。これらのステップはより高いレベルのコンピュータプログラミング言語では、コピー指示呼出しすなわちサブルーチン呼出しに応えて実行される。コピー指示は、ソースパラメータがターミネーション文字で終了するバイト列のアドレスを、またターゲットパラメータがその列がコピーされるべきアドレスを指定する場合には、例えばコピーせよ［COPY］（ソース、ターゲット）と指示される。ソースアドレスおよびターゲットアドレスはレジスタその他の比較的容易にアクセスできる一時記憶装置に既にロードされていることが前提である。例えば、ソースアドレスがロードされるレジスタはｇｒ［ｒａ］と呼ばれる。簡略化して説明すると、図１１ではソースアドレスおよびターゲットアドレスの最下位ビット、すなわちレジスタ内のバイトオフセットを特定するビットは、同じである。そうでないときは追加的にアラインメント演算命令および桁送り命令が使われる。基本的にバイトの列はレジスタに一杯のバイトを１度にコピーすることによってソースアドレスからターゲットアドレスへとコピーされる。レジスタ一杯のバイトはレジスタｇｒ［ｒｂ］にロードされ、ｇｒ［ｒａ］の最下位ビットで指定されたｇｒ［ｒｂ］内のオフセットで始まる内容につきターミネーション文字如何が調べられる。ターミネーション文字が発見されたらｇｒ［ｒａ］の最下位ビットで指定された存在箇所とそのターミネーション文字の存在箇所との間のｇｒ［ｒｂ］内容が包含的にターゲットアドレスで指定された適当なアドレスに記憶される。ターミネーション文字が発見されないときは、ｇｒ［ｒａ］の最下位ビットで指定されたオフセットで開始するｇｒ［ｒｂ］内容が、最後までターゲットアドレスで指定された適当なアドレス中にストアされｇｒ［ｒａ］が次のコピーされるべき文字のアドレスを指定するように更新される。具体的には図１１に示すように、ブロック５５０でデータがソースアドレスを使ってｇｒ［ｒｂ］にロードされる。ブロック５５２でFINDFIXEDCHAR命令またはFINDARBCHAR命令が実行される。好ましくはソースアドレスつまりｇｒ［ｒａ］およびデータつまりｇｒ［ｒｂ］はパラメータとして呼出しに入れられるのがよい。「ネクスト」とも呼ばれる汎用レジスタｇｒ［ｒｃ］および、ここでは「テスト」と呼ばれるテストビットが出力パラメータとして使われる。ターミネーション文字がブロック５５２で発見されたか否かを決定するためブロック５５４で調べられる。もし発見されたなら制御がブロック５５６へ送られ、発見されないなら制御はブロック５５８へ送られる。ブロック５５６では「ｎ」がｇｒ［ｒｂ］中のバイト数を指すとして、ソースのモジュロとｎ、すなわちｎでソースを割った残りと、次のモジュロとｎとの間のｇｒ［ｒｂ］中のデータのバイトを、ターゲットアドレスにストアする。ブロック５５８で、ソースに示されたバイトを含むその後のｇｒ［ｒｂ］中のバイト数にカウントセットする。ブロック５６０で、ターゲットアドレスから開始してｇｒ［ｒｂ］のバイト数のカウントをストアする。ブロック５６２で、ソースの最下位ビットをゼロにセットする。ブロック５６４でソースをｎだけ微増する。ブロック５６６でターゲットをｎだけ微増する。ブロック５６４と５６６は順序をとちらにしても実行可能である。次に制御をブロック５５０に移す。図１１のステップは開始バイトは勿論ｇｒ［ｒｂ］中の末端バイトをも指定するように修正することができる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．第１のレシスタ中の文字列の１部分を記憶し、該第１レジスタ中の存在場所を指摘する開始場所を指定し、プロセッサーで命令を受け取り、該命令に応えて次の処置を単一命令中で実行し、すなわち、上記開始場所と同一場所またはそれより後の場所で上記第１レジスタ中に記憶されている複数の文字と上記特定の文字とを同時に比較し、その特定文字が発見されたら、該特定文字の存在場所を示すアドレスをレジスタ中に保存し、その特定文字が発見されなければ、上記文字列の調べ終わった部分のすぐ次の文字列中の文字を指摘するアドレスを第２のレジスタに保存する、というステップを有することを特徴とするプロセッサーにアクセスできるメモリー中に記憶された可変長文字列中にある特定の文字を発見する方法。２．特定の文字が発見されたか否かをプロセッサーが表示するステップをさらに有することを特徴とする請求項１に記載の方法。３．特定の文字が発見されたか否かの表示が条件コードをセットするステップも含むことを特徴とする請求項２に記載の方法。４．特定の文字が予め定められた固定値であることを特徴とする請求項１に記載の方法。５．特定の文字が動的値であることを特徴とする請求項１に記載の方法。６．特定の文字が空文字であることを特徴とする請求項１に記載の方法。７．特定の文字が１バイト長であることを特徴とする請求項１に記載の方法。８．特定の文字が２バイト長以上であることを特徴とする請求項１に記載の方法。９．命令を受け取ることが単一の命令しか受け取らないことを特徴とする請求項１に記載の方法。１０．第１のレジスタ中の文字列の１部分を記憶し、該第１レジスタ中の存在場所を指摘する開始場所を指定し、上記第１レジスタ中の存在場所を指摘する終端場所を指定し、該第１レジスタ中に保存されている複数の文字を書き込む開始場所および終端場所を特定の文字と比較し、プロセッサーで命令を受け取り、該命令に応えて次の処置を単一命令中で実行し、すなわち、上記開始場所と終端場所とを含むそれら場所間の複数の場所で上記第１レジスタ中に記憶されている複数の文字と上記特定の文字とを同時に比較し、その特定文字が発見されたら、該特定文字の存在場所を示すアドレスをレジスタ中に保存し、その特定文字が発見されなければ、上記文字列の調べ終わった部分のすぐ次の文字列中の文字を指摘するアドレスをレジスタに保存する、というステップを有することを特徴とするプロセッサーにアクセスできるメモリー中に記憶された可変長文字列中にある特定の文字を発見する方法。１１．プロセッサーで命令を受け取り、該命令に応えて、サーチされている文字部分と動的文字を複製した連続を含む基準値［ reference value］との間で排他的論理和演算を実行し、該排他的論理和演算が何らかの文字の存在場所でゼロ結果を出すときは、そのゼロ結果の存在場所を示すアドレスをレジスタ中に保存し、排他的論理和演算がいずれの文字の存在場所でもゼロ結果を出さないときは、その文字列の調べ終わった部分のすぐ次の文字列中の文字を指摘するアドレスレジスタに保存する、というステップを有することを特徴とするプロセッサーで可変長文字列中にゼロ値によって表される文字以外の動的文字を発見する方法。１２．排他的論理和演算が調べたバイトの存在場所のいずれかにつきゼロ結果を出すか否かを表示するステップをさらに有することを特徴とする請求項１２に記載の方法。１３．ソースアドレスを使って文字列の１部分をロードし、該文字列の１部分を第１のレジスタに記憶させ、該第１レジスタ中に存在場所を指摘する開始場所を指摘し、プロセッサーで命令を受け取り、該命令に応えて次の処置を単一命令中で実行し、すなわち、上記開始場所と同一場所またはそれより後の場所で上記第１レジスタ中に記憶されている複数の文字と上記特定の文字とを同時に比較し、その特定文字が発見されたら、該特定文字の存在場所を示すアドレスをレジスタ中に保存し、その特定文字が発見されなければ、上記文字列の調べ終った部分のすぐ次の文字列中の文字を指摘するアドレスを第２のレジスタに保存し、その特定文字が発見されたら、ソースアドレスとそのターミネーション文字のアドレスとの間に文字列の部分のバイトをターゲットアドレスに保存し、その特定のターミネーション文字が発見されなければ、その文字列のその部分の最後までソースアドレスによって特定されるバイトの開始端からのその文字列のその部分をターゲットアドレスに保存し、文字列のその部分の長さだけソースアドレスを微増させ、文字列のその部分の長さだけターゲットアドレスを微増させ、そしてソースアドレスの最下位ビットをゼロにセットする、というステップを有することを特徴とするソースアドレスからターゲットアドレスに特定のターミネーション文字で終る可変長文字列を複製する方法。１４．第１のレジスタ中の文字列の１部分を記憶し、該第１レジスタ中の存在場所を指摘する開始場所を指定し、プロセッサーで命令を受け取り、該命令に応えて次の処置を単一命令中で実行し、すなわち、上記開始場所と同一場所またはそれより後の場所で上記第１レジスタ中に記憶されている複数の文字と上記特定の文字とを同時に比較し、その特定文字が発見されたら、該第１レジスタ中の該特定文字の存在場所に対応する最下位ビットを第３のレジスタ中に保存し、その特定文字が発見されなければ、上記第１レジスタ中の特定文字の存在場所に対応する最下位ビットを上記第３レジスタにセットし、その特定文字が発見されなければ、上記第１レジスタの初めのアドレスに対応する最下位ビットを上記第３レジスタにセットし、そして、その特定文字が発見されたか否かを表示する、というステップを有することを特徴とするプロセッサーにアクセスできるメモリー中に記憶された可変長文字列中にある特定の文字を発見する方法。１５．特定の文字を求めて第１レジスタ中の複数の文字を調べる前に第１レジスタの内容とその特定文字の複製された連続を有する基準値の内容とを排他的論理和演算するステップを有することを特徴とする請求項４に記載の方法。１６．１または２以上のデータ文字を保存することができる第１のレジスタと、該第１レジスタ中に入るオフセットを指定する最下位ビットと上記第１レジスタの内容のメモリーのアドレスを指定する最上位ビットとを有する第２のレジスタと、該第１レジスタ中に入るオフセットを指定する最下位ビットと上記第２レジスタの最上位ビットの内容のコピーを保持する最上位ビットとを有する第３のレジスタと、特定文字と多数のバイトとを同時に比較するバイト比較論理であって、上記第１レジスタの文字に結合される１または２以上のＯＲ−ＧＡＴＥＳを有し、これらＯＲ−ＧＡＴＥＳは１文字が１個のＯＲ−ＧＡＴＥに結合されるように、また１個のＯＲ−ＧＡＴＥは１文字に結合されるように配列されたものと、上記バイト比較論理の出力および上記第２レジスタの最下位ビットに結合される入力を有する組合せ論理ユニットであって、上記第１レジスタ中に入るオフセットを示し、かつ、上記第３レジスタの最下位ビットに送られるオフセット信号出力と上記特定文字が発見されたか否かを示す発見信号出力とを出すもので、特定の文字を発見したときは上記オフセット信号出力が上記第１レジスタ中に特定の文字の存在場所を特定するオフセットにセットされ、特定文字を発見しないときはゼロにセットされる組合せ論理ユニットと、を有することを特徴とするコンピュータに可変長文字列中に特定の文字を発見する装置。１７．ＯＲゲートが１個の文字中のビットに接続され、第１レジスタ中の各文字が1個のＯＲゲートに接続されるように上記第１レジスタに接続される１または２以上のＯＲゲートであって、第１レジスタのビットが接続されるＯＲゲートに入力として接続されるものを上記論理が有することを特徴とする請求項１７に記載の装置。１８．第２レジスタの他のビットに接続される第１の入力と、発見した信号の出力の逆値に接続される第２の入力とを有し、さらに、上記第３レジスタの他のビットに接続される出力を有する加算器をさらに有することを特徴とする請求項１７に記載の装置。１９．データの１または２以上のバイトを保存することができる第１のレジスタと、上記第１レジスタ中に入る開始オフセットを指定する最下位ビットと、該第１レジスタ中のデータに関連するメモリーのアドレスを開始するオフセットロケーションに指定するための最上位ビットを有する第２のレジスタと、上記第１レジスタ中に入るオフセットを指定するための最下位ビットと、上記第２レジスタの最上位ビットの内容のコピーを保持するための最上位ビットとを有する第３のレジスタと、上記第１レジスタ中に入る終端のオフセットを指定するための最下位ビットと、第１レジスタ中のデータに関連するメモリーのアドレスを上記終端のオフセットロケーションに指定するための他のビットとを有する第４のレジスタと、ゼロ値にされたターミネーション文字と多数のバイトとを同時に比較するバイト比較論理であって、上記第１レジスタのバイトに結合される１または２以上のＯＲ−ＧＡＴＥＳを有し、これらＯＲ−ＧＡＴＥＳは上記第１レジスタ中のバイト各々が１個のＯＲ−ＧＡＴＥに結合され、また各々のＯＲ−ＧＡＴＥが単一バイトに結合されるように配列されたものと、上記第４レジスタの他のビットに結合される第１の入力と、上記第２レジスタの他のビットに結合される第２の入力とを有するアドレス比較ユニットであって、上記第１および第２の入力が同じメモリーのアドレスを指定するか否かを決定すること、およびその決定の結果を表示する出力を出すことができるものと、上記バイト比較論理の出力、上記第２レジスタの最下位ビット、上記第４レジスタの最下位ビットおよび上記比較論理ユニットの出力に結合される入力を有する組合せ論理ユニットであって、上記第１レジスタ中に入るオフセットを示し、かつ、上記第３レジスタの最下位ビットに送られるオフセット信号出力と、特定文字が発見されたか否かを示す発見信号出力とを出すもので、上記オフセット信号出力は特定文字が発見されたら上記第１レジスタ中の特定文字の存在場所を指定するオフセットにセットされ、特定文字が発見されなければゼロにセットされるもので、第４レジスタの最下位ビットに指定される最後のオフセットが調べられたか否かを示すラースト信号出力と、エラーが発生したか否かを示すエラー信号出力とを有することを特徴とするコンピュータで文字列中の特定の文字を発見する装置。２０．上記論理が上記第１レジスタに接続された１または２以上のＯＲゲートを、ＯＲゲートが単一バイト中のビットに接続され第１レジスタ中の各バイトが単一のＯＲゲートに接続されるように備え、第１レジスタのビットがそれらが接続されるＯＲゲートに入力として接続されていることを特徴とする請求項２０に記載の装置。２１．上記発見信号出力と上記ラースト信号出力とがそれらが接続されるＯＲゲートに入力として接続されていることを特徴とする請求項２０に記載の装置。２２．第１のレジスタに１または２以上の文字を記憶し、第２のレジスタの第１の部分に上記第１レジスタ中に記憶された第１の文字のアドレスを記憶し、上記第２レジスタの第２の部分に上記第１部分に記憶されたアドレスからのオフセットであって特定の文字を求めてサーチを開始する第１レジスタ中のバイトのロケーションを示すものを記憶し、上記第２レジスタの第２部分に指定されたバイトロケーションに存在するか、またはそれより後に存在する第１レジスタの中の複数の文字を同時にサーチし、特定文字を発見したら、第３のレジスタに第１レジスタ中のその特定文字の存在場所を示すアドレスを保存し、特定文字を発見しなかったら、その文字列の調べ終わった部分のすぐ次の可変長文字列中の文字を指摘するアドレスを第３レジスタに記憶する、というステップを有することを特徴とする可変長文字列中に特定文字の発生したことを探知する方法。２３．データの１または２以上の文字を保存することができる第１のレジスタと、該第１レジスタ中に入るオフセットを指定する最下位ビットを有する第２のレジスタであって第１レジスタの内容のメモリーアドレスを指定する最上位ビットを有するものと、上記第１レジスタ中に入るオフセットを指定する最下位ビットを有する第３のレジスタであって、第２レジスタの最上位ビットの内容のコピーを保持する最上位ビットを有するものと、多数のバイトを特定文字と同時に比較するバイト比較論理であって、１出力と各構成部分が、第１レジスタ中の文字中から得られるビットを入力として備え、また第１レジスタ中の１個の構成部分に入力を供給するように配置された１または２以上の構成部分を有するものと、バイト比較論理の出力および第２レジスタの最下位ビットに接続される入力を有する組合せ論理ユニットであって、上記第１レジスタ中に入るオフセットを示し上記第３のレジスタの最下位ビットに送られるオフセット信号出力と特定文字が発見されたか否かを示す発見信号出力とを出すもので、上記オフセット信号出力は特定文字が発見されたときは上記第１レジスタ中に特定文字の存在場所を指定するオフセットにセットされ、特定文字が発見されないときはゼロにセットされるものと、を有することを特徴とするコンピュータで可変長文字列中に特定の文字を発見する装置。