JPH09503327A - 可変長の文字ストリング用のプロセッサ - Google Patents

Abstract

(57)【要約】 可変長の文字ストリングＡ、Ｂ用のプロセッサは、両者の間の一致条件、不一致条件、比較差条件の高速検出に役に立つものである。その長さが文字ストリング終了マークによって区切られる文字ストリングは、データ経路幅に対応するバイト・カウントを備えた連続サブストリングに分割され、一致、不一致、バイト終了マークを検出するように処理される。それぞれのサブストリングは、オペランド・レジスタ（１６、１８）を介して演算論理ユニット（２０）と、論理ユニット（２２）と、比較器ユニット（２４）とに並列に経路指定され、同時に処理される。演算ユニット（２０）は一方のサブストリングからもう一方のサブストリングを減算し、論理ユニット（２２）は両方のサブストリングを互いに比較し、比較器ユニット（２４）は両方のサブストリングのバイトを事前にストリング終了マークに設定されたマーキング・レジスタ（２６）の内容と比較する。これらの操作は１回のマシン・サイクル中に実行される。比較器ユニットからの出力信号は両方のサブストリングが等しいことを示すように機能し、論理ユニットからの出力信号は両方のサブストリングが等しくないことを示すように機能し、演算ユニットからの繰上り信号は、２つのサブストリングのどちらが大きい方でどちらが小さい方かを同時に示すように機能する。

Description

【発明の詳細な説明】 可変長の文字ストリング用のプロセッサ 本発明は、プログラム命令によって対単位でアドレス可能であり、それからデ ータ経路幅に対応するサブストリングが２つのオペランド・レジスタに転送され る文字ストリングを格納する複数の記憶ユニットからなるシステムを含み、処理 操作を実行する演算論理ユニットを含み、処理の結果から得られ、プログラムの 分岐を制御する信号を格納する条件コード回路を含み、記憶ユニット内の文字ス トリングの対のサブストリングを順次アドレス指定し、各種ユニットの動作とそ れらの間の転送を連続マシン・サイクルで制御する制御ユニットを含む、可変長 の文字ストリング用のプロセッサに関する。 データベースを照会するコンピュータ・アプリケーションや、テキスト処理と 高水準プログラミング言語のサポートの分野のアプリケーションでは、大量の文 字ストリングの処理が必要になる。一般的に言えば、文字ストリングとは、可変 長のバイト列から構成されるデータ要素である。文字ストリングの長さは、記憶 ユニットのサイズによってのみ限定され、１バイトから多数のバイトの範囲に及 ぶ可能性がある。これは、長さコード、あるいは文字ストリングに含まれ、その ス トリングの末尾を示す特殊文字によって判定することができる。通常、文字スト リング命令は、様々な長さの文字ストリングを処理しなければならない。頻繁に 行われる類の処理としては、２つの文字ストリングの比較、互いに一致するか互 いに異なる第１のバイト対の検出、文字ストリングＡと文字ストリングＢ内の何 らかの文字ストリングの検出、文字ストリング内のサブストリングの探索、ある 文字ストリングを別の記憶位置への移動などがある。 文字ストリング用の複合命令には３つのオペランドがある。すなわち、第１の 文字ストリングＡのアドレスと、第２の文字ストリングＢのアドレスと、文字ス トリングＡおよびＢの末尾をマークする第３のオペランドとしてのストリング終 了バイトのアドレスであって、ＡとＢは可変長である。このような命令を実行す るには、一連の操作が必要である。互いに一致しない１つのバイト対またはスト リング終了バイトを検出するまで、第１のオペランドを表す文字ストリングを左 から右にバイト単位で第２のオペランドを表す文字ストリングと比較する。両方 の文字ストリングのストリング終了バイトが同じビット位置で検出される場合、 両方の文字ストリングは等しい。２つの文字ストリングの一方だけでストリング 終了バイトが検出される場合、この文字ストリングの方が短いので、小さい方と 見なされる。これに対して、ストリング終了文字ではなく、不一致バイト対が検 出される場合は、２つのオペランドのうちのどちらが小さい方かを判定するため に、 両方のバイトを比較しなければならない。したがって、この命令の実行は、文字 ストリングＡ内のストリング終了バイトの探索、文字ストリングＢ内のストリン グ終了バイトの探索、不一致を検出するための両方の文字ストリングの比較、ど ちらの文字ストリングの方が小さいかを判定するために一方の文字ストリングか らもう一方の文字ストリングを減算することという各種フェーズを含む。このよ うな様々な操作を実行するには、マイクロプロセッサの制御および処理時間にお いて相当なオーバヘッドを必要とする。 文字ストリング命令の実行の高速化のためには、複数のバイトを並列に比較可 能な回路の方が優れていることは周知である（米国特許第４８９６１３３号）。 このような構成の場合、１回の比較操作によって文字ストリング内の特定の制御 文字を検出することが可能であり、その場合、この制御文字の複数コピーがオペ ランド・レジスタのすべてのバイト位置に格納され、そのストリングの８バイト と同時に比較される。一致が検出されると、マイクロプログラムの制御下で次の プログラム命令への分岐が行われる。代替ケースでは、追加の文字ストリングを 使用してこの比較が繰り返される。この比較操作は、複数の排他ＮＯＲ回路から なるバンクによって、またはこの構成が使用されるプロセッサの演算論理ユニッ トによって実行することができる。ただし、この構成が適しているのは、上記の 操作フェーズの一部を並列実行する場合に限られる。 従来のデータ処理システムでは、中央処理装置内に存在する各種機構を使用す ることによってマイクロプログラムが実行する特殊文字ストリング命令を提供す ること（米国特許第４５５６９５１号）も最先端技術である。このような命令で は、処理すべき文字ストリングの長さは、その命令に含まれ、ストリングの到達 範囲内のバイト数を表す長さコードによって指定される。また、文字の比較は、 プロセッサの演算論理ユニットの動作によって実行される。このようなシステム の場合、文字ストリング、サブストリング、または個々の文字同士の一致または 不一致を示し、プログラムの後続部分の分岐を制御するために、出力の一部とし て生成される条件コードが使用される。ただし、この構成でも、冒頭に説明した 操作フェーズを実行するために不可欠な多数のマイクロプログラム・ステップの ために相当なオーバヘッドが必要になる。 本発明の関心事は、上記の短所を回避し、並列処理の原理をさらに利用する、 文字ストリング用の改良されたプロセッサを規定することである。上記の問題を 解決するための本発明の構成は、請求の範囲１によって示されている。請求の範 囲２ないし７は、有益な本発明の構成及び更に進歩した形態を示している。 下記の図面を利用して、本発明の好適な構成の例を以下に説明する。 第１図は、本発明に対応する文字ストリング・プロセッサのブロック図である 。 第２図は、第１図の構成の動作方法を説明するための文字ストリングの処理中 の一致条件と不一致条件を示す表である。 第３図は、第１図の構成で使用するための結果スコア論理回路のブロック図で ある。 第４図は、第１図のプロセッサの制御ユニットで使用するマイクロプログラム の流れ図である。 第１図のプロセッサは、ローカル・メモリ１０と、演算ユニット２０と、制御 ユニット４０とを含む。これらのユニットは、従来の方法で構築されているので 、ここではこれ以上詳細に説明しない。記憶装置１０は、容量が限定された高速 記憶装置で、プロセッサ・チップ上に搭載され、マルチプレクサ１３により、従 来どおり個別の半導体チップを含む記憶ユニット１２に接続されている。記憶ユ ニット１２は多数の文字ストリングを含み、この文字ストリングは全体で１つの データベースなどを形成する可能性がある。それぞれの文字ストリングは複数の バイトから構成され、それぞれのバイトは１つの文字を表す。ただし、文字とバ イトとの間には、１バイトで２文字を表すなど、他の関係も選択可能である。１ つの文字ストリングに属す文字の数は可変であり、広い範囲内で自由に選択する ことができる。制限とは、記憶装置の容量を意味するだけにすぎない。１つの文 字ストリングの長さ は、そのストリングの最後のバイトによって表され、処理中にストリングの末尾 を示す、ストリング終了文字によって決まる。現行のアプリケーション・プログ ラムには、この処理を行う文字ストリング命令が含まれ、このような命令は、通 常、長さが異なるが互いに関連のある２つの文字ストリングをアドレス指定し、 その処理を制御する。典型的な形式の処理としては、等しいか等しくないかのテ スト、どちらの文字ストリングが大きい方かまたは小さい方かの判定、たとえば 、英字順などの事前定義済みの順序付け方式でどちらの文字ストリングがもう一 方の文字ストリングより先に来るかの判定などがある。これは、左から右に、不 一致バイトを伴う第１のバイト位置を確立するために、両方の文字ストリングを 対にしてその個々のバイトをテストすることによって行われる。文字ストリング 命令には３つのオペランドがある。すなわち、第１の文字ストリングＡのアドレ スと、第２の文字ストリングＢのアドレスと、通常は長さが異なる両方の文字ス トリングの末尾をマークするためにプログラマが選択する、第３のオペランドと してのストリング終了バイトのアドレスである。文字ストリング命令を含むアプ リケーション・プログラムは記憶装置１２に格納される。文字ストリング命令を 実行するマイクロプログラムは制御記憶装置内にあり、この装置は図示しないが 、制御ユニット４０の一部である。ローカル記憶装置１０には、一度に文字スト リングの一部ずつ、徐々に記憶装置１２からロードされる。 記憶装置１０の出力は、バス１４および１５を使用してオペランド・レジスタ １６および１８に接続され、それぞれのレジスタは４バイトのサブストリングを 受け入れるように設計されている。制御ユニット４０の制御下でレジスタ１６お よび１８は、毎回、処理すべき２つの文字ストリングＡおよびＢの第１のサブス トリングから始まって、１マシン・サイクル中に同時にロードされる。ＡとＢは 現行文字ストリング命令内のオペランド・アドレスによってアドレス指定される 。以下の説明では、これらのサブストリングもＡおよびＢと呼ぶが、サブストリ ングＡはレジスタ１６に格納され、サブストリングＢはレジスタ１８に格納され る。演算ユニット２０、論理ユニット２２、比較器ユニット２４は、バス１７お よび１９を使用して、オペランド・レジスタ１６および１８の出力側で互いに並 列に接続される。これらのレジスタに格納されたサブストリングＡおよびＢは、 それぞれバス１７および１９を介して、上記のユニットに同時に経路指定され、 上記のユニットによって受け取られる。 比較器ユニット２４は、もう１つのレジスタ２６の出力に接続された第３の入 力を示し、このレジスタには、文字ストリング命令によって第３のオペランドと して定義さえるストリング終了マークが格納され、このマークは、予備操作でレ ジスタ１６を介して記憶装置１０から受け取る。これは、サブストリング・オペ ランドがユニット２０、２２、２４に経路指定される前に行われる。比較器ユニ ット２４は、並列複 数比較を実行する。これは、レジスタ２６内のマークをサブストリングＡの各バ イトおよびサブストリングＢの各バイトと比較する。この比較操作は、図示され ていない排他ＯＲ回路を使用して行われる。比較器ユニット２４には、それぞれ が４本の線を備えた２つの出力２８および３０がある。サブストリングＡの４つ のバイトの１つがレジスタ２６内のバイト終了マークと一致する場合、出力線２ ８上には信号ＥＡ（０）、ＥＡ（１）、ＥＡ（２）、ＥＡ（３）がそれぞれ出力 される。それぞれの信号にはサブストリングＡ内のバイト位置が１つずつ割り当 てられ、ユニット２４内のこの位置に供給されたバイトがレジスタ２６内のスト リング終了バイトと一致することを示す。同様に、サブストリングＢの４つのバ イトの１つがレジスタ２６内のストリング終了マークと一致する場合、出力線３ ０上には信号ＥＢ（０）、ＥＢ（１）、ＥＢ（２）、ＥＢ（３）がそれぞれ出力 される。この場合も、それぞれの信号は、サブストリングＢ内の割当て済みバイ ト位置に関する一致を示す。 論理ユニット２２は、オペランドに対して、ＡＮＤ、ＯＲ、排他ＯＲなど、様 々な論理演算を選択的に実行する。この場合、比較操作は、オペランドの入力バ イト内に一致が存在しないことを検出する際のみ、重要になる。比較は、オペラ ンドＡの４つのバイト位置の内容と、オペランドＢの対応する４つのバイト位置 の内容との間で行われる。また、この比較は並列実行される。不一致の検出を目 的としているので、比 較を行うために適切な論理演算は、両方のビットが等しくない場合に各オペラン ド・ビット対ごとに出力信号を１つずつ生成する排他ＯＲである。オペランド・ バイトに関しては、これは、対象となるオペランド・バイト対の不一致を示すた めに１つのビット位置の出力信号で十分であることを意味する。論理ユニット２ ２は、出力３２上に４つの信号ＭＣ（０）、ＭＣ（１）、ＭＣ（２）、ＭＣ（３ ）を生成し、それぞれが両方のオペランドＡおよびＢの１つのバイト位置に割り 当てられる。これらの信号のうち、１つまたは複数が発生した場合は、割り当て られた位置のオペランド・バイトが互いに等しくないことを示している。 演算ユニット２０は、Ｂ−Ａという減算を実行する。これは、サブストリング ＢにサブストリングＡの２の補数を加算することによって行われる。これを行う ため、補数器３６を介して演算ユニット２０のＡオペランド入力にレジスタ１６ からサブストリングＡが経路指定される。この間、Ｂオペランド入力に接続され た補数器３８は使用禁止状態のままになっている。演算ユニット２０の最上位バ イト位置には繰上り出力線３４が用意されている。これは、ユニット２０の出力 信号のうち、この場合に関心のある出力信号である。線３４上の繰上り信号「１ 」は、オペランドＡがオペランドＢより小さいことを示し、このような信号がな い場合は、オペランドＡがオペランドＢより大きいことを示す。演算ユニット２ ０の動作のため、サブストリングＡおよびＢを演算オペラン ドであると見なす。以下の例は、これらの信号が生成されたときの演算ユニット ２０の動作を示している。 上記の例の一番上の行は、文字ストリング（サブストリング）ＡおよびＢのバ イト位置を示し、次の２行ではこれらの文字ストリングを１６進表現で再現し、 その下の２行では２進表現で再現する。ビット位置３の「ｘ」は、この位置のバ イトがその結果に何の影響も及ぼさず、したがって、その位置ではいずれの文字 でも構わないことを意味する。両方のストリングのバイト位置２には不一致（Ｍ Ｃ）が存在し、この位置のストリングＡの値はストリングＢの対応する値より小 さいことは明らかである。ストリングＢの２進表現は最後の行から３番目の行に 繰り返されているが、最後から２番目の行であるストリングＡは、加算の実行の ために演算ユニットのオペランドＡ入力に供給される場合と同様に２の補数表現 で示されている。最後の行は、加算中に発生する繰上りを示している。まず、繰 上りは２の補数の生成の一部として最下位バイト位置、すなわちバイト３に供給 される。これは、線４８上の制御ユニット４０からの信号によって周知の方法で 行われるが、この信号は減算の実行のために演算ユニット２０も制御する。バイ ト位置２では繰上りが生成され、これがバイト位置１に達し、そこから位置０に も達し、それが線３４上で繰上りを生成する。この繰上りは、ストリングＡがス トリングＢより小さいことを示すように機能する。同時に、論理ユニット２２は 、上記の例の行４および５のように、真の（すなわち、補数ではない）２進表現 でそれに供給されたストリングＡとＢの比較をすでに行っている。この比較の結 果として、論理ユニット２２はその出力線上にＭＣ（２）信号を生成し、位置２ のバイト同士が等しくないことを示す。この表示と線３４上の繰上りは、バイト 位置３のバイトとは無関係である。上記の例のこの位置で繰上りが発生しない場 合、その結果は図示の通りになる。位置３で繰上りが発生すると想定した場合、 それによって何の変更も行われない。この場合、位置２のストリングＢのバイト は当然のことながら１だけ増加する。しかし、このことは、依然としてこの位置 で繰上りが発生し、その結果、線３４上に繰上り信号が出力されることを変える ものではない。また、位置３のバイト同士が等しくなく、その結果、上記のＭＣ （２）信号に続いて論理ユニット２２にＭＣ（３）という出力信号が発生しても 、これは一切影響しない。というのは、これは、ストリングの先頭に最も近い位 置にあるバイト位置の不一致信号のみに依存するからである。したがって、不一 致位置の右にあるバイトがユニット２０および２２の動作の結果に一切影響しな いことは明らかである。また、ユニット２０および２２の出力に発生する通常の 結果、すなわち、Ａ−Ｂという代数差と、ストリングＡおよびＢの排他ＯＲ演算 とは、本発明の構成にとってまったく重要ではないことを付け加える必要がある 。 両方のユニット２０および２２の通常の動作の場合、これらの結果は、マルチプ レクサ３９、バス４２、マルチプレクサ１３を介してローカル記憶装置に伝送さ れ、そこに格納される。 第１図の構成の動作は、制御ユニット４０によって制御される。このユニット は、線４６〜５１上に制御信号を生成し、それが個別のユニットに送られる。こ れらの信号は所与のクロック間隔で生成される。レジスタ１６および１８に文字 ストリングＡおよびＢの４バイトをそれぞれロードするために、バス４６を介し て記憶装置１０へのアクセスが行われる。線４７上の制御信号によって、これら のバイトがユニット２０、３３、２４に転送されると同時に、比較器ユニット３ ６が使用可能になる。線４９上の制御信号ＣＯＭＰ（Ａ，Ｂ）および線５０上の 制御信号ＣＯＭＰ ＥＺ（Ａ，Ｂ）と同時に、線４８上に減算制御信号ＳＵＢ Ｂ−Ａが発生する。ＣＯＭＰ（Ａ，Ｂ）により、論理ユニットは排他ＯＲ演算を 実行することができ、ＣＯＭＰ ＥＺ（Ａ，Ｂ）はレジスタ２６から比較器ユニ ットにストリング終了マークＥＺを転送し、後者を前述の複数比較を実行するた めに使用可能にする。線４７〜５０上の制御信号によって開始された動作は、１ マシン・サイクルを要する。このサイクルが終わると、サブストリングＡおよび Ｂの処理結果は、線２８、３０、３２、３４上の標識信号ＥＡ（０．．．３）、 ＥＢ（０．．．３）、ＭＣ（０．．．３）、ＣＡＲＲＹ（０）として出力される 。これ らの信号は標識回路６０に送られるが、この回路については第２図および第３図 を参照して説明する。 第２図の表の左側部分は信号ＭＣ、ＥＡ、ＥＢの組合せとして可能なパターン を示し、右側部分には選択した有効な信号の組合せを示している。標識論理回路 ６０は、有効なサブストリングを切り詰める回路６２を有し、記憶装置１２内の 文字ストリングのアクセス中に物理的な記憶容量の限界を超えたときに発生しう る、サブストリングの位置合せ不良に対応する。さらに、標識論理回路６０は、 優先順位の判定のための回路６４、ならびに線３４上の繰上り信号によって制御 される選択回路６６を有する。 有効なサブストリングを切り詰める回路６２は、バス７０を介して選択的に条 件付けされるＡＮＤ回路７２、７３、７４を含む。ユニット２４および２２の出 力からのバス２８、３０、３２の４本の線のそれぞれは、ＡＮＤ回路７２、７３ 、７４の１つにそれぞれ接続され、これらの回路は、上記のユニット内で処理さ れた４バイトすべてについてバス７０上に条件付け信号が出力された場合に、こ れらの線上の信号に対応する出力信号をバス７６上に送達する。これに対して、 アドレス指定された記憶範囲が何らかの記憶限界を超えたために、記憶アクセス によってレジスタ１６および１８に不完全なストリングＡ、Ｂだけがロードされ た場合、制御ユニット４０は、有効バイトが一切処理されていないバイト位置に 対応するバス線上の条件付け信号を使用禁止にする。たとえば、 これは線７１に割り振られたバイト２および３になる可能性があり、その結果、 バス７０上にはＡＮＤ回路７２、７３、７４からの出力信号が一切発生しなくな る。バス７６への入力接続部をＡ０〜Ａ３、Ｂ０〜Ｂ３、Ｍ０〜Ｍ３と示すが、 この接続部は、Ａ０〜Ａ３が線２８に、Ｂ０〜Ｂ３が線３０に、Ｍ０〜Ｍ３が線 ３２というように割り振られている。優先順位論理回路６４は、サブストリング ＡまたはＢ内のストリング終了文字のバイト位置と、これらのサブストリング間 の不一致のバイト位置という標識を決定する。これは、ＡＮＤ回路８２〜８５に よって行われ、その前にはインバータ７８〜８０が設けられている。例示のため 、ここではＡＮＤ回路とインバータの一部を省略する。ＡＮＤ回路８２は、バイ ト位置０の不一致を示す入力信号Ｍ０をバスから受け取る。この信号は、信号Ａ ０、Ｂ０が一切存在しない場合、すなわち、同じバイト位置にバイト終了文字が 一切示されていない場合のみ、バスに伝送される。この場合、ＡＮＤ回路８２は その前にあるインバータ７８からの出力信号によって条件付けされる。同様に、 ＡＮＤ回路８３は、バイト位置０またはバイト位置１のいずれにもストリング終 了文字が示されず、バイト位置０に不一致が一切示されていない場合に、バス８ ８に不一致信号Ｍ１を伝送する。同じ方法で、図示されていないＡＮＤ回路によ って不一致信号Ｍ２およびＭ３がバス８８に伝送される。信号Ａ０とＢ０はバス ７６からバス８８に直接送られる。バイト位置０についてバイト終了文字または 不一致のいずれも示されていない場合、ＡＮＤ回路８４は信号Ａ１をバス８８上 に伝送する。これと同等の信号Ｂ１の伝送はＡＮＤ回路８５を介して行われる。 いずれの場合にも下位バイト位置のすべてがバイト終了文字または不一致を一切 示していない場合、残りのストリング終了標識信号Ａ２、Ａ３、Ｂ２、Ｂ３はま ったく同じようにＡＮＤ回路（図示せず）を介してバス８８に伝送される。バス ８８からの信号Ａ０〜Ａ３、Ｂ０〜Ｂ３、Ｍ０〜Ｍ３は、ＯＲ回路８９によって それぞれ信号ＥＡ、ＥＢ、ＭＣに結合される。結合した信号は、別のバス９０に よって繰上りスコア論理回路６６に経路指定され、この回路も演算ユニット２０ の最上位バイト位置からの繰上り線３４に接続されている。繰上りスコア論理回 路６６は、ＡＮＤ回路９１、９３、９４と、インバータ９２とを有し、２つのサ ブストリングＡおよびＢのどちらが大きい方かまたは小さい方かを、線９５およ び９６上にそれぞれ示す。これを行うため、ＡＮＤ回路９１は、線３４上の繰上 り信号によって条件付けされている場合、線９５にＭＣ信号を伝送する。線９５ 上の出力信号は、サブストリングＡがサブストリングＢより小さいことを示し、 図示されていないラッチ回路内に条件コードＣＣ＝０１を設定するように機能す る。また、繰上り信号が一切存在せず、しかもインバータ９２が条件信号をＡＮ Ｄ回路９３に供給する場合、ＡＮＤ回路９３を介して線９６に信号ＭＣも伝送さ れる。線９６上の出力信号は、サブストリングＢがサブストリングＡより小さい ことを 示し、条件コードＣＣ＝１０を設定するように機能する。これに加え、ＡＮＤ回 路９４は、信号ＥＡおよびＥＢがバス９０上に同時に発生した場合、すなわち、 サブストリングＡとサブストリングＢの両方でストリング終了文字が検出された 場合、線９７上で出力信号を送達する。線９７上の信号は、条件コードＣＣ＝０ ０を設定するように機能し、両方のサブストリングが等しいことを示す。さらに 、信号ＥＡとＥＢはバス９０からバス９８および９９に経路指定され、条件コー ドＣＣ＝０１およびＣＣ＝１０を設定する。両方の信号は、サブストリングＡお よびＢのストリング終了をそれぞれ示す。これらの信号が線９５および９６上の 信号と同じ条件コードを設定するように機能することは明らかである。すなわち 、サブストリングＡの末尾は、サブストリングＡがサブストリングＢより小さい ことも示し、サブストリングＢの末尾は、サブストリングＢがサブストリングＡ より小さいことも示している。バス８８に接続されたバス１００は、最後のサブ ストリング処理中に検出した一致のバイト位置を同時に示している。この表示は 、バス８８の入力信号Ａ０〜Ａ３およびＢ０〜Ｂ３から直接発生し、後続のプロ グラム命令の実行に使用するために、図には示していないレジスタに一時的に格 納される。 第４図は、２つの文字ストリングＡおよびＢを処理すべきときに必ず制御回路 ４０内で繰り返し使用可能になる、マイクロプログラム・ルーチンの重要ステッ プの簡略表現を示し ている。このマイクロプログラム・ルーチンは、制御ユニットの記憶装置（図示 せず）にプロセッサのマイクロプログラムの一部として格納される。ステップ１ ０１は、実行すべき各文字ストリング命令が定義する開始アドレスから始まって 、記憶ユニット１２からの文字ストリングＡの最初の８バイトをローカル・デー タ記憶装置１０に転送する。同時に、開始アドレスを８だけ増分する。同じ操作 は、ステップ１０２で文字ストリングＢについても行われる。ステップ１０３は 、記憶ユニット１０内の文字ストリングＡおよびＢの最初の４バイトをレジスタ １６および１８にそれぞれ転送する。この転送は１マシン・サイクル中に実施さ れる。次にステップ１０４では、レジスタ１６および１８内のサブストリングＡ およびＢが上記のようにユニット２０、２２、２４で並列処理される。この処理 操作もちょうど１マシン・サイクル中に実施される。ステップ１０５は、記憶装 置１０からの文字ストリングＡおよびＢの別の４バイトを新しいサブストリング ＡおよびＢとしてレジスタ１６および１８にロードする。この後には、ステップ １０４と同等の新しい処理ステップ１０６が続く。次に、分岐ステップ１０７は 、ステップ１０４または１０６が出力信号ＥＡ、ＥＢ、またはＭＣを検出したか どうかをテストする。 これは、線９７、９８、９９（第３図）の信号条件をサンプリングすることに よって行われる。出力信号ＥＡ、ＥＢ、ＭＣが一切存在しない場合、マイクロプ ログラムは分岐して ステップ１０１に戻り、制御ユニット１２内の次の８バイトにアクセスする。こ れに対して、このような出力信号が検出された場合、これは、文字ストリングＡ およびＢの処理が終了したことを意味する。 通常、これは、第４図に示す場合のように、マイクロプログラム・ルーチンの 第１のパスの直後になるわけではないが、長いストリングを処理するためにはこ のようなパスが数回必要になる。パスが何回必要であるかにかかわらず、ステッ プ１０７は、結果がＹＥＳのときにステップ１０８に分岐し、そこで線９５〜９ ９の信号条件に対応する条件コードＣＣが設定される。次のステップ１０９は、 マイクロプログラムと、文字ストリング命令の実行の両方を終了する。現行アプ リケーション・コマンドの次の命令は分岐命令である可能性があり、この分岐命 令は、プログラム制御セクションに分岐するために事前に設定された条件コード ＣＣを使用する。これは、出力バス１００上に示された不一致バイト位置のアド レスを含む、文字ストリング処理命令からの処理結果を再利用する。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリンスキイ、ハーバート ドイツ国シェーナイヒ、ヘルマン―ヴァー マ―シュトラーセ ４ (72)発明者 コスター、ラルフ ドイツ国ホリツガンリンゼン、リッテンセ ンシュトラーセ 12 【要約の続き】 両方のサブストリングが等しくないことを示すように機 能し、演算ユニットからの繰上り信号は、２つのサブス トリングのどちらが大きい方でどちらが小さい方かを同 時に示すように機能する。

Claims (1)

1. 【特許請求の範囲】 １．プログラム命令によって対単位でアドレス可能であり、それからデータ経路 幅に対応するサブストリングが２つのオペランド・レジスタに転送される文字ス トリングを格納する複数の記憶ユニットからなるシステムを含み、処理操作を実 行する演算論理ユニットを含み、処理の結果から得られ、プログラムの分岐を制 御するように機能する信号を格納する条件コード回路を含み、記憶ユニット内の 文字ストリングの対のサブストリングを順次アドレス指定し、各種ユニットの動 作ならびにそれらの間の転送を連続マシン・サイクルで制御する制御ユニットを 含む、可変長の文字ストリング用のプロセッサにおいて、オペランド・レジスタ （１６、１８）が演算ユニット（２０）、論理ユニット（２２）および比較器ユ ニット（２４）と並列に接続されていることを特徴とし、ストリング終了マーク （Ｅ）を再ロード可能なマーキング・レジスタ（２６）が比較器ユニット（２４ ）のもう１つの入力に接続されていることを特徴とし、オペランド・レジスタ（ １６、１８）内に格納されたサブストリングが、一方のサブストリングからもう 一方のサブストリングを減算するために演算ユニット（２０）に、両方のサブス トリングの比較のために論理ユニット（２２）に、両方のサブストリングの文字 とマーキング・レジスタ（２６）の内容とを比較するために比較器ユニット（２ ４）に同時に経路指定されることを特 徴とし、これらのユニットの出力信号が同じマシン・サイクル内で得られ、比較 器ユニットの出力信号が両方の文字ストリングまたはサブストリングが等しいこ とを示すように機能し、論理ユニットの出力信号が両方の文字ストリングまたは サブストリングが等しくないことを示すように機能し、演算ユニットからの繰上 り信号が２つの文字ストリングまたはサブストリングのどちらが大きい方または 小さい方であるかを示すように機能することを特徴とする、可変長の文字ストリ ング用のプロセッサ。 ２．文字がバイトによって表され、比較器ユニット（２４）がマーキング・レジ スタ（２６）の内容と両方のサブストリングの各バイトとの複数比較を並列実行 するために設計され、各サブストリング（Ａ、Ｂ）用の出力線（２８、３０）を 示し、マーキング・レジスタの内容がサブストリング内の１つのバイトと一致す る場合にその出力線上にストリング終了信号（ＥＡ、ＥＢ）が生成されることを 特徴とする、請求項１に記載のプロセッサ。 ３．論理ユニット（２２）が、両方のサブストリング（Ａ、Ｂ）の同様に位置決 めされたバイトを並列に比較するように設計され、各バイト対用の出力線（３２ ）を示し、両方のバイトが一致しない場合にその出力線上に不一致信号（ＭＣ） が生成されることを特徴とする、請求項１または２に記載のプロセッサ。 ４．演算ユニット（２０）が、両方のサブストリング（Ａ、 Ｂ）内の同じ位置にあるバイト同士を並列に加算するように設計され、その入力 の１つに補数器（３６）を示すと同時その最上位バイト位置に繰上り出力線（３ ４）を示し、使用可能になっている補数器（３６）を介して経路指定されたサブ ストリング（Ａ）がもう一方のサブストリング（Ｂ）より大きい２進値を有する 場合にその出力線上に繰上り信号が出力され、このような繰上り信号が存在しな い場合にもう一方のサブストリングの方が大きいことを示すことを特徴とする、 請求項１ないし３のいずれか一項に記載のプロセッサ。 ５．スコア論理回路（６０）が、比較器ユニット（２４）および論理ユニット（ ２２）からの出力信号（ＥＡ、ＥＢ、ＭＣ）の優先順位を判定する回路（６４） を示し、それぞれの場合に一方またはもう一方（ＡまたはＢ）のサブストリング または両方のサブストリングについてストリング終了文字（Ｅ）との一致が検出 された最下位バイト位置を示し、それぞれの場合に不一致が検出された最下位バ イト位置を出力バス（１００）上に示すことを特徴とする、請求項１ないし４の いずれか一項に記載のプロセッサ。 ６．繰上りスコア論理回路（６６）が設けられ、この回路が、出力線（９５、９ ６）上に信号A LESS THAN BおよびB LESSTHAN Aを生成するために演算ユニット からの繰上り信号によって制御される選択回路（９１、９２、９３）を含むこと を特徴とする、請求項１ないし５のいずれか一項に記載のプロセッサ。 ７．出力線（９８、９９、９７、９５、９６）上の出力信号ＥＡ、ＥＢ、ＥＡＢ 、A LESS THAN B、B LESS THAN Aが、実行された文字ストリング命令に続くプロ グラム命令による再利用のために出力バス（１００）上に示されたバイト位置と ともに格納される条件コード（ＣＣ）を設定するように機能することを特徴とす る、請求項１ないし６のいずれか一項に記載のプロセッサ。