JPH08511655A - 縦の溝を有する高電圧用の半導体デバイス - Google Patents

Abstract

(57)【要約】 Ｎ型のサブストレート（２２）に拡散された多くの半導体の層（２３、２４、３１）が設けられた光によりトリガされるシリコンの制御整流素子（ＳＣＲ）（２１）に関する。特に第１Ｐ⁺層（２３）をサブストレートの上部表面に拡散することにより、ＳＣＲが形成される。それからＮ⁺層（２４）が第１Ｐ⁺層の上部表面の一部の領域に拡散される。光線を透過する酸化層（２５）が、第１Ｐ⁺層に形成される。次に導電性のカソード端子（２６）がＮ⁺層に配設される。溝（３０）がサブストレートの下部表面にエッチングされる。溝は、深さと表面により決定される。第２Ｐ⁺層（３１）は、溝の表面に拡散される。溝の深さにより、第１Ｐ⁺層と第２Ｐ⁺層との間の間隙が事実上決定される。リードフレーム（３４）に形成された台座（３３）上に、チップははんだ付けされる。はんだは溝に囲まれて配設され、第２Ｐ⁺層と接触し、アノード端子（３６）を形成する。リードフレームで凹部をエッチングするかスタンピングするかのいずれかにより台座を形成することができる。

Description

【発明の詳細な説明】 縦の溝を有する高電圧用の半導体デバイス発明の背景 １． 発明の分野 本発明は、固体状態の電子回路装置に関する。詳細には本発明は、半導体デバ イスの製造方法およびそのように製造したデバイスに関する。 ２． 従来技術の説明 一般に半導体デバイスを製造する際に、半導体材料の層間に特別に間隙を作る ことにより、所定の動作特性を持つデバイスを製造する。たとえばシリコンの制 御整流素子（ＳＣＲ）でアノードとカソードとの間に正確に間隙を作ることは、 あるレベルの順方向電圧等の独特な動作特性を得る上で重要である。特に縦型Ｓ ＣＲでは、アノード層とカソード層は半導体ウエハーの正反対の表面に形成され る。縦型ＳＣＲに正確にアノードとカソードの間に間隙を作ること、つまりアノ ード層とカソード層との間に距離を設けることは、一般に薄いシリコンウエハー を選択し、適切なアノード添加物とカソード添加物をウエハーに深く拡散させる ことにより達成される。拡散の深さにより、アノードとカソードとの間の間隙が 決まる。深く拡散する技術により有効な縦型ＳＣＲを製造することができるが、 あいにく当業者にとって添加物を所望の深さに正確に拡散することには大変な困 難が伴う。また添加物をサブストレートに拡散することのできる深さには実際に 限界がある。さらに拡散の不正確さは所要の拡散の深さが深くなるにつれて大き くなるので、拡散の不正確さと限界のある拡散の深さのため、深く拡散する技術 は、非常に薄いウエハーに用いるに留められる。したがってウエハーの厚さの関 数であるウエハーの径の最大値は厳しく制限される。 したがって縦型ＳＣＲ等の半導体デバイスの成長技術には、製造技術を改善し 、正確な層の間隙を達成することに関連する問題を軽減する必要があると長く認 識されてきた。発明の要約 従来技術の欠点を改善するために本発明は、半導体ウエハーの１つの表面にエ ッチングしたユニークな溝の構成を示唆する。この構成の結果、溝の深さにより 、半導体デバイスを形成する半導体材料の内部の層の間隙を決定する。 一般に本発明は、相対する第１表面と第２表面とがある半導体のサブストレー トを用いた半導体デバイスに関する。サブストレートの第１表面には、不純物を ドーピングした第１層が含まれている。溝（深さと表面がある）は、サブストレ ートの第２表面に形成される。溝の表面には、不純物をドーピングした第２層が 含まれ、これらの２つの層の間の間隙は、主に溝の深さにより決定される。 さらに本発明は、半導体デバイスの製造方法に関する。本発明の方法を用いて 、不純物をドーピングした第１層は、半導体のサブストレートの第１表面に拡散 される。溝（深さと表面がある）は、第２サブストレート表面にエッチングされ る。第１サブストレート表面と第２サブストレート表面とは、サブストレートの 両側で対をなす平面である。不純物をドーピングした第２層は、溝の表面に拡散 され、第１層と第２層との間の間隙は、主に溝の深さにより決定される。 詳細には、本発明の製造技術を用いて、Ｎ型のサブストレートに拡散された半 導体材料の多くの層を利用して、ＳＣＲ半導体デバイスが形成される。第１Ｐ⁺ 層は、サブストレートの上部表面に拡散される。Ｎ⁺層は、第１Ｐ⁺層の上部表面 の一部の領域に拡散される。酸化層は第１Ｐ⁺層上に形成される。導電性のカソ ード接点は、Ｎ⁺に配設される。溝は、サブストレートの下部表面にエッチング される。溝は、側面と底面により決定される深さと表面とを持つように形成され る。第２Ｐ⁺層は、溝の表面に拡散され、溝の深さにより、主に第１Ｐ⁺層と第２ Ｐ⁺層との間の間隙が決定される。はんだが溝に置かれ、第２Ｐ⁺層と接触し、ア ノード端子を形成する。さらにはんだにより、デバイスはリードフレームと接触 する。リードフレー ムにより、半導体デバイスを支える構成とし、デバイスの導線を接続する接触領 域を作ることができる。図面の簡単な説明 本発明の要旨を、以下の添付図面と関連する以後の詳細な説明を考察すること により容易に理解することができる。 図１は、本発明により製造される半導体デバイスの縦断面図である。実施例の詳細な説明 光によってトリガされるシリコンの制御整流素子（ＳＣＲ）の構成および製造 技術に関して実施例を説明するが、他の多種多様な層状の半導体デバイス（たと えば電界効果トランジスタ（ＦＥＴ）等）に関しても本発明を広く適用できるこ とは、当業者に明らかである。 一般にＳＣＲは、４層のＰ−Ｎ−Ｐ−Ｎの単方向性のデバイスであり、主に双 安定のスイッチングに用いられる。典型的なＳＣＲには、半導体材料の層から形 成された３つの半導体接合部と、３つの端子つまりアノード、カソード、ゲート とがあり、各端子はデバイスの対応する層に電気的に接続されている。ゲート電 流は、アノードとカソードとの間の電圧、つまりいわゆる”降伏”電圧（この電 圧でデバイスにカソードからアノードに電流が流れ始める）を決定する１つのフ ァクターである。ホトＳＣＲでは、制御電極つまりゲ ートは、アノードとカソードとの間に配設された光電性の層である。光線を照射 することにより、光電性の層に光電流が生じる。光電流の大きさにより、デバイ スが導通するアノードとカソードとの間の電圧が決まる。導通の際のアノードと カソードとの間の電圧は、順方向電圧と呼ばれている。完全に導通させた場合の ＳＣＲの順方向電圧は、アノードとカソードとの間の間隙の関数である。 図１に、リードフレーム３４にマウントされた縦型のホトＳＣＲ２１の一部を 示す。たとえば、Ｐ型の不純物をサブストレートの上部領域に拡散してＰ⁺の制 御層２３を形成することにより、ＳＣＲ２１をＮ型のサブストレート２２上に形 成する。制御層は、中心部が比較的厚く層のエッジに向かって薄くなる。Ｎ型の 不純物を制御層２３の中心部に拡散することによりＮ⁺のカソード層２４が形成 される。酸化層２５が層２３の外側に形成され、前記酸化層２５は、開口部を残 して層２４のエッジを部分的にカバーしており、前記開口部には金属層が配設さ れカソード端子２６を形成する。酸化層２５は光線を透過し、Ｐ⁺制御層２３に 入射光ビームを照射することができる。光ビームは、通常用いられる光学的な制 御ビームであり、十分な強度であれば、ＳＣＲ２１をトリガする。 サブストレー卜２２の底部表面に縦方向の溝３０がエッチングされている。溝 の上面３７と側面３８によ り表面を形成し、深さ（距離「ｄ」と表示する）が決定される。Ｐ型の不純物を 溝３０の表面のサブストレート２２に拡散し、Ｐ⁺のアノード層３１が形成され る。溝の深さを正確に制御することにより、層３１と２３との間の間隙を正確に 制御する。酸化層３２が、Ｐ⁺層３１の円周上のエッジに沿ってサブストレート ２２の底部表面に形成される。４つのＮ⁺領域により、通常のチャネルストップ ２７が形成され、ＳＣＲが逆バイアスされる際の表面漏れを防止する。 ＳＣＲ２１は、リードフレーム３４に一段高く形成された台座３３にマウント されている。リードフレームにより、半導体デバイスと、導線（図示しない）を 接続するための接触領域とを支持する構造である。エッチング、スタンピング、 またはその他の方法によりにより作ることのできる台座３３を用いて、フレーム ３４の上部表面に凹部３５を形成し、ＳＣＲを形成するシリコンサブストレート の円周状のエッジからリードフレーム３４を電気的にアイソレーションする。 ＳＣＲ２１は、はんだ処理によりフレーム３４にマウントされる。この処理に より、Ｐ⁺の層３１の露出部とフレーム３４との間にオーム接点が生じる。 ＳＣＲへの典型的な応用では、カソード端子２６とアノード端子３６との間に 電圧が印加される。十分な強度の光線が層２５を透過してＰ⁺の制御層２３を照 射すると、光電流が層２３に生じる。生じた光電流の 量により、主にＳＣＲ２１の降伏電圧、つまりＳＣＲ２１が導通する印加電圧の 値が決定される。ＳＣＲが外部からの光パルスによりトリガされ、印加電圧が降 伏電圧より大きな順方向バイアスを形成する場合、ＳＣＲにはカソード端子２６ とアノード端子３６との間で縦方向に電流が流れる。順方向バイアスを形成する 印加電圧がなくなるか、順方向電圧と称されるレベルを下回るまで、ＳＣＲ２１ は導通し続ける。完全に導通した場合の順方向電圧の値は、層２４と３１との間 の縦の間隙の関数である。このようにＳＣＲ２１の動作特性、つまり通常のアノ ード電流での順方向電圧は、製造の際に適切な層の間隙を得る技術に依存する。 本発明の要旨によると、アノード層を内部に形成する縦の溝３０をエッチングす ることにより、この縦の間隙を容易に制御することができる。 当業者に公知のように、深く拡散する技術を用いて作られる層の拡散による深 さより、溝の深さは正確に制御される。このように本発明によると、溝がサブス トレートに特定の深さで正確にエッチングされ、Ｐ⁺のアノード層が溝の表面に 拡散される。Ｐ⁺のアノード層の深さが、主に溝の深さにより制御され、引いて は溝の深さにより、制御層とアノード層との間の間隙が制御されるので、制御層 とアノード層のいずれに対しても深く拡散する必要がない。アノード層と制御層 との間の間隙を正確に制御することができ、つまり拡 散の深さを浅くすることにより、正確に深さを制御することができる。さらに層 間の間隙を決定するのに溝を用いることにより、比較的厚いサブストレートにデ バイスを構成することができる。最大のウエハーの径は、ウエハーの厚さの関数 であり、デバイスに対して比較的厚いサブストレートを用いる技術により、比較 的大きなウエハーを用いることができ、つまり多くのデバイスを形成することが できる。本発明の前述の説明により当業者は、容易に溝および種々の層の適切な 寸法を決定し、所望の動作特性を持つ実用可能な半導体デバイスを製造すること ができる。 前述の説明に照らして、本発明の様々に修正し、変形できることは明らかであ る。前述のように、半導体の層の間の正確な間隙を達成するためにエッチングし た溝を用いることを、たとえばＳＣＲ、ＦＥＴ等の層を利用するディスクリート 品や集積回路のデバイスに適応することができる。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年３月２９日 【補正内容】 したがって縦型ＳＣＲ等の半導体デバイスの成長技術には、製造技術を改善し 、正確な層の間隙を達成することに関連する問題を軽減する必要があると長く認 識されてきた。ヨーロッパ特許第０２６２４８５号明細書には、対抗して配設し た電極間に、反対の性質を持つようにドーピングした多重の層から構成される広 い領域のサブストレートを設けた、半導体の構成部、つまりサイリスタの実施例 が記載されている。発明の要約 従来技術の欠点を改善するために本発明は、半導体ウエハーの１つの表面にエ ッチングしたユニークな溝の構成を示唆する。この構成の結果、溝の深さにより 、半導体デバイスを形成する半導体材料の内部の層の間隙を決定する。 一般に本発明は、相対する第１表面と第２表面とがある半導体のサブストレー トを用いた半導体デバイスに関する。サブストレートの第１表面には、不純物を ドーピングした第１層が含まれている。溝（深さと表面がある）は、サブストレ ートの第２表面に形成される。溝の表面には、不純物をドーピングした第２層が 請求の範囲 １． （ａ） 相対する第１表面と第２表面とがあり、前記第２表面は、凹領域 を有するように構成された半導体のサブストレートと、 （ｂ） 前記半導体のサブストレートの第１表面に配設された制御層と、 （ｃ） 凹領域と正反対側に、前記制御層の第１表面に配設されたカソード層 と、 （ｄ） 前記カソード層に取り付けられたカソード接点と、 （ｅ） 前記凹領域の表面に配設されたアノード層と、 （ｆ） 前記アノード層に接触して前記凹領域に配設されたアノード接点 とを有し、 デバイスの所定の動作特性を得るために、アノード層とカソード層との間の所 定の間隙を決定することにより、前記凹領域の深さが選択される半導体デバイス 。 ２． 前記制御層が、カソード層と凹領域との間に直接配設されるように、カソ ード層が、制御層の第１表面に配設された請求項２１に記載の半導体デバイス。 ３． シリコンの制御整流素子である請求項２１に記 載の半導体デバイス。 ４． 前記所定の動作特性は、順方向電圧の選択されたレベルである請求項２３ に記載の半導体デバイス。 ５． 前記サブストレートとアノード層とは、反対の性質を持つようにドーピン グされている請求項２１に記載の半導体デバイス。 ６． 前記制御層とサブストレートとは、反対の性質を持つようにドーピングさ れている請求項２１に記載の半導体デバイス。 ７． 前記カソード層と制御層とは、反対の性質を持つようにドーピングされて いる請求項２１に記載の半導体デバイス。 ８． 前記アノード接点がマウントされるリードフレームが設けられた請求項２ １に記載の半導体デバイス。 ９． （ａ） 相対する第１表面と第２表面とがあり、前記第２表面は、凹領域 を有するように形成された半導体のサブストレ一卜を製造するステップと、 （ｂ） 前記半導体のサブストレートの第２表面の凹領域と正反対側で、半導 体のサブストレートの第１表面にカソード層を形成するステップと、 （ｃ） 前記カソード層に接触するカソード接点を取り付けるステップと、 （ｄ） 前記凹領域の表面にアノード層を形成するステップと、 （ｅ） 前記アノード層に接触させて前記凹領域にアノード接点を配設するス テップ とを有し、 デバイスの所定の動作特性を得るために、アノード層とカソード層との間の所 定の間隙を決定することにより、前記凹領域の深さを選択する半導体デバイスの 製造方法。 １０． 前記カソード層を制御層の第１表面に配設するように、前記半導体のサ ブストレートの第１表面に制御層を形成することを含む請求項２９に記載の方法 。 １１． 前記デバイスはシリコンの制御整流素子である請求項３０に記載の方法 。 １２． 前記所定の動作特性は、順方向電圧の選択されたレベルである請求項３ １に記載の方法。

Claims (1)

1. 【特許請求の範囲】 １． 半導体のサブストレート（２２）に、相対する第１表面と第２表面があり 、 不純物をドーピングした第１層（２３）が、前記サブストレートの第１表面 側に配設され、 前記サブスレート（２１）の第２表面側に溝（３０）が形成され、前記溝（ ３０）には深さと表面があり、 前記溝（３０）の深さにより、前記第１層（２３）と前記第２層（３１）と の間の距離が事実上決定されるように、不純物をドーピングした第２層（３１） が、前記溝（３０）の表面に配設されていることを特徴とする半導体デバイス（ ２１）。 ２． 前記サブストレート（２２）と前記第２層（３１）とは、反対の性質を持 つようにドーピングされている請求項１に記載の半導体デバイス。 ３． 前記第１層（２３）と前記サブストレート（２２）とは、反対の性質を持 つようにドーピングされている請求項２に記載の半導体デバイス。 ４． 不純物をドーピングした第３層（２４）が、前記第１層（２３）の隣に配 設されている請求項３に記載の半導体デバイス。 ５． 前記第３層（２４）と第２層（３１）とは、反対の性質を持つようにドー ピングされている請求項 ４に記載の半導体デバイス。 ６． 前記第２層（３１）、および第３層（２４）に取り付けられたオーム接点 （２６、３６）を設けた請求項５に記載の半導体デバイス。 ７． リードフレーム（３４）を設け、前記リードフレーム（３４）に、前記第 ２層と接触するオーム接点（３６）がマウントされている請求項６に記載の半導 体デバイス。 ８． 半導体のサブストレート（２２）に、上側の表面と下側の表面とがあり、 制御層（２３）は、前記サブストレート（２２）の上部表面側に配設され、 カソード層（２４）は、前記制御層（２３）の上部表面に配設され、 カソード接点（２６）は、前記カソード層（２４）に取り付けられ、 溝（３０）は、前記サブストレート（２２）の下部表面側に形成され、前記 溝（３０）には、深さと表面があり、 前記溝（３０）の深さにより、アノード層（３１）と制御層（２３）との間 の間隙を事実上決定するように、アノード層（３１）は、前記溝（３０）の表面 に配設され、 アノード接点（３６）は、前記溝（３０）に取り付けられ、前記アノード層 （３１）と接触すること を特徴とするシリコンの制御整流素子（ＳＣＲ）のデバイス（２１）。 ９． 前記サブストレート（２２）と前記アノード層（３１）とは、反対の性質 を持つようにドーピングされている請求項８に記載のＳＣＲデバイス。 １０． 前記制御層（２３）と前記サブストレート（２２）とは、反対の性質を 持つようにドーピングされている請求項９に記載のＳＣＲデバイス。 １１． 前記第カソード層（２４）と制御層（２３）とは、反対の性質を持つよ うにドーピングされている請求項１０に記載のＳＣＲデバイス。 １２． リードフレーム（３４）を設け、前記リードフレーム（３４）に、前記 アノード接点（３６）がマウントされている請求項１１に記載のＳＣＲデバイス 。 １３． Ｎ型のサブストレート（２２）に、上側の表面と下側の表面とがあり、 第１Ｐ⁺制御層（２３）は、前記サブストレート（２２）の上部表面側に配 設され、 Ｎ⁺層（２４）が、前記Ｐ⁺層（２３）の上部表面に配設され、 カソード接点（２６）は、前記Ｎ⁺層（２４）に取り付けられ、 溝（３０）は、前記サブストレート（２２）の下部表面側に形成され、前記 溝（３０）には、深さと 表面があり、 前記溝（３０）の深さにより、第１Ｐ⁺層（２３）と第２Ｐ⁺層（３１）との 間の間隙を事実上決定するように、第２Ｐ⁺層（３１）は、前記溝（３０）の表 面に配設され、 アノード接点（３６）は、前記溝（３０）に取り付けられ、前記第２Ｐ⁺層 （３１）と接触することを特徴とするシリコンの制御整流素子（ＳＣＲ）のデバ イス（２１）。 １４． リードフレーム（３４）を設け、前記リードフレーム（３４）に、前記 アノード接点（３６）がマウントされている請求項１３に記載のＳＣＲデバイス 。 １５． 半導体のサブストレート（２２）に、相対する第１表面と第２表面とを 設けるステップと、 前記サブストレートの第１表面側に不純物をドーピングした第１層（２３） を拡散するステップと、 前記サブスレート（２１）の第２表面側に、深さと表面のある溝（３０）を エッチングするステップと、 前記溝（３０）の深さにより、前記第１層（２３）と前記第２層（３１）と の間の距離が事実上決定されるように、不純物をドーピングした第２層（３１） を、前記溝（３０）の表面に拡散するステップ とを有することを特徴とする半導体チップの製造方 法。 １６． 前記拡散するステップには、前記サブストレート（２２）に対し反対の 性質を持つように、前記第１層（２３）および第２層（３１）をドーピングする ことを含む請求項１５に記載の方法。 １７． 前記第１層（２３）と第３層（２４）とが反対の性質を持つようにドー ピングされ、不純物をドーピングした第３層（２４）を、第１層（２３）に拡散 することを含む請求項１６に記載の方法。 １８． 前記第２層（３１）に接するオーム接点（と、第３層（２４）に接する オーム接点とが配設され、前記第２層（３１）に配設されたオーム接点を、リー ドフレーム（３４）上にマウントする請求項１７に記載の方法。 １９． Ｎ型のサブストレート（２２）に、上側の表面と下側の表面とを設ける ステップと、 第１Ｐ⁺層（２３）を、前記サブストレート（２２）の上部表面側に拡散す るステップと、 Ｎ⁺層（２４）を、前記Ｐ⁺層（２３）の上部表面に拡散するステップと、 透過性の酸化層（２５）を前記第１Ｐ⁺層（２３）の一部の領域に形成する ステップと、 カソード接点（２６）を、前記Ｎ⁺層（２４）に配設するステップと、 深さと表面を持つ溝（３０）を、前記サブストレ ート（２２）の下部表面にエッチングするステップと、 前記溝（３０）の深さにより、第１Ｐ⁺層（２３）と第２Ｐ⁺層（３１）との 間の間隙を事実上決定するように、第２Ｐ⁺層（３１）は、前記溝（３０）の表 面に拡散するステップと、 アノード接点（３６）は前記溝（３０）に取り付けられ、前記第２Ｐ⁺層（ ３１）と接触することを特徴とする光によりトリガされるシリコンの制御整流素 子（ＳＣＲ）のデバイス（２１）の製造方法。 ２０． 前記アノード接点（３６）をリードフレームにマウントすることを含む 請求項１９に記載の方法。