JPH0851203A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0851203A JPH0851203A JP6186049A JP18604994A JPH0851203A JP H0851203 A JPH0851203 A JP H0851203A JP 6186049 A JP6186049 A JP 6186049A JP 18604994 A JP18604994 A JP 18604994A JP H0851203 A JPH0851203 A JP H0851203A
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 集積度の高い縦型トランジスタにおいてサブ
スレッショルド特性の向上を図る。 【構成】 層間絶縁膜１５にこれを貫通するトランジス
タ用開口部１６を設け、その中にソース／チャネル／ド
レインとなるエピタキシャル層１８、１９ａ、ｂを積層
して活性領域１７を形成し、さらにこの活性領域１７の
上から二層を貫通するゲート電極用開口部２０を形成し
て、その中にゲート絶縁膜２２を介してゲート電極２３
を形成する。
スレッショルド特性の向上を図る。 【構成】 層間絶縁膜１５にこれを貫通するトランジス
タ用開口部１６を設け、その中にソース／チャネル／ド
レインとなるエピタキシャル層１８、１９ａ、ｂを積層
して活性領域１７を形成し、さらにこの活性領域１７の
上から二層を貫通するゲート電極用開口部２０を形成し
て、その中にゲート絶縁膜２２を介してゲート電極２３
を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＩＳ型半導体装置
に係り、特に縦方向にチャネルを有する縦型トランジス
タに関するものである。
に係り、特に縦方向にチャネルを有する縦型トランジス
タに関するものである。
【０００２】
【従来の技術】近年、ＶＬＳＩの高集積化、高性能化の
要求に従い、Ｓｉ表面のＳｉ酸化膜の上にＳｉの結晶層
を作り、ここに素子を形成するＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎＩｎｓｕｌａｔｏｒ）構造や、縦方向にチャネル
を有する縦型ＭＯＳトランジスタなどの３次元素子が期
待されている。図６１は例えば文献ＩＥＥＥ ＩＥＤＭ
８５ Ｐ．６９４，Ｈｉｄｅｏ Ｓｕｎａｍｉに示され
る従来のＳＯＩ型トランジスタを用いたＤＲＡＭのメモ
リーセルの構造を示す断面図である。図において、１は
Ｓｉ単結晶等から成る半導体基板、２はセルプレート、
３、４はｎ+型不純物拡散層、５、６はＳｉ酸化膜、７
はｐ型Ｓｉ層、８はワード線となるゲート電極、９はビ
ット線である。
要求に従い、Ｓｉ表面のＳｉ酸化膜の上にＳｉの結晶層
を作り、ここに素子を形成するＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎＩｎｓｕｌａｔｏｒ）構造や、縦方向にチャネル
を有する縦型ＭＯＳトランジスタなどの３次元素子が期
待されている。図６１は例えば文献ＩＥＥＥ ＩＥＤＭ
８５ Ｐ．６９４，Ｈｉｄｅｏ Ｓｕｎａｍｉに示され
る従来のＳＯＩ型トランジスタを用いたＤＲＡＭのメモ
リーセルの構造を示す断面図である。図において、１は
Ｓｉ単結晶等から成る半導体基板、２はセルプレート、
３、４はｎ+型不純物拡散層、５、６はＳｉ酸化膜、７
はｐ型Ｓｉ層、８はワード線となるゲート電極、９はビ
ット線である。
【０００３】図に示す様に、セルプレート２とｎ+型不
純物拡散層３ａとこれら２つの電極に挟まれたＳｉ酸化
膜５ａとから成るキャパシタと、ｎ+型不純物拡散層３
ｂ、４をソース・ドレイン領域とするスイッチングトラ
ンジスタとでメモリーセルを構成し、このスイッチング
トランジスタはＳｉ酸化膜５ｂ上にチャネル領域となる
ｐ型Ｓｉ層７が形成されたＳＯＩ型トランジスタであ
る。この様に構成されるＳＯＩ型トランジスタは、トラ
ンジスタ動作時に、チャネル領域下層部に形成される空
乏層が、その下に形成された絶縁膜と直列に接続される
ため、実質的な空乏層容量が低減されてサブスレッショ
ルド特性が向上し、高性能が得られるものである。
純物拡散層３ａとこれら２つの電極に挟まれたＳｉ酸化
膜５ａとから成るキャパシタと、ｎ+型不純物拡散層３
ｂ、４をソース・ドレイン領域とするスイッチングトラ
ンジスタとでメモリーセルを構成し、このスイッチング
トランジスタはＳｉ酸化膜５ｂ上にチャネル領域となる
ｐ型Ｓｉ層７が形成されたＳＯＩ型トランジスタであ
る。この様に構成されるＳＯＩ型トランジスタは、トラ
ンジスタ動作時に、チャネル領域下層部に形成される空
乏層が、その下に形成された絶縁膜と直列に接続される
ため、実質的な空乏層容量が低減されてサブスレッショ
ルド特性が向上し、高性能が得られるものである。
【０００４】しかしながら、上記の様な従来のＳＯＩ型
トランジスタでは、ソース／チャネル／ドレイン領域３
ｂ、７、４は同一平面内に形成され、図に示す様にＬ1
＋Ｌ2+L3の長さを必要とする。例えばゲート長を０．８
μｍ、ゲート電極８側壁に形成されるサイドウォールＳ
ｉ酸化膜の幅（例えば０．２μｍ）を含むソース・ドレ
イン領域３ｂ、４の幅を例えば１．２μｍとすると、典
型的には１．２＋０．８＋１．２＝３．２（μｍ）の長
さの領域を必要とし、トランジスタの占有面積を低減で
きないものであった。
トランジスタでは、ソース／チャネル／ドレイン領域３
ｂ、７、４は同一平面内に形成され、図に示す様にＬ1
＋Ｌ2+L3の長さを必要とする。例えばゲート長を０．８
μｍ、ゲート電極８側壁に形成されるサイドウォールＳ
ｉ酸化膜の幅（例えば０．２μｍ）を含むソース・ドレ
イン領域３ｂ、４の幅を例えば１．２μｍとすると、典
型的には１．２＋０．８＋１．２＝３．２（μｍ）の長
さの領域を必要とし、トランジスタの占有面積を低減で
きないものであった。
【０００５】次に、同様に文献ＩＥＥＥ ＩＥＤＭ８５
Ｐ．６９４，Ｈｉｄｅｏ Ｓｕｎａｍｉに示される従
来の縦型ＭＯＳトランジスタについて説明する。図６２
は、従来の縦型ＭＯＳトランジスタを用いたＤＲＡＭの
メモリーセルの構造を示す断面図である。図において、
１〜３、５、６および９は図６１のものと同じもの、１
０はｎ+型不純物拡散層３ｂ上に形成されたｐ型Ｓｉ
層、１１はｐ型Ｓｉ層１０上に形成されたｎ+型不純物
拡散層、１２は２つのｎ+型不純物拡散層３ｂ、１１と
その間のｐ型Ｓｉ層１０とで構成される柱状パターンの
側面の周囲に、Ｓｉ酸化膜６を介して形成されたワード
線となるゲート電極である。
Ｐ．６９４，Ｈｉｄｅｏ Ｓｕｎａｍｉに示される従
来の縦型ＭＯＳトランジスタについて説明する。図６２
は、従来の縦型ＭＯＳトランジスタを用いたＤＲＡＭの
メモリーセルの構造を示す断面図である。図において、
１〜３、５、６および９は図６１のものと同じもの、１
０はｎ+型不純物拡散層３ｂ上に形成されたｐ型Ｓｉ
層、１１はｐ型Ｓｉ層１０上に形成されたｎ+型不純物
拡散層、１２は２つのｎ+型不純物拡散層３ｂ、１１と
その間のｐ型Ｓｉ層１０とで構成される柱状パターンの
側面の周囲に、Ｓｉ酸化膜６を介して形成されたワード
線となるゲート電極である。
【０００６】図６２に示す様に、メモリーセルを構成す
るキャパシタは図６１と同様であり、スイッチングトラ
ンジスタは、２つのｎ+型不純物拡散層３ｂ、１１をソ
ース・ドレイン領域、ｐ型Ｓｉ層１０をチャネル領域と
し、これらを例えば選択エピタキシャル技術等を用いて
縦方向に形成した縦型ＭＯＳトランジスタである。この
様に構成される縦型ＭＯＳトランジスタは、図に示す様
に、ゲート電極１２の膜厚Ｌ4、ソース・ドレインおよ
びチャネル領域３ｂ、１１、１０で構成する柱状パター
ンの幅をＬ5とすると、およそＬ4＋Ｌ5＋Ｌ4の長さの領
域を必要とする。例えばゲート電極１２の膜厚Ｌ4を
０．３μｍ、上記柱状パターンの幅を１．０μｍとする
と、典型的には０．３＋１．０＋０．３＝１．６（μ
ｍ）の長さの領域でトランジスタを構成でき、明らかに
トランジスタの占有面積が低減され高集積化に適した構
造である。
るキャパシタは図６１と同様であり、スイッチングトラ
ンジスタは、２つのｎ+型不純物拡散層３ｂ、１１をソ
ース・ドレイン領域、ｐ型Ｓｉ層１０をチャネル領域と
し、これらを例えば選択エピタキシャル技術等を用いて
縦方向に形成した縦型ＭＯＳトランジスタである。この
様に構成される縦型ＭＯＳトランジスタは、図に示す様
に、ゲート電極１２の膜厚Ｌ4、ソース・ドレインおよ
びチャネル領域３ｂ、１１、１０で構成する柱状パター
ンの幅をＬ5とすると、およそＬ4＋Ｌ5＋Ｌ4の長さの領
域を必要とする。例えばゲート電極１２の膜厚Ｌ4を
０．３μｍ、上記柱状パターンの幅を１．０μｍとする
と、典型的には０．３＋１．０＋０．３＝１．６（μ
ｍ）の長さの領域でトランジスタを構成でき、明らかに
トランジスタの占有面積が低減され高集積化に適した構
造である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
様な従来の縦型ＭＯＳトランジスタでは、上述した従来
のＳＯＩ型トランジスタの様に、チャネル領域に形成さ
れる空乏層容量を低減させる絶縁膜が存在しないため、
サブスレッショルド特性が向上できないという問題点が
あり、従来のＳＯＩ型トランジスタおよび縦型ＭＯＳト
ランジスタの双方とも、高性能化かつ高集積化という２
つの要求を満たし得ないものであった。
様な従来の縦型ＭＯＳトランジスタでは、上述した従来
のＳＯＩ型トランジスタの様に、チャネル領域に形成さ
れる空乏層容量を低減させる絶縁膜が存在しないため、
サブスレッショルド特性が向上できないという問題点が
あり、従来のＳＯＩ型トランジスタおよび縦型ＭＯＳト
ランジスタの双方とも、高性能化かつ高集積化という２
つの要求を満たし得ないものであった。
【０００８】この発明は、上記の様な問題点を解消する
ためになされたもので、サブスレッショルド特性が向上
し、高性能でかつ集積度の高いトランジスタを含む半導
体装置を得ることを目的としており、さらにこの装置に
適した製造方法を提供することを目的とする。
ためになされたもので、サブスレッショルド特性が向上
し、高性能でかつ集積度の高いトランジスタを含む半導
体装置を得ることを目的としており、さらにこの装置に
適した製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、半導体基板上に、層間絶縁膜と、この
層間絶縁膜を貫通して下地の上記半導体基板に到達しそ
の側面周囲が上記層間絶縁膜に囲まれる様に形成された
トランジスタ用開口部と、このトランジスタ用開口部内
の上記半導体基板上にチャネル領域となる第一導電型の
半導体層とこれを上下方向から挟む様にソース・ドレイ
ン領域となる第二導電型の半導体層との三層を積層して
成る活性領域と、上記トランジスタ用開口部の中央部に
上記活性領域の少なくとも上から二層を貫通する様に形
成されたゲート電極用開口部と、このゲート電極用開口
部内にゲート絶縁膜を介して形成されたゲート電極とを
有するものである。
る半導体装置は、半導体基板上に、層間絶縁膜と、この
層間絶縁膜を貫通して下地の上記半導体基板に到達しそ
の側面周囲が上記層間絶縁膜に囲まれる様に形成された
トランジスタ用開口部と、このトランジスタ用開口部内
の上記半導体基板上にチャネル領域となる第一導電型の
半導体層とこれを上下方向から挟む様にソース・ドレイ
ン領域となる第二導電型の半導体層との三層を積層して
成る活性領域と、上記トランジスタ用開口部の中央部に
上記活性領域の少なくとも上から二層を貫通する様に形
成されたゲート電極用開口部と、このゲート電極用開口
部内にゲート絶縁膜を介して形成されたゲート電極とを
有するものである。
【００１０】この発明の請求項２に係る半導体装置は、
半導体基板に第二導電型の拡散層を設け、この拡散層形
成領域内にトランジスタ用開口部を上記拡散層に到達す
る様に形成して、活性領域の最下層を上記拡散層に接続
したものである。
半導体基板に第二導電型の拡散層を設け、この拡散層形
成領域内にトランジスタ用開口部を上記拡散層に到達す
る様に形成して、活性領域の最下層を上記拡散層に接続
したものである。
【００１１】この発明の請求項３に係る半導体装置は、
半導体基板に設けられた拡散層表面で、活性領域と接す
る領域以外の領域に金属シリサイド層を形成したもので
ある。
半導体基板に設けられた拡散層表面で、活性領域と接す
る領域以外の領域に金属シリサイド層を形成したもので
ある。
【００１２】この発明の請求項４に係る半導体装置は、
活性領域がエピタキシャル層から成るものである。
活性領域がエピタキシャル層から成るものである。
【００１３】この発明の請求項５に係る半導体装置は、
活性領域の少なくともチャネル領域となる半導体層が、
ＳｉとＧｅとの化合物によるエピタキシャル層から成る
ものである。
活性領域の少なくともチャネル領域となる半導体層が、
ＳｉとＧｅとの化合物によるエピタキシャル層から成る
ものである。
【００１４】この発明の請求項６に係る半導体装置の製
造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜にトランジスタ用開口部を形成する
工程と、このトランジスタ用開口部内に選択エピタキシ
ャル成長法により活性領域を形成する工程と、上記活性
領域の上から二層を貫通する様にゲート電極用開口部を
形成する工程と、上記ゲート電極用開口部内壁にゲート
絶縁膜を形成した後、上記ゲート電極用開口部内に埋め
込む様にゲート電極を形成する工程と、を有するもので
ある。
造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜にトランジスタ用開口部を形成する
工程と、このトランジスタ用開口部内に選択エピタキシ
ャル成長法により活性領域を形成する工程と、上記活性
領域の上から二層を貫通する様にゲート電極用開口部を
形成する工程と、上記ゲート電極用開口部内壁にゲート
絶縁膜を形成した後、上記ゲート電極用開口部内に埋め
込む様にゲート電極を形成する工程と、を有するもので
ある。
【００１５】この発明の請求項７に係る半導体装置は、
活性領域の最上層に接続する配線膜を上記活性領域上か
ら層間絶縁膜上に渡って設け、この配線膜と上記活性領
域の少なくとも上から二層とを連続して貫通する様にゲ
ート電極用開口部を形成し、さらにこのゲート電極用開
口部内壁と上記配線膜表面とにゲート絶縁膜を形成した
ものである。
活性領域の最上層に接続する配線膜を上記活性領域上か
ら層間絶縁膜上に渡って設け、この配線膜と上記活性領
域の少なくとも上から二層とを連続して貫通する様にゲ
ート電極用開口部を形成し、さらにこのゲート電極用開
口部内壁と上記配線膜表面とにゲート絶縁膜を形成した
ものである。
【００１６】この発明の請求項８に係る半導体装置の製
造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜にトランジスタ用開口部を形成する
工程と、このトランジスタ用開口部内に選択エピタキシ
ャル成長法により活性領域を形成した後、この活性領域
上から上記層間絶縁膜に渡って配線膜を形成する工程
と、上記配線膜と上記活性領域の上から二層とを貫通す
る様にゲート電極用開口部を形成する工程と、その後ゲ
ート絶縁膜を形成した後、ゲート電極を形成する工程
と、を有するものである。
造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜にトランジスタ用開口部を形成する
工程と、このトランジスタ用開口部内に選択エピタキシ
ャル成長法により活性領域を形成した後、この活性領域
上から上記層間絶縁膜に渡って配線膜を形成する工程
と、上記配線膜と上記活性領域の上から二層とを貫通す
る様にゲート電極用開口部を形成する工程と、その後ゲ
ート絶縁膜を形成した後、ゲート電極を形成する工程
と、を有するものである。
【００１７】この発明の請求項９に係る半導体装置は、
層間絶縁膜に所定の深さの凹部を設け、この凹部領域の
一部に上記層間絶縁膜を貫通するトランジスタ用開口部
を形成し、このトランジスタ用開口部内に形成された活
性領域の最上層に接続する配線膜を上記凹部内に設け、
この配線膜と上記活性領域の少なくとも上から二層とを
連続して貫通する様にゲート電極用開口部を形成し、さ
らにこのゲート電極用開口部内壁と上記配線膜表面とに
ゲート絶縁膜を形成したものである。
層間絶縁膜に所定の深さの凹部を設け、この凹部領域の
一部に上記層間絶縁膜を貫通するトランジスタ用開口部
を形成し、このトランジスタ用開口部内に形成された活
性領域の最上層に接続する配線膜を上記凹部内に設け、
この配線膜と上記活性領域の少なくとも上から二層とを
連続して貫通する様にゲート電極用開口部を形成し、さ
らにこのゲート電極用開口部内壁と上記配線膜表面とに
ゲート絶縁膜を形成したものである。
【００１８】この発明の請求項１０に係る半導体装置の
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜に凹部を形成し、この凹部領域の一
部に上記層間絶縁膜を貫通するトランジスタ用開口部を
形成する工程と、このトランジスタ用開口部内に選択エ
ピタキシャル成長法により活性領域を形成する工程と、
次いで上記凹部内を埋め込む様に全面に配線膜となる導
電膜を形成した後、この導電膜を上記凹部内にのみ残存
させて全面を平坦化する工程と、上記導電膜から成る配
線膜と上記活性領域の上から二層とを貫通する様にゲー
ト電極用開口部を形成する工程と、その後ゲート絶縁膜
を形成した後、ゲート電極を形成する工程と、を有する
ものである。
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜に凹部を形成し、この凹部領域の一
部に上記層間絶縁膜を貫通するトランジスタ用開口部を
形成する工程と、このトランジスタ用開口部内に選択エ
ピタキシャル成長法により活性領域を形成する工程と、
次いで上記凹部内を埋め込む様に全面に配線膜となる導
電膜を形成した後、この導電膜を上記凹部内にのみ残存
させて全面を平坦化する工程と、上記導電膜から成る配
線膜と上記活性領域の上から二層とを貫通する様にゲー
ト電極用開口部を形成する工程と、その後ゲート絶縁膜
を形成した後、ゲート電極を形成する工程と、を有する
ものである。
【００１９】この発明の請求項１１に係る半導体装置の
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜に凹部を形成し、この凹部領域の一
部に上記層間絶縁膜を貫通するトランジスタ用開口部を
形成する工程と、このトランジスタ用開口部内に選択エ
ピタキシャル成長法により活性領域を形成する工程と、
次いで上記凹部内を埋め込む様に全面に配線膜となる導
電膜を形成した後、この導電膜を上記凹部内にのみ残存
させて全面を平坦化する工程と、次いで上記導電膜をエ
ッチングによりさらに後退させた後、全面に絶縁膜を形
成し、この絶縁膜を上記凹部内にのみ残存させて全面を
平坦化する工程と、次いで上記絶縁膜と上記導電膜から
成る配線膜と上記活性領域の上から二層とを貫通する様
にゲート電極用開口部を形成する工程と、その後ゲート
絶縁膜を形成した後、ゲート電極を形成する工程と、を
有するものである。
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜に凹部を形成し、この凹部領域の一
部に上記層間絶縁膜を貫通するトランジスタ用開口部を
形成する工程と、このトランジスタ用開口部内に選択エ
ピタキシャル成長法により活性領域を形成する工程と、
次いで上記凹部内を埋め込む様に全面に配線膜となる導
電膜を形成した後、この導電膜を上記凹部内にのみ残存
させて全面を平坦化する工程と、次いで上記導電膜をエ
ッチングによりさらに後退させた後、全面に絶縁膜を形
成し、この絶縁膜を上記凹部内にのみ残存させて全面を
平坦化する工程と、次いで上記絶縁膜と上記導電膜から
成る配線膜と上記活性領域の上から二層とを貫通する様
にゲート電極用開口部を形成する工程と、その後ゲート
絶縁膜を形成した後、ゲート電極を形成する工程と、を
有するものである。
【００２０】この発明の請求項１２に係る半導体装置
は、トランジスタ用開口部内に活性領域を、その表面の
高さが層間絶縁膜表面よりも所定量低くなる様に形成
し、上記トランジスタ用開口部の上層部周囲を囲む様に
上記層間絶縁膜に凹部を上記活性領域の上から二層目に
達しない深さに設け、この凹部内に配線膜を設けて上記
活性領域の最上層の側面に接続させ、さらに上記トラン
ジスタ用開口部内の上記活性領域に自己整合的にゲート
電極用開口部を形成し、このゲート電極用開口部内壁と
上記活性領域表面と上記配線膜表面とにゲート絶縁膜を
形成したものである。
は、トランジスタ用開口部内に活性領域を、その表面の
高さが層間絶縁膜表面よりも所定量低くなる様に形成
し、上記トランジスタ用開口部の上層部周囲を囲む様に
上記層間絶縁膜に凹部を上記活性領域の上から二層目に
達しない深さに設け、この凹部内に配線膜を設けて上記
活性領域の最上層の側面に接続させ、さらに上記トラン
ジスタ用開口部内の上記活性領域に自己整合的にゲート
電極用開口部を形成し、このゲート電極用開口部内壁と
上記活性領域表面と上記配線膜表面とにゲート絶縁膜を
形成したものである。
【００２１】この発明の請求項１３に係る半導体装置の
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜にトランジスタ用開口部を形成する
工程と、このトランジスタ用開口部内に選択エピタキシ
ャル成長法により活性領域を、その表面の高さが上記層
間絶縁膜表面よりも所定量低くなる様に形成する工程と
次いで上記トランジスタ用開口部内壁の上記層間絶縁膜
の露出部分にＳｉ窒化膜のサイドウォールを形成する工
程と、このＳｉ窒化膜のサイドウォールと上記層間絶縁
膜とをマスクとして自己整合的に上記活性領域をエッチ
ングして、ゲート電極用開口部を形成する工程と、この
ゲート電極用開口部をＳｉ窒化膜の埋め込み層によって
埋め込む工程と、上記Ｓｉ窒化膜のサイドウォールおよ
び埋め込み層とレジストパターンとをマスクとして上記
層間絶縁膜に凹部を形成する工程と、この凹部内を埋め
込む様に全面に配線膜となる導電膜を形成した後、この
導電膜を上記凹部内にのみ残存させて全面を平坦化する
工程と、その後上記Ｓｉ窒化膜のサイドウォールおよび
埋め込み層を除去する工程と、次いでゲート絶縁膜を形
成した後、ゲート電極を形成する工程とを有するもので
ある。
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜にトランジスタ用開口部を形成する
工程と、このトランジスタ用開口部内に選択エピタキシ
ャル成長法により活性領域を、その表面の高さが上記層
間絶縁膜表面よりも所定量低くなる様に形成する工程と
次いで上記トランジスタ用開口部内壁の上記層間絶縁膜
の露出部分にＳｉ窒化膜のサイドウォールを形成する工
程と、このＳｉ窒化膜のサイドウォールと上記層間絶縁
膜とをマスクとして自己整合的に上記活性領域をエッチ
ングして、ゲート電極用開口部を形成する工程と、この
ゲート電極用開口部をＳｉ窒化膜の埋め込み層によって
埋め込む工程と、上記Ｓｉ窒化膜のサイドウォールおよ
び埋め込み層とレジストパターンとをマスクとして上記
層間絶縁膜に凹部を形成する工程と、この凹部内を埋め
込む様に全面に配線膜となる導電膜を形成した後、この
導電膜を上記凹部内にのみ残存させて全面を平坦化する
工程と、その後上記Ｓｉ窒化膜のサイドウォールおよび
埋め込み層を除去する工程と、次いでゲート絶縁膜を形
成した後、ゲート電極を形成する工程とを有するもので
ある。
【００２２】この発明の請求項１４に係る半導体装置の
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜にトランジスタ用開口部を形成する
工程と、このトランジスタ用開口部内に選択エピタキシ
ャル成長法により活性領域を、その表面の高さが上記層
間絶縁膜表面よりも所定量低くなる様に形成する工程
と、次いで上記トランジスタ用開口部内壁の上記層間絶
縁膜の露出部分にＳｉ窒化膜のサイドウォールを形成す
る工程と、このＳｉ窒化膜のサイドウォールと上記層間
絶縁膜とをマスクとして自己整合的に上記活性領域をエ
ッチングして、ゲート電極用開口部を形成する工程と、
このゲート電極用開口部をＳｉ窒化膜の埋め込み層によ
って埋め込む工程と、上記Ｓｉ窒化膜のサイドウォール
および埋め込み層とレジストパターンとをマスクとして
上記層間絶縁膜に凹部を形成する工程と、この凹部内を
埋め込む様に全面に配線膜となる導電膜を形成した後、
この導電膜を上記凹部内にのみ残存させて全面を平坦化
する工程と、次いで上記導電膜をエッチングによりさら
に後退させた後、全面に絶縁膜を形成し、この絶縁膜を
上記凹部内にのみ残存させて全面を平坦化する工程と、
その後上記Ｓｉ窒化膜のサイドウォールおよび埋め込み
層を除去する工程と、次いでゲート絶縁膜を形成した
後、ゲート電極を形成する工程と、を有するものであ
る。
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜にトランジスタ用開口部を形成する
工程と、このトランジスタ用開口部内に選択エピタキシ
ャル成長法により活性領域を、その表面の高さが上記層
間絶縁膜表面よりも所定量低くなる様に形成する工程
と、次いで上記トランジスタ用開口部内壁の上記層間絶
縁膜の露出部分にＳｉ窒化膜のサイドウォールを形成す
る工程と、このＳｉ窒化膜のサイドウォールと上記層間
絶縁膜とをマスクとして自己整合的に上記活性領域をエ
ッチングして、ゲート電極用開口部を形成する工程と、
このゲート電極用開口部をＳｉ窒化膜の埋め込み層によ
って埋め込む工程と、上記Ｓｉ窒化膜のサイドウォール
および埋め込み層とレジストパターンとをマスクとして
上記層間絶縁膜に凹部を形成する工程と、この凹部内を
埋め込む様に全面に配線膜となる導電膜を形成した後、
この導電膜を上記凹部内にのみ残存させて全面を平坦化
する工程と、次いで上記導電膜をエッチングによりさら
に後退させた後、全面に絶縁膜を形成し、この絶縁膜を
上記凹部内にのみ残存させて全面を平坦化する工程と、
その後上記Ｓｉ窒化膜のサイドウォールおよび埋め込み
層を除去する工程と、次いでゲート絶縁膜を形成した
後、ゲート電極を形成する工程と、を有するものであ
る。
【００２３】この発明の請求項１５に係る半導体装置の
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜に凹部を形成する工程と、この凹部
内をＳｉ窒化膜の埋め込み層によって埋め込む工程と、
上記凹部領域の一部に、上記Ｓｉ窒化膜の埋め込み層と
上記層間絶縁膜とを貫通するトランジスタ用開口部を形
成する工程と、このトランジスタ用開口部内の側壁にＳ
ｉ窒化膜のサイドウォールを形成し、その後上記トラン
ジスタ用開口部内を埋め込む様に全面にＳｉ酸化膜を形
成した後、上記Ｓｉ窒化膜のサイドウォールの上層部分
が除去されて上記Ｓｉ窒化膜のサイドウォールの幅が一
定になるまで全面を除去して平坦化し、上記Ｓｉ酸化膜
の埋め込み層を形成する工程と、次いで上記Ｓｉ窒化膜
の埋め込み層およびサイドウォールを除去する工程と、
次いで上記凹部下の上記トランジスタ用開口部内に選択
エピタキシャル成長法により、上記Ｓｉ酸化膜の埋め込
み層の周囲に活性領域を形成する工程と、次いで上記凹
部内に埋め込む様に全面に配線膜となる導電膜を形成し
た後、この導電膜を凹部内の上記Ｓｉ酸化膜の埋め込み
層の周囲にのみ残存させて全面を平坦化する工程と、次
いで上記Ｓｉ酸化膜の埋め込み層をレジストマスクを用
いて除去し、ゲート電極用開口部を形成する工程と、そ
の後ゲート絶縁膜を形成した後、ゲート電極を形成する
工程と、を有するものである。
製造方法は、半導体基板上に層間絶縁膜を形成する工程
と、この層間絶縁膜に凹部を形成する工程と、この凹部
内をＳｉ窒化膜の埋め込み層によって埋め込む工程と、
上記凹部領域の一部に、上記Ｓｉ窒化膜の埋め込み層と
上記層間絶縁膜とを貫通するトランジスタ用開口部を形
成する工程と、このトランジスタ用開口部内の側壁にＳ
ｉ窒化膜のサイドウォールを形成し、その後上記トラン
ジスタ用開口部内を埋め込む様に全面にＳｉ酸化膜を形
成した後、上記Ｓｉ窒化膜のサイドウォールの上層部分
が除去されて上記Ｓｉ窒化膜のサイドウォールの幅が一
定になるまで全面を除去して平坦化し、上記Ｓｉ酸化膜
の埋め込み層を形成する工程と、次いで上記Ｓｉ窒化膜
の埋め込み層およびサイドウォールを除去する工程と、
次いで上記凹部下の上記トランジスタ用開口部内に選択
エピタキシャル成長法により、上記Ｓｉ酸化膜の埋め込
み層の周囲に活性領域を形成する工程と、次いで上記凹
部内に埋め込む様に全面に配線膜となる導電膜を形成し
た後、この導電膜を凹部内の上記Ｓｉ酸化膜の埋め込み
層の周囲にのみ残存させて全面を平坦化する工程と、次
いで上記Ｓｉ酸化膜の埋め込み層をレジストマスクを用
いて除去し、ゲート電極用開口部を形成する工程と、そ
の後ゲート絶縁膜を形成した後、ゲート電極を形成する
工程と、を有するものである。
【００２４】この発明の請求項１６に係る半導体装置
は、活性領域の最上層に接続する配線膜を、その上層に
ゲート絶縁膜よりも十分に厚い絶縁膜を設けたものとす
るものである。
は、活性領域の最上層に接続する配線膜を、その上層に
ゲート絶縁膜よりも十分に厚い絶縁膜を設けたものとす
るものである。
【００２５】この発明の請求項１７に係る半導体装置
は、活性領域を、基板半導体層から成る拡散層によって
構成したものである。
は、活性領域を、基板半導体層から成る拡散層によって
構成したものである。
【００２６】この発明の請求項１８に係る半導体装置の
製造方法は、半導体基板にゲート電極用開口部を形成す
る工程と、このゲート電極用開口部内にＳｉ窒化膜の埋
め込み層を埋め込んだ後、上記半導体基板をエッチング
して上記Ｓｉ窒化膜の埋め込み層の上層部を突出させる
工程と、このＳｉ窒化膜の埋め込み層の突出部側面に第
１のＳｉ酸化膜サイドウォールを形成する工程と、この
第１のＳｉ酸化膜サイドウォールと上記Ｓｉ窒化膜の埋
め込み層とをマスクとして上記半導体基板をエッチング
して、上記Ｓｉ窒化膜の埋め込み層周囲を囲む様に基板
半導体層を形成する工程と、上記第１のＳｉ酸化膜サイ
ドウォールとその下の上記基板半導体層との周囲に第２
のＳｉ酸化膜サイドウォールを形成する工程と、上記第
１および第２のＳｉ酸化膜サイドウォールと上記Ｓｉ窒
化膜の埋め込み層とをマスクとして再び上記半導体基板
をエッチングして、周囲にサイドウォールが形成されて
いない下層部分を含む基板半導体層を、上記Ｓｉ窒化膜
の埋め込み層周囲を囲む様に形成する工程と、次いでイ
オン注入法により上記基板半導体層の下層部分とその周
囲の上記半導体基板とに活性領域の最下層となる不純物
拡散層を形成する工程と、次いで全面に層間絶縁膜を形
成した後、上記基板半導体層表面が露出するまで全面を
平坦化する工程と、次いでイオン注入法により上記基板
半導体層に上記活性領域の上から二層となる不純物拡散
層をそれぞれ形成する工程と、次いで上記基板半導体層
の上層部周囲を囲む様に上記層間絶縁膜に凹部を、上記
活性領域の二層目に達しない深さに形成する工程と、次
いで上記凹部内に配線膜を埋め込む工程と、次いで上記
Ｓｉ窒化膜の埋め込み層を除去して上記ゲート電極用開
口部を開口し、ゲート絶縁膜を形成した後ゲート電極を
形成する工程と、を有するものである。
製造方法は、半導体基板にゲート電極用開口部を形成す
る工程と、このゲート電極用開口部内にＳｉ窒化膜の埋
め込み層を埋め込んだ後、上記半導体基板をエッチング
して上記Ｓｉ窒化膜の埋め込み層の上層部を突出させる
工程と、このＳｉ窒化膜の埋め込み層の突出部側面に第
１のＳｉ酸化膜サイドウォールを形成する工程と、この
第１のＳｉ酸化膜サイドウォールと上記Ｓｉ窒化膜の埋
め込み層とをマスクとして上記半導体基板をエッチング
して、上記Ｓｉ窒化膜の埋め込み層周囲を囲む様に基板
半導体層を形成する工程と、上記第１のＳｉ酸化膜サイ
ドウォールとその下の上記基板半導体層との周囲に第２
のＳｉ酸化膜サイドウォールを形成する工程と、上記第
１および第２のＳｉ酸化膜サイドウォールと上記Ｓｉ窒
化膜の埋め込み層とをマスクとして再び上記半導体基板
をエッチングして、周囲にサイドウォールが形成されて
いない下層部分を含む基板半導体層を、上記Ｓｉ窒化膜
の埋め込み層周囲を囲む様に形成する工程と、次いでイ
オン注入法により上記基板半導体層の下層部分とその周
囲の上記半導体基板とに活性領域の最下層となる不純物
拡散層を形成する工程と、次いで全面に層間絶縁膜を形
成した後、上記基板半導体層表面が露出するまで全面を
平坦化する工程と、次いでイオン注入法により上記基板
半導体層に上記活性領域の上から二層となる不純物拡散
層をそれぞれ形成する工程と、次いで上記基板半導体層
の上層部周囲を囲む様に上記層間絶縁膜に凹部を、上記
活性領域の二層目に達しない深さに形成する工程と、次
いで上記凹部内に配線膜を埋め込む工程と、次いで上記
Ｓｉ窒化膜の埋め込み層を除去して上記ゲート電極用開
口部を開口し、ゲート絶縁膜を形成した後ゲート電極を
形成する工程と、を有するものである。
【００２７】この発明の請求項１９に係る半導体装置
は、半導体基板上に第１の層間絶縁膜と、この第１の層
間絶縁膜上の所定領域に形成されたゲート電極と、この
ゲート電極を覆って上記第１の層間絶縁膜上に形成され
た第２の層間絶縁膜と、上記ゲート電極形成領域に、上
記第２の層間絶縁膜と上記ゲート電極と上記第１の層間
絶縁膜とを貫通して下地の上記半導体基板に到達する様
に形成された線状のトランジスタ用開口部と、このトラ
ンジスタ用開口部内壁に形成されたゲート絶縁膜と、こ
のゲート絶縁膜が形成された上記トランジスタ用開口部
内の上記半導体基板上に、チャネル領域となる第一導電
型のエピタキシャル層とこれを上下方向から挟む様にソ
ース・ドレイン領域となる第二導電型のエピタキシャル
層との三層を積層して、縦方向の薄膜状に形成された活
性領域と、を有するものである。
は、半導体基板上に第１の層間絶縁膜と、この第１の層
間絶縁膜上の所定領域に形成されたゲート電極と、この
ゲート電極を覆って上記第１の層間絶縁膜上に形成され
た第２の層間絶縁膜と、上記ゲート電極形成領域に、上
記第２の層間絶縁膜と上記ゲート電極と上記第１の層間
絶縁膜とを貫通して下地の上記半導体基板に到達する様
に形成された線状のトランジスタ用開口部と、このトラ
ンジスタ用開口部内壁に形成されたゲート絶縁膜と、こ
のゲート絶縁膜が形成された上記トランジスタ用開口部
内の上記半導体基板上に、チャネル領域となる第一導電
型のエピタキシャル層とこれを上下方向から挟む様にソ
ース・ドレイン領域となる第二導電型のエピタキシャル
層との三層を積層して、縦方向の薄膜状に形成された活
性領域と、を有するものである。
【００２８】この発明の請求項２０に係る半導体装置
は、半導体基板に第二導電型の拡散層を設け、この拡散
層形成領域にトランジスタ用開口部を上記拡散層に到達
する様に形成して活性領域の最下層を上記拡散層に接続
したものである。
は、半導体基板に第二導電型の拡散層を設け、この拡散
層形成領域にトランジスタ用開口部を上記拡散層に到達
する様に形成して活性領域の最下層を上記拡散層に接続
したものである。
【００２９】この発明の請求項２１に係る半導体装置
は、トランジスタ用開口部を上限値を０．２μｍとする
微細幅で形成したものである。
は、トランジスタ用開口部を上限値を０．２μｍとする
微細幅で形成したものである。
【００３０】この発明の請求項２２に係る半導体装置の
製造方法は、半導体基板上に第１の層間絶縁膜を形成す
る工程と、この第１の層間絶縁膜上にゲート電極を形成
した後、このゲート電極を覆って全面に第２の層間絶縁
膜を形成する工程と、上記ゲート電極形成領域内に上記
第２の層間絶縁膜と上記ゲート電極と上記第１の層間絶
縁膜とを貫通する様に線状のトランジスタ用開口部を形
成する工程と、次いでゲート絶縁膜を形成した後、上記
トランジスタ用開口部内に活性領域を形成する工程と、
を有するものである。
製造方法は、半導体基板上に第１の層間絶縁膜を形成す
る工程と、この第１の層間絶縁膜上にゲート電極を形成
した後、このゲート電極を覆って全面に第２の層間絶縁
膜を形成する工程と、上記ゲート電極形成領域内に上記
第２の層間絶縁膜と上記ゲート電極と上記第１の層間絶
縁膜とを貫通する様に線状のトランジスタ用開口部を形
成する工程と、次いでゲート絶縁膜を形成した後、上記
トランジスタ用開口部内に活性領域を形成する工程と、
を有するものである。
【００３１】
【作用】この発明による半導体装置は、層間絶縁膜に囲
まれたトランジスタ用開口部内にソース／チャネル／ド
レインの三層を縦方向に積層して活性領域を形成し、さ
らにこの活性領域に、少なくとも上から二層を貫通する
ゲート電極用開口部を有しその中にゲート絶縁膜を介し
てゲート電極を形成してトランジスタを構成したもので
ある。このため活性領域は、内部にゲート電極を有し、
周囲に層間絶縁膜を有する、円筒形状のものとなる。す
なわち、活性領域の上から二層目であるチャネル領域に
おいても、内側にゲート電極が、外側に層間絶縁膜が形
成されＳＯＩ型トランジスタと同じ効果がある。すなわ
ちトランジスタ動作時にチャネル領域に形成される空乏
層がその周囲の層間絶縁膜と直列に接続され、空乏層容
量が低減し、サブスレッショルド特性が向上する。また
活性領域を縦方向に形成した縦型トランジスタであるた
め、トランジスタ占有面積は非常に小さく、このため、
サブスレッショルド特性が向上し、高性能で集積度の高
い半導体装置が得られる。
まれたトランジスタ用開口部内にソース／チャネル／ド
レインの三層を縦方向に積層して活性領域を形成し、さ
らにこの活性領域に、少なくとも上から二層を貫通する
ゲート電極用開口部を有しその中にゲート絶縁膜を介し
てゲート電極を形成してトランジスタを構成したもので
ある。このため活性領域は、内部にゲート電極を有し、
周囲に層間絶縁膜を有する、円筒形状のものとなる。す
なわち、活性領域の上から二層目であるチャネル領域に
おいても、内側にゲート電極が、外側に層間絶縁膜が形
成されＳＯＩ型トランジスタと同じ効果がある。すなわ
ちトランジスタ動作時にチャネル領域に形成される空乏
層がその周囲の層間絶縁膜と直列に接続され、空乏層容
量が低減し、サブスレッショルド特性が向上する。また
活性領域を縦方向に形成した縦型トランジスタであるた
め、トランジスタ占有面積は非常に小さく、このため、
サブスレッショルド特性が向上し、高性能で集積度の高
い半導体装置が得られる。
【００３２】また、この発明によると、半導体基板に第
二導電型の拡散層を設けて活性領域の最下層と接続した
ため、ソース・ドレイン領域の一方である活性領域の最
下層の電極取り出しが容易となる。また、この拡散層は
そのまま配線として用いることもできる。
二導電型の拡散層を設けて活性領域の最下層と接続した
ため、ソース・ドレイン領域の一方である活性領域の最
下層の電極取り出しが容易となる。また、この拡散層は
そのまま配線として用いることもできる。
【００３３】また、この発明によると、活性領域の最下
層と接続する拡散層の表面に金属シリサイド層を形成し
たため、活性領域の最下層の電極取り出し層の抵抗が低
減できる。特に上記拡散層を配線として用いる場合は低
抵抗な配線となり有効である。また、活性領域と接する
部分に金属シリサイド層を形成していないため製造工程
において、金属シリサイド層形成後にエピタキシャル成
長により活性領域を形成する際に、良好なエピタキシャ
ル成長が行える。
層と接続する拡散層の表面に金属シリサイド層を形成し
たため、活性領域の最下層の電極取り出し層の抵抗が低
減できる。特に上記拡散層を配線として用いる場合は低
抵抗な配線となり有効である。また、活性領域と接する
部分に金属シリサイド層を形成していないため製造工程
において、金属シリサイド層形成後にエピタキシャル成
長により活性領域を形成する際に、良好なエピタキシャ
ル成長が行える。
【００３４】また、この発明による半導体装置は、活性
領域がエピタキシャル層から成るため、良質な半導体層
が安定して積層され、信頼性の高い縦方向に積層された
活性領域が得られる。
領域がエピタキシャル層から成るため、良質な半導体層
が安定して積層され、信頼性の高い縦方向に積層された
活性領域が得られる。
【００３５】また、この発明によると、チャネル領域を
ＳｉとＧｅとの化合物によるエピタキシャル層で構成し
た。ＳｉとＧｅとの化合物はホールの移動度が高いた
め、特にｐチャネル型トランジスタにおいて、高速化が
図れる。
ＳｉとＧｅとの化合物によるエピタキシャル層で構成し
た。ＳｉとＧｅとの化合物はホールの移動度が高いた
め、特にｐチャネル型トランジスタにおいて、高速化が
図れる。
【００３６】また、この発明による半導体装置の製造方
法は、層間絶縁膜を形成後、この層間絶縁膜にトランジ
スタ用開口部を形成して、その中に活性領域をエピタキ
シャル成長させ、その後ゲート電極用開口部を形成し
て、その中にゲート絶縁膜およびゲート電極を形成する
ものである。このため、活性領域を円筒形状に形成し、
内側にゲート電極を、外側に層間絶縁膜を、配設した構
造が容易に実現できる。このためサブスレッショルド特
性が向上し、高性能で集積度の高い半導体装置が容易に
製造できる。
法は、層間絶縁膜を形成後、この層間絶縁膜にトランジ
スタ用開口部を形成して、その中に活性領域をエピタキ
シャル成長させ、その後ゲート電極用開口部を形成し
て、その中にゲート絶縁膜およびゲート電極を形成する
ものである。このため、活性領域を円筒形状に形成し、
内側にゲート電極を、外側に層間絶縁膜を、配設した構
造が容易に実現できる。このためサブスレッショルド特
性が向上し、高性能で集積度の高い半導体装置が容易に
製造できる。
【００３７】また、この発明による半導体装置は、トラ
ンジスタ用開口部内の活性領域上から層間絶縁膜上に渡
って配線膜を形成し、配線膜と活性領域の上から二層と
を連続して貫通するゲート電極開口部を形成したもので
ある。このためソース・ドレイン領域となる活性領域の
最上層に配線膜を確実に接続形成できる。さらに、ゲー
ト絶縁膜を配線膜表面にも形成したためゲート電極と配
線膜とが確実に絶縁できる。また、配線膜を形成後に、
ゲート電極開口部を形成し、その後ゲート絶縁膜を形成
するため、上記の様な半導体装置が容易に製造できる。
ンジスタ用開口部内の活性領域上から層間絶縁膜上に渡
って配線膜を形成し、配線膜と活性領域の上から二層と
を連続して貫通するゲート電極開口部を形成したもので
ある。このためソース・ドレイン領域となる活性領域の
最上層に配線膜を確実に接続形成できる。さらに、ゲー
ト絶縁膜を配線膜表面にも形成したためゲート電極と配
線膜とが確実に絶縁できる。また、配線膜を形成後に、
ゲート電極開口部を形成し、その後ゲート絶縁膜を形成
するため、上記の様な半導体装置が容易に製造できる。
【００３８】また、この発明による半導体装置は、活性
領域の最上層に接続する配線膜を、層間絶縁膜に設けた
凹部内に形成したため、層間絶縁膜表面に配線膜による
段差がなく、ゲート電極形成時にパターニングが容易と
なり信頼性が向上する。さらに、上記凹部内に配線膜を
形成する際、全面に導電膜を形成した後凹部内にのみ残
存させて全面を平坦化することにより形成する。このた
め、半導体装置を容易に製造できる。また、前工程で、
選択エピタキシャル成長によりトランジスタ用開口部内
に活性領域を形成する際に、選択性が破れて層間絶縁膜
上にもＳｉ粒が形成された場合でも、配線膜形成工程で
全面を平坦化する時に、不要な導電膜と共に上記Ｓｉ粒
が除去される。このため配線膜等が層間絶縁膜上のＳｉ
粒によって不必要に短絡することが防止でき、信頼性が
向上する。
領域の最上層に接続する配線膜を、層間絶縁膜に設けた
凹部内に形成したため、層間絶縁膜表面に配線膜による
段差がなく、ゲート電極形成時にパターニングが容易と
なり信頼性が向上する。さらに、上記凹部内に配線膜を
形成する際、全面に導電膜を形成した後凹部内にのみ残
存させて全面を平坦化することにより形成する。このた
め、半導体装置を容易に製造できる。また、前工程で、
選択エピタキシャル成長によりトランジスタ用開口部内
に活性領域を形成する際に、選択性が破れて層間絶縁膜
上にもＳｉ粒が形成された場合でも、配線膜形成工程で
全面を平坦化する時に、不要な導電膜と共に上記Ｓｉ粒
が除去される。このため配線膜等が層間絶縁膜上のＳｉ
粒によって不必要に短絡することが防止でき、信頼性が
向上する。
【００３９】また、この発明による半導体装置の製造方
法は、層間絶縁膜の凹部内に配線膜となる導電膜を形成
し、さらにエッチングにより後退させ、その上の全面に
絶縁膜を形成した後、上記凹部内にのみ残存させて全面
を平坦化する。このため配線膜上にゲート絶縁膜よりも
十分厚い絶縁膜が容易に形成でき、配線膜とゲート電極
とが交差する部分において寄生容量が容易に低減でき
る。また、絶縁膜は上記凹部内に埋め込まれて形成され
るため、層間絶縁膜表面に段差がなく、ゲート電極形成
時のパターニングも容易となる。
法は、層間絶縁膜の凹部内に配線膜となる導電膜を形成
し、さらにエッチングにより後退させ、その上の全面に
絶縁膜を形成した後、上記凹部内にのみ残存させて全面
を平坦化する。このため配線膜上にゲート絶縁膜よりも
十分厚い絶縁膜が容易に形成でき、配線膜とゲート電極
とが交差する部分において寄生容量が容易に低減でき
る。また、絶縁膜は上記凹部内に埋め込まれて形成され
るため、層間絶縁膜表面に段差がなく、ゲート電極形成
時のパターニングも容易となる。
【００４０】また、この発明による半導体装置は、ゲー
ト電極用開口部をトランジスタ用開口部内の活性領域に
自己整合的に形成したため、マスク合わせずれ等による
トランジスタの形状のばらつきがなく、このため安定し
た性能を持つ信頼性の高い半導体装置が得られる。ま
た、トランジスタ用開口部内に活性領域を層間絶縁膜表
面よりも低く形成し、その上のトランジスタ用開口部内
壁にＳｉ窒化膜のサイドウォールを形成して、このサイ
ドウォールをマスクに用いてゲート電極用開口部を形成
する。このためゲート電極用開口部を自己整合的に形成
することが容易に実現でき、上記の様な安定した形状お
よび性能を持つ信頼性の高い半導体装置が容易に製造で
きる。
ト電極用開口部をトランジスタ用開口部内の活性領域に
自己整合的に形成したため、マスク合わせずれ等による
トランジスタの形状のばらつきがなく、このため安定し
た性能を持つ信頼性の高い半導体装置が得られる。ま
た、トランジスタ用開口部内に活性領域を層間絶縁膜表
面よりも低く形成し、その上のトランジスタ用開口部内
壁にＳｉ窒化膜のサイドウォールを形成して、このサイ
ドウォールをマスクに用いてゲート電極用開口部を形成
する。このためゲート電極用開口部を自己整合的に形成
することが容易に実現でき、上記の様な安定した形状お
よび性能を持つ信頼性の高い半導体装置が容易に製造で
きる。
【００４１】また、この発明による半導体装置の製造方
法は、ゲート電極用開口部を自己整合的に形成した後ト
ランジスタ用開口部周囲に層間絶縁膜の凹部を設け、そ
の中に配線膜となる導電膜を形成し、さらにこの導電膜
をエッチングにより後退させ、その上の全面に絶縁膜を
形成した後、上記凹部内にのみ残存させて全面を平坦化
する。このため、安定した形状および性能を持ち、しか
も配線膜とゲート電極とが交差する部分において寄生容
量が低減できた信頼性の高い半導体装置が容易に製造で
きる。
法は、ゲート電極用開口部を自己整合的に形成した後ト
ランジスタ用開口部周囲に層間絶縁膜の凹部を設け、そ
の中に配線膜となる導電膜を形成し、さらにこの導電膜
をエッチングにより後退させ、その上の全面に絶縁膜を
形成した後、上記凹部内にのみ残存させて全面を平坦化
する。このため、安定した形状および性能を持ち、しか
も配線膜とゲート電極とが交差する部分において寄生容
量が低減できた信頼性の高い半導体装置が容易に製造で
きる。
【００４２】また、この発明による半導体装置の製造方
法は、層間絶縁膜の凹部領域の一部にトランジスタ用開
口部を形成しトランジスタ用開口部内壁にＳｉ窒化膜の
サイドウォールを形成して自己整合的に開口部を形成す
る。この開口部は、その中にＳｉ酸化膜の埋め込み層を
埋め込み、その後この埋め込み層周囲で上記凹部下に活
性領域を、上記凹部内に配線膜を形成し、その後、上記
Ｓｉ酸化膜の埋め込み層をレジストマスクを用いて除去
して上記開口部を再び開口し、ゲート電極用開口部を形
成する。この様に、トランジスタ用開口部内に自己整合
的に開口部を形成し、その後にこの開口部内に埋め込ま
れたＳｉ酸化膜の埋め込み層をレジストマスクを用いて
除去してゲート電極用開口部を形成する。このＳｉ酸化
膜の埋め込み層の上層部は、凹部内に形成された配線膜
によって周囲を囲まれているため、Ｓｉ酸化膜の埋め込
み層除去時に用いられるレジストマスクのパターンは、
その形成時のマスク合わせのマージンが非常に大きい。
このため上記開口部内のＳｉ酸化膜の埋め込み層は確実
に除去されるためそれにより形成されるゲート電極用開
口部は、トランジスタ用開口部内に自己整合的に形成さ
れたものと同値となる。このため、トランジスタの形状
のばらつきがなく、安定した性能を持つ信頼性の高い半
導体装置が得られる。
法は、層間絶縁膜の凹部領域の一部にトランジスタ用開
口部を形成しトランジスタ用開口部内壁にＳｉ窒化膜の
サイドウォールを形成して自己整合的に開口部を形成す
る。この開口部は、その中にＳｉ酸化膜の埋め込み層を
埋め込み、その後この埋め込み層周囲で上記凹部下に活
性領域を、上記凹部内に配線膜を形成し、その後、上記
Ｓｉ酸化膜の埋め込み層をレジストマスクを用いて除去
して上記開口部を再び開口し、ゲート電極用開口部を形
成する。この様に、トランジスタ用開口部内に自己整合
的に開口部を形成し、その後にこの開口部内に埋め込ま
れたＳｉ酸化膜の埋め込み層をレジストマスクを用いて
除去してゲート電極用開口部を形成する。このＳｉ酸化
膜の埋め込み層の上層部は、凹部内に形成された配線膜
によって周囲を囲まれているため、Ｓｉ酸化膜の埋め込
み層除去時に用いられるレジストマスクのパターンは、
その形成時のマスク合わせのマージンが非常に大きい。
このため上記開口部内のＳｉ酸化膜の埋め込み層は確実
に除去されるためそれにより形成されるゲート電極用開
口部は、トランジスタ用開口部内に自己整合的に形成さ
れたものと同値となる。このため、トランジスタの形状
のばらつきがなく、安定した性能を持つ信頼性の高い半
導体装置が得られる。
【００４３】また、この発明による半導体装置は、活性
領域の最上層に接続する配線膜を、その上層にゲート絶
縁膜よりも十分に厚い絶縁膜を設けたものとするため、
配線膜とゲート電極とが交差する部分において寄生容量
が低減でき、素子の高速化が図れる。
領域の最上層に接続する配線膜を、その上層にゲート絶
縁膜よりも十分に厚い絶縁膜を設けたものとするため、
配線膜とゲート電極とが交差する部分において寄生容量
が低減でき、素子の高速化が図れる。
【００４４】また、この発明による半導体装置は、活性
領域を基板半導体層から成る拡散層によって構成したた
め、エピタキシャル層から成る場合よりも結晶性が良く
トランジスタの性能が向上する。また、エピタキシャル
層から成る活性領域の場合、半導体基板表面にＳｉ酸化
膜が残存しているとエピタキシャル成長が不可能で形成
困難となるが、その様な問題がなく確実に活性領域が形
成できる。
領域を基板半導体層から成る拡散層によって構成したた
め、エピタキシャル層から成る場合よりも結晶性が良く
トランジスタの性能が向上する。また、エピタキシャル
層から成る活性領域の場合、半導体基板表面にＳｉ酸化
膜が残存しているとエピタキシャル成長が不可能で形成
困難となるが、その様な問題がなく確実に活性領域が形
成できる。
【００４５】また、この発明による半導体装置の製造方
法は、半導体基板にゲート電極用開口部を形成し、その
中にＳｉ窒化膜の埋め込み層を埋め込み、このＳｉ窒化
膜の埋め込み層の周囲に活性領域となる基板半導体層を
形成する。この基板半導体層の形成は、第１および第２
のＳｉ酸化膜のサイドウォールを用いて２回のエッチン
グにより半導体基板をエッチングして行い、上記基板半
導体層の下層部分にサイドウォールが形成されていない
領域を形成し、この基板半導体層の下層部分およびその
周囲の半導体基板にイオン注入によりソース・ドレイン
領域の一方となる拡散層を形成する。その後活性領域の
周囲を囲む様に層間絶縁膜を形成し、イオン注入により
チャネル領域およびソース・ドレイン領域の他方となる
拡散層をそれぞれ形成する。この様に、内側にゲート電
極を、外側に層間絶縁膜を有する円筒形状でしかも縦方
向に積層された活性領域を、基板半導体層から成る拡散
層で構成することができ、集積度が高く、サブスレッシ
ョルド特性が向上し、しかも結晶性が良い高性能な半導
体装置が製造できる。
法は、半導体基板にゲート電極用開口部を形成し、その
中にＳｉ窒化膜の埋め込み層を埋め込み、このＳｉ窒化
膜の埋め込み層の周囲に活性領域となる基板半導体層を
形成する。この基板半導体層の形成は、第１および第２
のＳｉ酸化膜のサイドウォールを用いて２回のエッチン
グにより半導体基板をエッチングして行い、上記基板半
導体層の下層部分にサイドウォールが形成されていない
領域を形成し、この基板半導体層の下層部分およびその
周囲の半導体基板にイオン注入によりソース・ドレイン
領域の一方となる拡散層を形成する。その後活性領域の
周囲を囲む様に層間絶縁膜を形成し、イオン注入により
チャネル領域およびソース・ドレイン領域の他方となる
拡散層をそれぞれ形成する。この様に、内側にゲート電
極を、外側に層間絶縁膜を有する円筒形状でしかも縦方
向に積層された活性領域を、基板半導体層から成る拡散
層で構成することができ、集積度が高く、サブスレッシ
ョルド特性が向上し、しかも結晶性が良い高性能な半導
体装置が製造できる。
【００４６】また、この発明による半導体装置は、第１
の層間絶縁膜とその上の第２の層間絶縁膜との間にゲー
ト電極を形成し、このゲート電極形成領域内に、第２の
層間絶縁膜とゲート電極と第１の層間絶縁膜とを貫通す
るトランジスタ用開口部を線状に設け、その中にゲート
絶縁膜を介してエピタキシャル層を積層した活性領域を
縦方向の薄膜状に形成したものである。このためチャネ
ル領域の両側をゲート電極で挟んだ縦型の薄膜トランジ
スタが得られ、チャネル領域の空乏化が効率的に行うこ
とができ、サブスレッショルド特性が向上する。また縦
型であるため、トランジスタ占有面積も小さく、サブス
レッショルド特性が向上し、高性能で集積度の高い半導
体装置が得られる。
の層間絶縁膜とその上の第２の層間絶縁膜との間にゲー
ト電極を形成し、このゲート電極形成領域内に、第２の
層間絶縁膜とゲート電極と第１の層間絶縁膜とを貫通す
るトランジスタ用開口部を線状に設け、その中にゲート
絶縁膜を介してエピタキシャル層を積層した活性領域を
縦方向の薄膜状に形成したものである。このためチャネ
ル領域の両側をゲート電極で挟んだ縦型の薄膜トランジ
スタが得られ、チャネル領域の空乏化が効率的に行うこ
とができ、サブスレッショルド特性が向上する。また縦
型であるため、トランジスタ占有面積も小さく、サブス
レッショルド特性が向上し、高性能で集積度の高い半導
体装置が得られる。
【００４７】また、この発明によると、半導体基板に第
二導電型の拡散層を設けて活性領域の最下層と接続した
ため、上記の様なチャネル領域の両側をゲート電極で挟
んだ縦型の薄膜トランジスタにおける、ソース・ドレイ
ン領域の一方である活性領域の最下層の電極取り出しが
容易となる。また、この拡散層はそのまま配線として用
いることもできる。
二導電型の拡散層を設けて活性領域の最下層と接続した
ため、上記の様なチャネル領域の両側をゲート電極で挟
んだ縦型の薄膜トランジスタにおける、ソース・ドレイ
ン領域の一方である活性領域の最下層の電極取り出しが
容易となる。また、この拡散層はそのまま配線として用
いることもできる。
【００４８】また、この発明によると、トランジスタ用
開口部をその上限値を０．２μｍとする微細幅で形成し
たため、活性領域が０．２μｍ以下の幅の縦方向の薄膜
状で、そのうちチャネル領域の両側がゲート電極で挟ま
れたトランジスタが得られる。このためチャネル領域が
十分に空乏化できサブスレッショルド特性がさらに向上
する。
開口部をその上限値を０．２μｍとする微細幅で形成し
たため、活性領域が０．２μｍ以下の幅の縦方向の薄膜
状で、そのうちチャネル領域の両側がゲート電極で挟ま
れたトランジスタが得られる。このためチャネル領域が
十分に空乏化できサブスレッショルド特性がさらに向上
する。
【００４９】また、この発明による半導体装置の製造方
法は、第１の層間絶縁膜、ゲート電極および第２の層間
絶縁膜を順次形成した後、トランジスタ用開口部を線状
に形成し、その中にゲート絶縁膜を介して活性領域を形
成する。このため、上記の様なチャネル領域の両側をゲ
ート電極で挟んだ縦型の薄膜トランジスタが容易に形成
でき、サブスレッショルド特性が向上し、高性能で集積
度の高い半導体装置が容易に製造できる。また、トラン
ジスタ用開口部を線状に形成したために、一つの径で決
定される開口部の大きさに比べて微細な幅に形成するこ
とができ、チャネル領域を十分空乏化できる薄膜トラン
ジスタが容易に形成できる。
法は、第１の層間絶縁膜、ゲート電極および第２の層間
絶縁膜を順次形成した後、トランジスタ用開口部を線状
に形成し、その中にゲート絶縁膜を介して活性領域を形
成する。このため、上記の様なチャネル領域の両側をゲ
ート電極で挟んだ縦型の薄膜トランジスタが容易に形成
でき、サブスレッショルド特性が向上し、高性能で集積
度の高い半導体装置が容易に製造できる。また、トラン
ジスタ用開口部を線状に形成したために、一つの径で決
定される開口部の大きさに比べて微細な幅に形成するこ
とができ、チャネル領域を十分空乏化できる薄膜トラン
ジスタが容易に形成できる。
【００５０】
実施例１．以下、この発明の一実施例を図について説明
する。なお、従来の技術と重複する箇所は適宜その説明
を省略する。図１はこの発明の実施例１によるＭＩＳ型
トランジスタの構造を示す断面図である。図において、
１は従来と同じ、例えばｐ型のＳｉ単結晶等から成る半
導体基板（以下、基板と称す）、１３は素子分離用絶縁
膜、１４は基板１３に形成された拡散層としてのｎ+型
不純物拡散層、１５は基板１上に形成された層間絶縁
膜、１６は層間絶縁膜１５に設けられ、ｎ+型不純物拡
散層１４に達するトランジスタ用開口部である。１７は
トランジスタ用開口部１６内に形成され、チャネル領域
とそれを上下方向から挟むソース・ドレイン領域との三
層が積層されて成る活性領域、１８はこの活性領域１７
内のチャネル領域となるｐ型半導体層としてのｐ型エピ
層、１９ａ、ｂはソース・ドレイン領域となるｎ+型半
導体層としてのｎ+型エピ層である。
する。なお、従来の技術と重複する箇所は適宜その説明
を省略する。図１はこの発明の実施例１によるＭＩＳ型
トランジスタの構造を示す断面図である。図において、
１は従来と同じ、例えばｐ型のＳｉ単結晶等から成る半
導体基板（以下、基板と称す）、１３は素子分離用絶縁
膜、１４は基板１３に形成された拡散層としてのｎ+型
不純物拡散層、１５は基板１上に形成された層間絶縁
膜、１６は層間絶縁膜１５に設けられ、ｎ+型不純物拡
散層１４に達するトランジスタ用開口部である。１７は
トランジスタ用開口部１６内に形成され、チャネル領域
とそれを上下方向から挟むソース・ドレイン領域との三
層が積層されて成る活性領域、１８はこの活性領域１７
内のチャネル領域となるｐ型半導体層としてのｐ型エピ
層、１９ａ、ｂはソース・ドレイン領域となるｎ+型半
導体層としてのｎ+型エピ層である。
【００５１】２０はトランジスタ用開口部１６の中央部
に設けられ、活性領域１７の三層を貫通してｎ+型不純
物拡散層１４に達するゲート電極用開口部、２１はｎ+
型エピ層１９ｂの電極を取り出す電導膜で、ｎ+型エピ
層１９ｂ上から層間絶縁膜１５上に渡って形成された配
線膜、２２はゲート電極用開口部２０内壁から配線膜２
１表面に渡って形成されたゲート絶縁膜、２３はゲート
絶縁膜２２を介してゲート電極用開口部２０内に埋め込
む様に形成されたゲート電極である。
に設けられ、活性領域１７の三層を貫通してｎ+型不純
物拡散層１４に達するゲート電極用開口部、２１はｎ+
型エピ層１９ｂの電極を取り出す電導膜で、ｎ+型エピ
層１９ｂ上から層間絶縁膜１５上に渡って形成された配
線膜、２２はゲート電極用開口部２０内壁から配線膜２
１表面に渡って形成されたゲート絶縁膜、２３はゲート
絶縁膜２２を介してゲート電極用開口部２０内に埋め込
む様に形成されたゲート電極である。
【００５２】上記の様に構成されるＭＩＳ型トランジス
タの製造方法を、図２〜図８に基づいて以下に示す。ま
ず、基板１上に、例えばＳｉ酸化膜から成る素子分離用
絶縁膜１３を、例えばＬＯＣＯＳ法により形成する。こ
の素子分離用絶縁膜１３はＣＶＤ法によるＳｉ酸化膜の
形成後、ホトリソグラフィ及びエッチング技術によって
形成しても良い。次に、基板１上から例えばヒ素イオン
をイオン注入法により注入し、その後熱拡散させて、ｎ
+型不純物拡散層１４を、例えばヒ素濃度１０19〜１０
23／ｃｍ3に形成する。このｎ+型不純物拡散層１４はソ
ース・ドレイン領域の一方となるｎ+型エピ層１９ａの
電極取り出し層となる（図２）。次に、基板１上の全面
に、例えばＳｉ酸化膜から成る層間絶縁膜１５をＣＶＤ
法等により、例えば約９００ｎｍの膜厚に形成する（図
３）。
タの製造方法を、図２〜図８に基づいて以下に示す。ま
ず、基板１上に、例えばＳｉ酸化膜から成る素子分離用
絶縁膜１３を、例えばＬＯＣＯＳ法により形成する。こ
の素子分離用絶縁膜１３はＣＶＤ法によるＳｉ酸化膜の
形成後、ホトリソグラフィ及びエッチング技術によって
形成しても良い。次に、基板１上から例えばヒ素イオン
をイオン注入法により注入し、その後熱拡散させて、ｎ
+型不純物拡散層１４を、例えばヒ素濃度１０19〜１０
23／ｃｍ3に形成する。このｎ+型不純物拡散層１４はソ
ース・ドレイン領域の一方となるｎ+型エピ層１９ａの
電極取り出し層となる（図２）。次に、基板１上の全面
に、例えばＳｉ酸化膜から成る層間絶縁膜１５をＣＶＤ
法等により、例えば約９００ｎｍの膜厚に形成する（図
３）。
【００５３】次に、層間絶縁膜１５にトランジスタ用開
口部１６を、ホトリソグラフィ及びエッチング技術によ
り、例えば約０．９μｍの径で開口し、下地のｎ+型不
純物拡散層１４の表面を露出させる（図４）。次に、ト
ランジスタ用開口部１６内に選択エピタキシャルＳｉ成
長法により基板１側から、ｎ+型エピ層１９ａを、例え
ばヒ素濃度１０17〜１０20／ｃｍ3で約２００ｎｍの膜
厚に、その上にｐ型エピ層１８を、例えばボロン濃度１
０16〜１０17／ｃｍ3で約５００ｎｍの膜厚に、さらに
その上にｎ+型エピ層１９ｂを、例えばヒ素濃度１０17
〜１０20／ｃｍ3で約２００ｎｍの膜厚に形成して、ト
ランジスタ用開口部１６を埋め込む（図５）。
口部１６を、ホトリソグラフィ及びエッチング技術によ
り、例えば約０．９μｍの径で開口し、下地のｎ+型不
純物拡散層１４の表面を露出させる（図４）。次に、ト
ランジスタ用開口部１６内に選択エピタキシャルＳｉ成
長法により基板１側から、ｎ+型エピ層１９ａを、例え
ばヒ素濃度１０17〜１０20／ｃｍ3で約２００ｎｍの膜
厚に、その上にｐ型エピ層１８を、例えばボロン濃度１
０16〜１０17／ｃｍ3で約５００ｎｍの膜厚に、さらに
その上にｎ+型エピ層１９ｂを、例えばヒ素濃度１０17
〜１０20／ｃｍ3で約２００ｎｍの膜厚に形成して、ト
ランジスタ用開口部１６を埋め込む（図５）。
【００５４】次に、例えば多結晶Ｓｉ膜やチタン、タン
タル、タングステン等の金属シリサイド膜から成る導電
膜を、例えばＣＶＤ法により全面に形成し、その後ホト
リソグラフィ及びエッチング技術によりパターニングし
て、トランジスタ用開口部１６のｎ+型エピ層１９ｂ上
から層間絶縁膜１５上に渡って配線膜２１を形成する
（図６）。次に、トランジスタ用開口部１６の中央部に
ゲート電極用開口部２０を、ホトリソグラフィ及びエッ
チング技術により、配線膜２１およびその下の三層から
成るエピ層１８、１９ａ、ｂを貫通して例えば約０．６
μｍの径で開口し、下地のｎ+型不純物拡散層１４表面
を露出させる（図７）。
タル、タングステン等の金属シリサイド膜から成る導電
膜を、例えばＣＶＤ法により全面に形成し、その後ホト
リソグラフィ及びエッチング技術によりパターニングし
て、トランジスタ用開口部１６のｎ+型エピ層１９ｂ上
から層間絶縁膜１５上に渡って配線膜２１を形成する
（図６）。次に、トランジスタ用開口部１６の中央部に
ゲート電極用開口部２０を、ホトリソグラフィ及びエッ
チング技術により、配線膜２１およびその下の三層から
成るエピ層１８、１９ａ、ｂを貫通して例えば約０．６
μｍの径で開口し、下地のｎ+型不純物拡散層１４表面
を露出させる（図７）。
【００５５】次に、熱酸化法によりＳｉ酸化膜から成る
ゲート絶縁膜２２を、ゲート電極用開口部２０内壁およ
び配線膜２１表面に１０〜２０ｎｍの膜厚で形成する
（図８）。次に、例えば多結晶シリコン膜や金属シリサ
イド膜またはこれらの積層膜から成る導電膜を、スパッ
タ法やＣＶＤ法によりゲート電極用開口部２０内に埋め
込む様に全面に形成し、その後ホトリソグラフィ及びエ
ッチング技術によりパターニングして、ゲート電極２３
を形成する（図１参照）。この後所定の処理を施してＭ
ＩＳ型トランジスタを完成する。
ゲート絶縁膜２２を、ゲート電極用開口部２０内壁およ
び配線膜２１表面に１０〜２０ｎｍの膜厚で形成する
（図８）。次に、例えば多結晶シリコン膜や金属シリサ
イド膜またはこれらの積層膜から成る導電膜を、スパッ
タ法やＣＶＤ法によりゲート電極用開口部２０内に埋め
込む様に全面に形成し、その後ホトリソグラフィ及びエ
ッチング技術によりパターニングして、ゲート電極２３
を形成する（図１参照）。この後所定の処理を施してＭ
ＩＳ型トランジスタを完成する。
【００５６】上記実施例１では、ゲート電極２３と、そ
の周囲を囲む積層された三層から成る活性領域１７とが
例えば約０．９μｍの径のトランジスタ用開口部１６内
に形成されるものである。このためトランジスタ占有面
積は非常に小さいものとなり高集積化が図れる。また、
このトランジスタは、活性領域１７を円筒形状に形成
し、その内側にゲート電極２３を、外側に層間絶縁膜１
５を配設した構造となる。すなわち、活性領域１７の上
から二層目のチャネル領域１８においても、その内側に
ゲート電極２３が、外側に層間絶縁膜１５が形成された
構造となり、ＳＯＩ型トランジスタと同様の効果、すな
わちサブスレッショルド特性が向上するという効果があ
る。この様に上記実施例１によるとサブスレッショルド
特性の向上した高性能で集積度の高いＭＩＳ型トランジ
スタが得られる。
の周囲を囲む積層された三層から成る活性領域１７とが
例えば約０．９μｍの径のトランジスタ用開口部１６内
に形成されるものである。このためトランジスタ占有面
積は非常に小さいものとなり高集積化が図れる。また、
このトランジスタは、活性領域１７を円筒形状に形成
し、その内側にゲート電極２３を、外側に層間絶縁膜１
５を配設した構造となる。すなわち、活性領域１７の上
から二層目のチャネル領域１８においても、その内側に
ゲート電極２３が、外側に層間絶縁膜１５が形成された
構造となり、ＳＯＩ型トランジスタと同様の効果、すな
わちサブスレッショルド特性が向上するという効果があ
る。この様に上記実施例１によるとサブスレッショルド
特性の向上した高性能で集積度の高いＭＩＳ型トランジ
スタが得られる。
【００５７】また、上記実施例１では、層間絶縁膜１５
を形成後、この層間絶縁膜１５にトランジスタ用開口部
１６を形成して、その中に活性領域１７をエピタキシャ
ル成長させ、その後ゲート電極用開口部２０を形成し
て、その中にゲート絶縁膜２２およびゲート電極２３を
形成する。このため、活性領域１７を円筒形状に形成
し、内側にゲート電極２３を、外側に層間絶縁膜１５を
配設した構造を容易に形成でき、サブスレッショルド特
性の向上した高性能で集積度の高い半導体装置が容易に
製造できる。
を形成後、この層間絶縁膜１５にトランジスタ用開口部
１６を形成して、その中に活性領域１７をエピタキシャ
ル成長させ、その後ゲート電極用開口部２０を形成し
て、その中にゲート絶縁膜２２およびゲート電極２３を
形成する。このため、活性領域１７を円筒形状に形成
し、内側にゲート電極２３を、外側に層間絶縁膜１５を
配設した構造を容易に形成でき、サブスレッショルド特
性の向上した高性能で集積度の高い半導体装置が容易に
製造できる。
【００５８】また、上記実施例１では、基板１にｎ+型
不純物拡散層１４を設けるｎ+型エピ層１９ａと接続さ
せているため、活性領域の最下層であるｎ+型エピ層１
９ａの電極取り出しが容易となる。またこのｎ+型不純
物拡散層１４はそのまま配線として用いることもでき
る。
不純物拡散層１４を設けるｎ+型エピ層１９ａと接続さ
せているため、活性領域の最下層であるｎ+型エピ層１
９ａの電極取り出しが容易となる。またこのｎ+型不純
物拡散層１４はそのまま配線として用いることもでき
る。
【００５９】また、上記実施例１では、トランジスタ用
開口部１６内に活性領域１７を形成した後、続けて配線
膜２１を形成し、その後配線膜２１と活性領域１７とを
連続して貫通するゲート電極用開口部２０を形成した
後、ゲート絶縁膜２２およびゲート電極２３を形成す
る。このためｎ+型エピ層１９ｂと接続する配線膜２１
が容易に形成でき、ｎ+型エピ層１９ｂの電極取り出し
が確実にできる。またゲート絶縁膜２２が配線膜２１表
面にも同時に形成でき、その後に形成されるゲート電極
２３と配線膜２１との絶縁が容易に確実に行える。
開口部１６内に活性領域１７を形成した後、続けて配線
膜２１を形成し、その後配線膜２１と活性領域１７とを
連続して貫通するゲート電極用開口部２０を形成した
後、ゲート絶縁膜２２およびゲート電極２３を形成す
る。このためｎ+型エピ層１９ｂと接続する配線膜２１
が容易に形成でき、ｎ+型エピ層１９ｂの電極取り出し
が確実にできる。またゲート絶縁膜２２が配線膜２１表
面にも同時に形成でき、その後に形成されるゲート電極
２３と配線膜２１との絶縁が容易に確実に行える。
【００６０】なお、上記実施例１ではｎチャネル型トラ
ンジスタの場合を示したが、ｐチャネル型トランジスタ
にも同様に適用できる。また、ゲート絶縁膜２２は、形
成時に窒化性雰囲気で熱処理を施して窒化させたＳｉオ
キシナイトライド膜を用いても良い。
ンジスタの場合を示したが、ｐチャネル型トランジスタ
にも同様に適用できる。また、ゲート絶縁膜２２は、形
成時に窒化性雰囲気で熱処理を施して窒化させたＳｉオ
キシナイトライド膜を用いても良い。
【００６１】また、活性領域１７を構成する三層のエピ
層１８、１９ａ、ｂはＳｉとＧｅとの化合物から成るも
のであっても良い。ＳｉとＧｅとの化合物は、ホールの
移動度が高いため、特にｐチャネル型トランジスタにお
いて高速化が可能となる。この場合三層のエピ層１８、
１９ａ、ｂのうちチャネル領域となるｐ型エピ層１８が
ＳｉとＧｅとの化合物であれば十分であり、さらに、良
質なゲート絶縁膜２２を得るため、ＣＶＤ法によりゲー
ト絶縁膜２２を形成するのが望ましい。また、活性領域
１７は、ＣＶＤ法等による多結晶Ｓｉ膜を用いることも
できるが、選択エピタキシャル成長によるエピ層１８、
１９ａ、ｂを用いる方が高性能なトランジスタを得られ
る。また、エピ層１８、１９ａ、ｂを用いると、基板１
にイオン注入等による拡散層を積層する場合に比べて
も、複雑な条件がなく安定して良質な活性領域１７が形
成できる。
層１８、１９ａ、ｂはＳｉとＧｅとの化合物から成るも
のであっても良い。ＳｉとＧｅとの化合物は、ホールの
移動度が高いため、特にｐチャネル型トランジスタにお
いて高速化が可能となる。この場合三層のエピ層１８、
１９ａ、ｂのうちチャネル領域となるｐ型エピ層１８が
ＳｉとＧｅとの化合物であれば十分であり、さらに、良
質なゲート絶縁膜２２を得るため、ＣＶＤ法によりゲー
ト絶縁膜２２を形成するのが望ましい。また、活性領域
１７は、ＣＶＤ法等による多結晶Ｓｉ膜を用いることも
できるが、選択エピタキシャル成長によるエピ層１８、
１９ａ、ｂを用いる方が高性能なトランジスタを得られ
る。また、エピ層１８、１９ａ、ｂを用いると、基板１
にイオン注入等による拡散層を積層する場合に比べて
も、複雑な条件がなく安定して良質な活性領域１７が形
成できる。
【００６２】また、上記実施例１で、層間絶縁膜１５に
トランジスタ用開口部１６を形成した後、基板１上から
イオン注入法により例えばｎ型のヒ素またはリンイオン
を、注入エネルギー数十ＫｅＶ、注入量１０14〜１０16
／ｃｍ2で注入する工程を加えても良い。これにより、
トランジスタ用開口部１６を開口する際に、ホトリソグ
ラフィの位置合わせずれにより素子分離用絶縁膜１３を
貫通して開口した場合でも、トランジスタ用開口部１６
下の基板１にｎ+型不純物拡散層１４が形成されること
になり、トランジスタと基板１との間のリーク電流の発
生を防止して、素子間分離が確実に行える。
トランジスタ用開口部１６を形成した後、基板１上から
イオン注入法により例えばｎ型のヒ素またはリンイオン
を、注入エネルギー数十ＫｅＶ、注入量１０14〜１０16
／ｃｍ2で注入する工程を加えても良い。これにより、
トランジスタ用開口部１６を開口する際に、ホトリソグ
ラフィの位置合わせずれにより素子分離用絶縁膜１３を
貫通して開口した場合でも、トランジスタ用開口部１６
下の基板１にｎ+型不純物拡散層１４が形成されること
になり、トランジスタと基板１との間のリーク電流の発
生を防止して、素子間分離が確実に行える。
【００６３】実施例２．次に、この発明の実施例２によ
るＭＩＳ型トランジスタの構造を図９を用いて説明す
る。図に示す様に、ｎ+型エピ層１９ｂと接続形成され
る配線膜２１上に絶縁膜２４を形成したものである。
るＭＩＳ型トランジスタの構造を図９を用いて説明す
る。図に示す様に、ｎ+型エピ層１９ｂと接続形成され
る配線膜２１上に絶縁膜２４を形成したものである。
【００６４】この様に構成されるＭＩＳ型トランジスタ
の製造方法を図１０に基づいて以下に示す。まず、実施
例１と同様にして、基板１に素子分離用絶縁膜１３、ｎ
+型不純物拡散層１４および層間絶縁膜１５を順次形成
した後、トランジスタ用開口部１６を開口し、このトラ
ンジスタ用開口部１６内に三層のエピ層１８、１９ａ、
ｂを形成する（図２〜図５参照）。次に、全面にＣＶＤ
法またはスパッタ法により、例えば多結晶Ｓｉ膜や金属
シリサイド膜から成り配線膜２１となる導電膜を約１５
０ｎｍの膜厚に形成し、続いてその上の全面に、例えば
Ｓｉ酸化膜から成る絶縁膜２４を約１５０ｎｍの膜厚に
形成する。その後ホトリソグラフィおよびエッチング技
術により絶縁膜２４およびその下の配線膜２１のパター
ンを形成する（図１０（ａ））。
の製造方法を図１０に基づいて以下に示す。まず、実施
例１と同様にして、基板１に素子分離用絶縁膜１３、ｎ
+型不純物拡散層１４および層間絶縁膜１５を順次形成
した後、トランジスタ用開口部１６を開口し、このトラ
ンジスタ用開口部１６内に三層のエピ層１８、１９ａ、
ｂを形成する（図２〜図５参照）。次に、全面にＣＶＤ
法またはスパッタ法により、例えば多結晶Ｓｉ膜や金属
シリサイド膜から成り配線膜２１となる導電膜を約１５
０ｎｍの膜厚に形成し、続いてその上の全面に、例えば
Ｓｉ酸化膜から成る絶縁膜２４を約１５０ｎｍの膜厚に
形成する。その後ホトリソグラフィおよびエッチング技
術により絶縁膜２４およびその下の配線膜２１のパター
ンを形成する（図１０（ａ））。
【００６５】その後、実施例１と同様に、ゲート電極用
開口部２０を形成し（図１０（ｂ））、ゲート絶縁膜２
２を形成した後（図１０（ｃ））、ゲート電極用開口部
２０内に埋め込む様にゲート電極２３を形成する（図９
参照）。この後、所定の処理を施してＭＩＳ型トランジ
スタを完成する。
開口部２０を形成し（図１０（ｂ））、ゲート絶縁膜２
２を形成した後（図１０（ｃ））、ゲート電極用開口部
２０内に埋め込む様にゲート電極２３を形成する（図９
参照）。この後、所定の処理を施してＭＩＳ型トランジ
スタを完成する。
【００６６】上記実施例２では、上記実施例１と同様の
効果を奏すると共に配線膜２１上にゲート絶縁膜２２に
比べて十分に厚い絶縁膜２４が形成されているため、配
線膜２１とゲート電極１３とが交差する部分において、
寄生容量が低減でき、素子の高速化が図れる。
効果を奏すると共に配線膜２１上にゲート絶縁膜２２に
比べて十分に厚い絶縁膜２４が形成されているため、配
線膜２１とゲート電極１３とが交差する部分において、
寄生容量が低減でき、素子の高速化が図れる。
【００６７】実施例３．次に、この発明の実施例３によ
るＭＩＳ型トランジスタの構造を図１１を用いて説明す
る。図において１および１３〜２３は実施例１と同じも
の、２５は層間絶縁膜１５に設けられた凹部であり、こ
の凹部２５内に配線膜２１を埋め込み、さらにこの凹部
２５領域の一部にその下の層間絶縁膜１５を貫通してト
ランジスタ用開口部１６を形成したものである。
るＭＩＳ型トランジスタの構造を図１１を用いて説明す
る。図において１および１３〜２３は実施例１と同じも
の、２５は層間絶縁膜１５に設けられた凹部であり、こ
の凹部２５内に配線膜２１を埋め込み、さらにこの凹部
２５領域の一部にその下の層間絶縁膜１５を貫通してト
ランジスタ用開口部１６を形成したものである。
【００６８】この様に構成されるＭＩＳ型トランジスタ
の製造方法を図１２〜図１８に基づいて以下に説明す
る。まず、実施例１と同様にして、基板１に素子分離用
絶縁膜１３およびｎ+型不純物拡散層１４を形成する
（図２参照）。次に、基板１上の全面に、例えばＳｉ酸
化膜から成る層間絶縁膜１５をＣＶＤ法等により形成す
る。このとき層間絶縁膜１５はその膜厚を実施例１のも
の（約９００ｎｍ）に比べて、後工程で形成する配線膜
２１の膜厚（例えば約１５０ｎｍ）の分だけ厚くなる様
に形成する（図１２）。
の製造方法を図１２〜図１８に基づいて以下に説明す
る。まず、実施例１と同様にして、基板１に素子分離用
絶縁膜１３およびｎ+型不純物拡散層１４を形成する
（図２参照）。次に、基板１上の全面に、例えばＳｉ酸
化膜から成る層間絶縁膜１５をＣＶＤ法等により形成す
る。このとき層間絶縁膜１５はその膜厚を実施例１のも
の（約９００ｎｍ）に比べて、後工程で形成する配線膜
２１の膜厚（例えば約１５０ｎｍ）の分だけ厚くなる様
に形成する（図１２）。
【００６９】次に、ホトリソグラフィおよびエッチング
技術により、層間絶縁膜１５に凹部２５を形成する（図
１３）。次に、層間絶縁膜１５の凹部２５領域の一部
に、ホトリソグラフィおよびエッチング技術により、ト
ランジスタ用開口部１６を、例えば約０．９μｍの径で
開口し、下地のｎ+型不純物拡散層１４の表面を露出さ
せる（図１４（ａ））。この図１４（ａ）に示す工程の
平面図を図１４（ｂ）に示す。次に、実施例１と同様に
して、トランジスタ用開口部１６内に三層のエピ層１
８、１９ａ、ｂを形成し、その後、全面にＣＶＤ法によ
り、例えば多結晶Ｓｉ膜や金属シリサイド膜から成る導
電膜２１ａを、凹部２５に埋め込む様に形成する（図１
５）。
技術により、層間絶縁膜１５に凹部２５を形成する（図
１３）。次に、層間絶縁膜１５の凹部２５領域の一部
に、ホトリソグラフィおよびエッチング技術により、ト
ランジスタ用開口部１６を、例えば約０．９μｍの径で
開口し、下地のｎ+型不純物拡散層１４の表面を露出さ
せる（図１４（ａ））。この図１４（ａ）に示す工程の
平面図を図１４（ｂ）に示す。次に、実施例１と同様に
して、トランジスタ用開口部１６内に三層のエピ層１
８、１９ａ、ｂを形成し、その後、全面にＣＶＤ法によ
り、例えば多結晶Ｓｉ膜や金属シリサイド膜から成る導
電膜２１ａを、凹部２５に埋め込む様に形成する（図１
５）。
【００７０】次に、レジストエッチバック法または研磨
法により、不要な導電膜２１ａを除去して全面を平坦化
し、凹部２５内にのみ埋め込まれた配線膜２１を形成す
る（図１６）。次に、実施例１と同様にして、ゲート電
極用開口部２０を形成し（図１７）、ゲート絶縁膜２２
を形成した後（図１８）、ゲート電極用開口部２０内に
埋め込む様にゲート電極２３を形成する（図１１参
照）。この後、所定の処理を施してＭＩＳ型トランジス
タを完成する。
法により、不要な導電膜２１ａを除去して全面を平坦化
し、凹部２５内にのみ埋め込まれた配線膜２１を形成す
る（図１６）。次に、実施例１と同様にして、ゲート電
極用開口部２０を形成し（図１７）、ゲート絶縁膜２２
を形成した後（図１８）、ゲート電極用開口部２０内に
埋め込む様にゲート電極２３を形成する（図１１参
照）。この後、所定の処理を施してＭＩＳ型トランジス
タを完成する。
【００７１】上記実施例３では上記実施例１と同様に、
サブスレッショルド特性および集積度が向上すると共
に、ソース・ドレイン領域の一方となるｎ+型エピ層１
９ｂに接続する配線膜２１が、層間絶縁膜１５に設けら
れた凹部２５内に埋め込まれて形成されているため、ゲ
ート電極用開口部２０の周囲に段差がなく、ゲート電極
２３のパターニングが容易に行える。さらに、この様な
配線膜２１は、全面に導電膜を形成した後に凹部２５に
のみ残存させて全面を平坦化することにより形成するた
め、容易に形成できる。
サブスレッショルド特性および集積度が向上すると共
に、ソース・ドレイン領域の一方となるｎ+型エピ層１
９ｂに接続する配線膜２１が、層間絶縁膜１５に設けら
れた凹部２５内に埋め込まれて形成されているため、ゲ
ート電極用開口部２０の周囲に段差がなく、ゲート電極
２３のパターニングが容易に行える。さらに、この様な
配線膜２１は、全面に導電膜を形成した後に凹部２５に
のみ残存させて全面を平坦化することにより形成するた
め、容易に形成できる。
【００７２】また、活性領域１７を形成する選択エピタ
キシャル成長の際、選択性が破れて層間絶縁膜１５上に
も粒状若しくはその集まりである島状のＳｉ膜が形成さ
れることがあるが、配線膜２１の形成工程で、凹部２５
内以外の導電膜２１ａを除去して平坦化する際に、上記
粒状若しくは島状のＳｉ膜も除去することができる。こ
のため配線膜２１等が不必要にＳｉ膜によって短絡する
ことが防止され、信頼性が向上する。
キシャル成長の際、選択性が破れて層間絶縁膜１５上に
も粒状若しくはその集まりである島状のＳｉ膜が形成さ
れることがあるが、配線膜２１の形成工程で、凹部２５
内以外の導電膜２１ａを除去して平坦化する際に、上記
粒状若しくは島状のＳｉ膜も除去することができる。こ
のため配線膜２１等が不必要にＳｉ膜によって短絡する
ことが防止され、信頼性が向上する。
【００７３】実施例４．上記実施例３で示したＭＩＳ型
トランジスタの配線膜２１上に、上記実施例２と同様に
絶縁膜２４を形成することもできる。図１９はこの発明
の実施例４によるＭＩＳ型トランジスタの構造を示す断
面図である。図に示す様に、配線膜２１上に絶縁膜２４
を形成して、配線膜２１と共に凹部２５内に埋め込んだ
ものである。
トランジスタの配線膜２１上に、上記実施例２と同様に
絶縁膜２４を形成することもできる。図１９はこの発明
の実施例４によるＭＩＳ型トランジスタの構造を示す断
面図である。図に示す様に、配線膜２１上に絶縁膜２４
を形成して、配線膜２１と共に凹部２５内に埋め込んだ
ものである。
【００７４】この様に構成されるＭＩＳ型トランジスタ
の製造方法を図２０に基づいて以下に示す。まず、実施
例３と同様にして、基板１に素子分離絶縁膜１３、ｎ+
型不純物拡散層１４および層間絶縁膜１５を順次形成し
た後、層間絶縁膜１５に凹部２５を形成し、さらにトラ
ンジスタ用開口部１６を開口してその中に三層のエピ層
１８、１９ａ、ｂを形成する。さらに、全面に導電膜２
１ａを、凹部２５に埋め込む様に形成した後この導電膜
２１ａを凹部２５内にのみ残存させその他を除去して全
面を平坦化する（図１２〜図１６参照）。
の製造方法を図２０に基づいて以下に示す。まず、実施
例３と同様にして、基板１に素子分離絶縁膜１３、ｎ+
型不純物拡散層１４および層間絶縁膜１５を順次形成し
た後、層間絶縁膜１５に凹部２５を形成し、さらにトラ
ンジスタ用開口部１６を開口してその中に三層のエピ層
１８、１９ａ、ｂを形成する。さらに、全面に導電膜２
１ａを、凹部２５に埋め込む様に形成した後この導電膜
２１ａを凹部２５内にのみ残存させその他を除去して全
面を平坦化する（図１２〜図１６参照）。
【００７５】次に、層間絶縁膜１５をマスクにして導電
膜２１ａをエッチングして後退させて、配線膜２１を形
成する（図２０（ａ））。次に、全面に例えばＳｉ酸化
膜から成る絶縁膜２４をＣＶＤ法により形成する（図２
０（ｂ））。次に、レジストエッチバック法または研磨
法により、不要な絶縁膜２４を除去して全面を平坦化
し、凹部２５内にのみ絶縁膜２４を残存させる（図２０
（ｃ））。次に、実施例３と同様にして、ゲート電極用
開口部２０を形成し（図２０（ｄ））、ゲート絶縁膜２
２を形成した後、ゲート電極用開口部２０内に埋め込む
様にゲート電極２３を形成する（図１９参照）。この
後、所定の処理を施してＭＩＳ型トランジスタを完成す
る。
膜２１ａをエッチングして後退させて、配線膜２１を形
成する（図２０（ａ））。次に、全面に例えばＳｉ酸化
膜から成る絶縁膜２４をＣＶＤ法により形成する（図２
０（ｂ））。次に、レジストエッチバック法または研磨
法により、不要な絶縁膜２４を除去して全面を平坦化
し、凹部２５内にのみ絶縁膜２４を残存させる（図２０
（ｃ））。次に、実施例３と同様にして、ゲート電極用
開口部２０を形成し（図２０（ｄ））、ゲート絶縁膜２
２を形成した後、ゲート電極用開口部２０内に埋め込む
様にゲート電極２３を形成する（図１９参照）。この
後、所定の処理を施してＭＩＳ型トランジスタを完成す
る。
【００７６】上記実施例４では、上層に絶縁膜２４が形
成された配線膜２１を、凹部２５内に絶縁膜２４と共
に、容易に埋め込むことができると共に、上記実施例２
と上記実施例３との双方の効果を奏する。
成された配線膜２１を、凹部２５内に絶縁膜２４と共
に、容易に埋め込むことができると共に、上記実施例２
と上記実施例３との双方の効果を奏する。
【００７７】実施例５．次に、基板１に形成するｎ+型
不純物拡散層１４上にシリサイド層を形成するものにつ
いて、図２１に基づいて以下に示す。上記実施例１〜４
と同様に、基板１に素子分離絶縁膜１３およびｎ+型不
純物拡散層１４を形成した後（図２参照）、全面に例え
ばチタン、コバルト等から成り、Ｓｉと反応して高融点
（１０００℃以上）シリサイド膜を形成する金属膜２６
ａをスパッタ法やＣＶＤ法により形成する（図２１
（ａ））。次に、基板１に熱処理を施して、Ｓｉ層上に
形成された金属膜２６ａと下地のＳｉとを反応させ、そ
の後、例えば過酸化水素水を主成分とする酸系のエッチ
ング液により未反応の金属膜２６ａをエッチング除去し
て、ｎ+型不純物拡散層１４上に金属シリサイド層２６
を形成する（図２１（ｂ））。
不純物拡散層１４上にシリサイド層を形成するものにつ
いて、図２１に基づいて以下に示す。上記実施例１〜４
と同様に、基板１に素子分離絶縁膜１３およびｎ+型不
純物拡散層１４を形成した後（図２参照）、全面に例え
ばチタン、コバルト等から成り、Ｓｉと反応して高融点
（１０００℃以上）シリサイド膜を形成する金属膜２６
ａをスパッタ法やＣＶＤ法により形成する（図２１
（ａ））。次に、基板１に熱処理を施して、Ｓｉ層上に
形成された金属膜２６ａと下地のＳｉとを反応させ、そ
の後、例えば過酸化水素水を主成分とする酸系のエッチ
ング液により未反応の金属膜２６ａをエッチング除去し
て、ｎ+型不純物拡散層１４上に金属シリサイド層２６
を形成する（図２１（ｂ））。
【００７８】次に、上記実施例１〜４と同様に層間絶縁
膜１５を形成し、トランジスタ用開口部１６を形成す
る。このとき、トランジスタ用開口部１６は、金属シリ
サイド層２６も貫通して下地のｎ+型不純物拡散層１４
を露出させる様に形成する。この金属シリサイド層２６
の除去は、後工程でトランジスタ用開口部１６内に選択
エピタキシャル成長によりＳｉのエピ層１８、１９ａ、
ｂを成長させるのを可能にするためのものである。な
お、ＣｏＳｉ2やＮｉＳｉ2を金属シリサイド層２６に用
いた場合は、その上にエピタキシャル成長させることが
可能であるが、Ｓｉ基板面（ｎ+型不純物拡散層１４）
を露出させてその上に形成されたエピ層１８、１９ａ、
ｂの方が結晶欠陥がなく良質である。この工程では、上
記実施例３、４で示した凹部２５を有する場合について
図に示したが、凹部２５を有しない場合も同様である
（図２１（ｃ））。その後、上記実施例１〜４と同様に
してＭＩＳ型トランジスタを完成する。
膜１５を形成し、トランジスタ用開口部１６を形成す
る。このとき、トランジスタ用開口部１６は、金属シリ
サイド層２６も貫通して下地のｎ+型不純物拡散層１４
を露出させる様に形成する。この金属シリサイド層２６
の除去は、後工程でトランジスタ用開口部１６内に選択
エピタキシャル成長によりＳｉのエピ層１８、１９ａ、
ｂを成長させるのを可能にするためのものである。な
お、ＣｏＳｉ2やＮｉＳｉ2を金属シリサイド層２６に用
いた場合は、その上にエピタキシャル成長させることが
可能であるが、Ｓｉ基板面（ｎ+型不純物拡散層１４）
を露出させてその上に形成されたエピ層１８、１９ａ、
ｂの方が結晶欠陥がなく良質である。この工程では、上
記実施例３、４で示した凹部２５を有する場合について
図に示したが、凹部２５を有しない場合も同様である
（図２１（ｃ））。その後、上記実施例１〜４と同様に
してＭＩＳ型トランジスタを完成する。
【００７９】上記実施例５では、ｎ+型不純物拡散層１
４上に金属シリサイド層２６を形成するためｎ+型エピ
層１９ａの電極取り出し層の抵抗が低減できる。特に、
ｎ+型不純物拡散層１４を配線として用いる場合に配線
の抵抗を低減でき有効である。
４上に金属シリサイド層２６を形成するためｎ+型エピ
層１９ａの電極取り出し層の抵抗が低減できる。特に、
ｎ+型不純物拡散層１４を配線として用いる場合に配線
の抵抗を低減でき有効である。
【００８０】なお、上記実施例５では、全面に金属膜２
６ａを形成した後金属シリサイド層２６を形成するが、
例えばタングステン等の金属膜を、選択ＣＶＤ法により
選択的にＳｉ基板面（ｎ+型不純物拡散層１４）上に形
成した後熱処理により金属シリサイド層２６に変成させ
ても良い。また選択ＣＶＤ法により、直接選択的に金属
シリサイド層２６の形成を行っても良い。
６ａを形成した後金属シリサイド層２６を形成するが、
例えばタングステン等の金属膜を、選択ＣＶＤ法により
選択的にＳｉ基板面（ｎ+型不純物拡散層１４）上に形
成した後熱処理により金属シリサイド層２６に変成させ
ても良い。また選択ＣＶＤ法により、直接選択的に金属
シリサイド層２６の形成を行っても良い。
【００８１】実施例６．以上の実施例では、ゲート絶縁
膜２２を熱酸化法により形成していたが、ＣＶＤ法によ
り形成しても良く、図２２に基づいて以下に示す。例え
ば上記実施例４と同様にして、図２０に示す工程を終了
してゲート電極用開口部２０を形成した後、全面にゲー
ト絶縁膜２２をＣＶＤ法により形成する。このゲート絶
縁膜２２は、例えばＳｉ酸化膜であるが、Ｓｉ窒化膜や
タンタル酸化膜等の誘電率の高い膜やこれらの多層膜で
あっても良い（図２２（ａ））。次に、上記実施例４と
同様にゲート電極２３を形成し（図２２（ｂ））その
後、所定の処理を施してＭＩＳ型トランジスタを完成す
る。なお、ここでは上記実施例４を用いたが、その他の
実施例についても同様にＣＶＤ法によりゲート絶縁膜２
２が形成できる。
膜２２を熱酸化法により形成していたが、ＣＶＤ法によ
り形成しても良く、図２２に基づいて以下に示す。例え
ば上記実施例４と同様にして、図２０に示す工程を終了
してゲート電極用開口部２０を形成した後、全面にゲー
ト絶縁膜２２をＣＶＤ法により形成する。このゲート絶
縁膜２２は、例えばＳｉ酸化膜であるが、Ｓｉ窒化膜や
タンタル酸化膜等の誘電率の高い膜やこれらの多層膜で
あっても良い（図２２（ａ））。次に、上記実施例４と
同様にゲート電極２３を形成し（図２２（ｂ））その
後、所定の処理を施してＭＩＳ型トランジスタを完成す
る。なお、ここでは上記実施例４を用いたが、その他の
実施例についても同様にＣＶＤ法によりゲート絶縁膜２
２が形成できる。
【００８２】実施例７．次に、この発明の実施例７によ
るＭＩＳ型トランジスタの構造を図２３を用いて説明す
る。図において、１、１３〜２３、および２５は上記実
施例１〜６と同じものである。図に示す様に、層間絶縁
膜１５にこれを貫通する様にトランジスタ用開口部１６
を設け、このトランジスタ用開口部１６内に三層エピ層
１８、１９ａ、ｂから成る活性領域１７を、層間絶縁膜
１５よりも低い高さまで埋め込み、さらにトランジスタ
用開口部１６の上層部の周囲を囲む様に、層間絶縁膜１
５に凹部２５を設けて、この凹部２５内に埋め込んだ配
線膜２１ａがｎ+型エピ層１９ｂの側面に接する様に構
成する。また、活性領域１７中央部に自己整合的にゲー
ト電極用開口部２０を形成し、このゲート電極用開口部
２０は活性領域の上から二層のｎ+型エピ層１９ｂとｐ
型エピ層１８とを貫通し、ｎ+型不純物拡散層１４まで
到達しない様に開口したものである。
るＭＩＳ型トランジスタの構造を図２３を用いて説明す
る。図において、１、１３〜２３、および２５は上記実
施例１〜６と同じものである。図に示す様に、層間絶縁
膜１５にこれを貫通する様にトランジスタ用開口部１６
を設け、このトランジスタ用開口部１６内に三層エピ層
１８、１９ａ、ｂから成る活性領域１７を、層間絶縁膜
１５よりも低い高さまで埋め込み、さらにトランジスタ
用開口部１６の上層部の周囲を囲む様に、層間絶縁膜１
５に凹部２５を設けて、この凹部２５内に埋め込んだ配
線膜２１ａがｎ+型エピ層１９ｂの側面に接する様に構
成する。また、活性領域１７中央部に自己整合的にゲー
ト電極用開口部２０を形成し、このゲート電極用開口部
２０は活性領域の上から二層のｎ+型エピ層１９ｂとｐ
型エピ層１８とを貫通し、ｎ+型不純物拡散層１４まで
到達しない様に開口したものである。
【００８３】この様に構成されるＭＩＳ型トランジスタ
の製造方法を図２４〜図３２に基づいて以下に示す。ま
ず、実施例１と同様にして、基板１に素子分離用絶縁膜
１３、ｎ+型不純物拡散層１４および層間絶縁膜１５を
形成した後、この層間絶縁膜１５にトランジスタ用開口
部１６を、ホトリソグラフィおよびエッチング技術によ
り形成し、下地のｎ+型不純物拡散層１４の表面を露出
させる（図２４）。次に、トランジスタ用開口部１６内
に選択エピタキシャルＳｉ成長法により、基板１側から
ｎ+型エピ層１９ａ、ｐ型エピ層１８およびｎ+型エピ層
１９ｂを形成する。このとき三層のエピ層１８、１９
ａ、ｂの高さ、すなわちｎ+型エピ層１９ｂ表面の高さ
は、層間絶縁膜１５よりも例えば１００〜２００ｎｍ低
くなる様に形成する（図２５）。
の製造方法を図２４〜図３２に基づいて以下に示す。ま
ず、実施例１と同様にして、基板１に素子分離用絶縁膜
１３、ｎ+型不純物拡散層１４および層間絶縁膜１５を
形成した後、この層間絶縁膜１５にトランジスタ用開口
部１６を、ホトリソグラフィおよびエッチング技術によ
り形成し、下地のｎ+型不純物拡散層１４の表面を露出
させる（図２４）。次に、トランジスタ用開口部１６内
に選択エピタキシャルＳｉ成長法により、基板１側から
ｎ+型エピ層１９ａ、ｐ型エピ層１８およびｎ+型エピ層
１９ｂを形成する。このとき三層のエピ層１８、１９
ａ、ｂの高さ、すなわちｎ+型エピ層１９ｂ表面の高さ
は、層間絶縁膜１５よりも例えば１００〜２００ｎｍ低
くなる様に形成する（図２５）。
【００８４】次に、全面にＳｉ窒化膜を、ＣＶＤ法によ
り例えば約１５０ｎｍの膜厚に形成し、全面エッチバッ
クして、トランジスタ用開口部１６内壁の層間絶縁膜１
５の露出部分にＳｉ窒化膜のサイドウォールとしての窒
化膜サイドウォール２７を形成する（図２６）。次に、
層間絶縁膜１５および窒化膜サイドウォール２７をマス
クとして、トランジスタ用開口部１６内の中央部に、活
性領域１７の上から二層を貫通してｎ+型エピ層１９ａ
に達するゲート電極用開口部２０を形成する（図２
７）。
り例えば約１５０ｎｍの膜厚に形成し、全面エッチバッ
クして、トランジスタ用開口部１６内壁の層間絶縁膜１
５の露出部分にＳｉ窒化膜のサイドウォールとしての窒
化膜サイドウォール２７を形成する（図２６）。次に、
層間絶縁膜１５および窒化膜サイドウォール２７をマス
クとして、トランジスタ用開口部１６内の中央部に、活
性領域１７の上から二層を貫通してｎ+型エピ層１９ａ
に達するゲート電極用開口部２０を形成する（図２
７）。
【００８５】次に、全面にＳｉ窒化膜を、ゲート電極用
開口部２０内を埋め込む様に形成し、その後レジストエ
ッチバック法または研磨法により層間絶縁膜１５上のＳ
ｉ窒化膜を除去して平坦化し、Ｓｉ窒化膜の埋め込み層
としての窒化膜埋め込み層２８を形成する（図２８）。
次に、ホトリソグラフィ技術によりレジストパターン２
９を形成し、このレジストパターン２９とトランジスタ
用開口部１６内のＳｉ窒化膜（窒化膜サイドウォール２
７および窒化膜埋め込み層２８）とをマスクとして、層
間絶縁膜１５をエッチング除去し、トランジスタ用開口
部１６の上層部周囲を囲むように凹部２５を形成する。
これにより、活性領域１７の最上層のｎ+型エピ層１９
ｂの上層部分側面が露出される（図２９）。
開口部２０内を埋め込む様に形成し、その後レジストエ
ッチバック法または研磨法により層間絶縁膜１５上のＳ
ｉ窒化膜を除去して平坦化し、Ｓｉ窒化膜の埋め込み層
としての窒化膜埋め込み層２８を形成する（図２８）。
次に、ホトリソグラフィ技術によりレジストパターン２
９を形成し、このレジストパターン２９とトランジスタ
用開口部１６内のＳｉ窒化膜（窒化膜サイドウォール２
７および窒化膜埋め込み層２８）とをマスクとして、層
間絶縁膜１５をエッチング除去し、トランジスタ用開口
部１６の上層部周囲を囲むように凹部２５を形成する。
これにより、活性領域１７の最上層のｎ+型エピ層１９
ｂの上層部分側面が露出される（図２９）。
【００８６】次に、レジストパターン２９をアッシング
等により除去した後、全面に例えば多結晶Ｓｉ膜や金属
シリサイド膜から成る導電膜２１ａを、凹部２５を埋め
込む様に形成する（図３０）。次に、レジストエッチバ
ック法または研磨法により、不要な導電膜２１ａを除去
して全面を平坦化し、凹部２５内にのみ埋め込まれた配
線膜２１を形成する（図３１）。
等により除去した後、全面に例えば多結晶Ｓｉ膜や金属
シリサイド膜から成る導電膜２１ａを、凹部２５を埋め
込む様に形成する（図３０）。次に、レジストエッチバ
ック法または研磨法により、不要な導電膜２１ａを除去
して全面を平坦化し、凹部２５内にのみ埋め込まれた配
線膜２１を形成する（図３１）。
【００８７】次に、窒化膜埋め込み層２８および窒化膜
サイドウォール２７を、熱リン酸を用いたウェットエッ
チングにより選択的に除去し、その後熱酸化法によりゲ
ート絶縁膜２２を形成する（図３２）。次に、実施例１
と同様にして、ゲート電極用開口部２０を埋め込む様に
ゲート電極２３を形成し（図２３参照）、その後所定の
処理を施してＭＩＳ型トランジスタを完成する。
サイドウォール２７を、熱リン酸を用いたウェットエッ
チングにより選択的に除去し、その後熱酸化法によりゲ
ート絶縁膜２２を形成する（図３２）。次に、実施例１
と同様にして、ゲート電極用開口部２０を埋め込む様に
ゲート電極２３を形成し（図２３参照）、その後所定の
処理を施してＭＩＳ型トランジスタを完成する。
【００８８】上記実施例７では上記実施例３と同様の効
果を奏すると共に、ゲート電極用開口部２０の形成を、
トランジスタ用開口部１６内壁に形成された窒化膜サイ
ドウォール２７を用いて、自己整合的に行う。このた
め、マスク合わせずれ等によるトランジスタの形状のば
らつきがない。このため性能のばらつきも防止され信頼
性の高いＭＩＳ型トランジスタが得られるとともにその
様なＭＩＳ型トランジスタを容易に製造できる。
果を奏すると共に、ゲート電極用開口部２０の形成を、
トランジスタ用開口部１６内壁に形成された窒化膜サイ
ドウォール２７を用いて、自己整合的に行う。このた
め、マスク合わせずれ等によるトランジスタの形状のば
らつきがない。このため性能のばらつきも防止され信頼
性の高いＭＩＳ型トランジスタが得られるとともにその
様なＭＩＳ型トランジスタを容易に製造できる。
【００８９】なお、上記実施例７では、ゲート電極用開
口部２０を活性領域１７の上から二層を貫通してｎ+型
エピ層１９ａに達する様に形成したものである。このゲ
ート電極用開口部２０は、上記実施例１〜６においては
基板１（ｎ+型不純物拡散層１４）に達するまで開口さ
れているが、活性領域１７の上から二層を貫通していれ
ば十分であり、どちらも同様に適用できる。
口部２０を活性領域１７の上から二層を貫通してｎ+型
エピ層１９ａに達する様に形成したものである。このゲ
ート電極用開口部２０は、上記実施例１〜６においては
基板１（ｎ+型不純物拡散層１４）に達するまで開口さ
れているが、活性領域１７の上から二層を貫通していれ
ば十分であり、どちらも同様に適用できる。
【００９０】実施例８．上記実施例７で示したＭＩＳ型
トランジスタの配線膜２１上に、上記実施例４と同様に
絶縁膜２４を形成して配線膜２１と共に凹部２５内に埋
め込んだものについて、図３３に基づいて以下に示す。
まず、上記実施例７と同様にして、図２４〜図３１で示
す工程を終了して、凹部２５内にのみ導電膜２１ａを残
存させる。次に、層間絶縁膜１５およびＳｉ窒化膜（窒
化膜サイドウォール２７および窒化膜埋め込み層２８）
をマスクとして導電膜２１ａをエッチングして後退さ
せ、配線膜２１を形成する（図３３（ａ））。
トランジスタの配線膜２１上に、上記実施例４と同様に
絶縁膜２４を形成して配線膜２１と共に凹部２５内に埋
め込んだものについて、図３３に基づいて以下に示す。
まず、上記実施例７と同様にして、図２４〜図３１で示
す工程を終了して、凹部２５内にのみ導電膜２１ａを残
存させる。次に、層間絶縁膜１５およびＳｉ窒化膜（窒
化膜サイドウォール２７および窒化膜埋め込み層２８）
をマスクとして導電膜２１ａをエッチングして後退さ
せ、配線膜２１を形成する（図３３（ａ））。
【００９１】次に、全面に例えばＳｉ酸化膜から成る絶
縁膜２４をＣＶＤ法により形成し、レジストエッチバッ
ク法または研磨法により、絶縁膜２４を除去して全面を
平坦化し、凹部２５内にのみ絶縁膜を残存させる（図３
３（ｂ））。次に、上記実施例７と同様にして、窒化膜
サイドウォール２７および窒化膜埋め込み層２８を除去
した後、ゲート絶縁膜２２を形成し（図３３（ｃ））、
その後上記実施例７と同様の処理を施してＭＩＳ型トラ
ンジスタを完成する。
縁膜２４をＣＶＤ法により形成し、レジストエッチバッ
ク法または研磨法により、絶縁膜２４を除去して全面を
平坦化し、凹部２５内にのみ絶縁膜を残存させる（図３
３（ｂ））。次に、上記実施例７と同様にして、窒化膜
サイドウォール２７および窒化膜埋め込み層２８を除去
した後、ゲート絶縁膜２２を形成し（図３３（ｃ））、
その後上記実施例７と同様の処理を施してＭＩＳ型トラ
ンジスタを完成する。
【００９２】上記実施例８では、上記実施例７と同様の
効果を奏すると共に、上記実施例４と同様に、絶縁膜２
４を配線膜２１上で容易に凹部２５内に埋め込むことが
でき、配線膜２１とゲート電極２３とが交差する部分の
寄生容量が低減でき素子の高速化が図れる。
効果を奏すると共に、上記実施例４と同様に、絶縁膜２
４を配線膜２１上で容易に凹部２５内に埋め込むことが
でき、配線膜２１とゲート電極２３とが交差する部分の
寄生容量が低減でき素子の高速化が図れる。
【００９３】実施例９．次に、この発明の実施例９によ
るＭＩＳ型トランジスタの製造方法について図３４〜図
４０を用い以下に説明する。まず、実施例３と同様にし
て、基板１に素子分離用絶縁膜１３、ｎ+型不純物拡散
層１４および層間絶縁膜１５を形成し、この層間絶縁膜
１５に凹部２５を形成する（図１２、図１３参照）。次
に、全面にＳｉ窒化膜をＣＶＤ法により凹部２５内に埋
め込む様に形成した後、このＳｉ窒化膜をレジストエッ
チバック法または研磨法により除去して全面を平坦化
し、Ｓｉ窒化膜の埋め込み層としての窒化膜埋め込み層
３０を形成する（図３４）。
るＭＩＳ型トランジスタの製造方法について図３４〜図
４０を用い以下に説明する。まず、実施例３と同様にし
て、基板１に素子分離用絶縁膜１３、ｎ+型不純物拡散
層１４および層間絶縁膜１５を形成し、この層間絶縁膜
１５に凹部２５を形成する（図１２、図１３参照）。次
に、全面にＳｉ窒化膜をＣＶＤ法により凹部２５内に埋
め込む様に形成した後、このＳｉ窒化膜をレジストエッ
チバック法または研磨法により除去して全面を平坦化
し、Ｓｉ窒化膜の埋め込み層としての窒化膜埋め込み層
３０を形成する（図３４）。
【００９４】次に、凹部２５領域の一部に、ホトリソグ
ラフィおよびエッチング技術によりトランジスタ用開口
部１６を、窒化膜埋め込み層３０および層間絶縁膜１５
を貫通して開口し、ｎ+型不純物拡散層１４表面を露出
させる（図３５）。次に、全面にＳｉ窒化膜をＣＶＤ法
により、トランジスタ用開口部１６内を埋め込む様に形
成し、異方性エッチングを行い、トランジスタ用開口部
１６内の側壁にＳｉ窒化膜のサイドウォールとしての窒
化膜サイドウォール３１を例えば１５０ｎｍの幅に形成
する（図３６）。
ラフィおよびエッチング技術によりトランジスタ用開口
部１６を、窒化膜埋め込み層３０および層間絶縁膜１５
を貫通して開口し、ｎ+型不純物拡散層１４表面を露出
させる（図３５）。次に、全面にＳｉ窒化膜をＣＶＤ法
により、トランジスタ用開口部１６内を埋め込む様に形
成し、異方性エッチングを行い、トランジスタ用開口部
１６内の側壁にＳｉ窒化膜のサイドウォールとしての窒
化膜サイドウォール３１を例えば１５０ｎｍの幅に形成
する（図３６）。
【００９５】次に、全面にＳｉ酸化膜をＣＶＤ法によ
り、トランジスタ用開口部１６内を埋め込む様に形成
し、その後レジストエッチバック法または研磨法により
平坦化し、さらに窒化膜サイドウォール３１の上層部分
の幅が細い部分が除去されるまで全面をエッチングし
て、トランジスタ用開口部１６内の窒化膜サイドウォー
ル３１の幅を一定にし、さらにその中にＳｉ酸化膜の埋
め込み層としての酸化膜埋め込み層３２を形成する（図
３７）。次に、窒化膜埋め込み層３０および窒化膜サイ
ドウォール３１を熱リン酸を用いたウェットエッチング
により選択的に除去する（図３８）。
り、トランジスタ用開口部１６内を埋め込む様に形成
し、その後レジストエッチバック法または研磨法により
平坦化し、さらに窒化膜サイドウォール３１の上層部分
の幅が細い部分が除去されるまで全面をエッチングし
て、トランジスタ用開口部１６内の窒化膜サイドウォー
ル３１の幅を一定にし、さらにその中にＳｉ酸化膜の埋
め込み層としての酸化膜埋め込み層３２を形成する（図
３７）。次に、窒化膜埋め込み層３０および窒化膜サイ
ドウォール３１を熱リン酸を用いたウェットエッチング
により選択的に除去する（図３８）。
【００９６】次に、選択エピタキシャルＳｉ成長法によ
り、トランジスタ用開口部１６内に基板側よりｎ+型エ
ピ層１９ａ、ｐ型エピ層１８およびｎ+型エピ層１９ｂ
を成長させて活性領域１７を、酸化膜埋め込み層３２の
周囲で凹部２５の下に形成する。その後、全面に多結晶
Ｓｉまたは金属シリサイド膜から成る導電膜を、ＣＶＤ
法により凹部２５内を埋め込む様に形成し、この導電膜
をレジストエッチバック法または研磨法により除去して
全面を平坦化し、酸化膜埋め込み層３２の周囲を囲む様
に凹部２５内に配線膜２１を形成する（図３９）。
り、トランジスタ用開口部１６内に基板側よりｎ+型エ
ピ層１９ａ、ｐ型エピ層１８およびｎ+型エピ層１９ｂ
を成長させて活性領域１７を、酸化膜埋め込み層３２の
周囲で凹部２５の下に形成する。その後、全面に多結晶
Ｓｉまたは金属シリサイド膜から成る導電膜を、ＣＶＤ
法により凹部２５内を埋め込む様に形成し、この導電膜
をレジストエッチバック法または研磨法により除去して
全面を平坦化し、酸化膜埋め込み層３２の周囲を囲む様
に凹部２５内に配線膜２１を形成する（図３９）。
【００９７】次に、ホトリソグラフィ技術によりレジス
トパターン３３を形成して、このレジストパターン３３
をマスクとして酸化膜埋め込み層３２をエッチング除去
して、ゲート電極用開口部２０を形成する。このとき、
レジストパターン３３の開口は、酸化膜埋め込み層３２
の形成領域を囲んで、しかも配線膜２１の形成領域内で
あれば良い（図４０）。次に、レジストパターン３３を
アッシング等により除去した後、上記実施例３と同様に
して、ゲート絶縁膜２２およびゲート電極２３を形成し
（図１１参照）、その後、所定の処理を施して、上記実
施例３と同様なＭＩＳ型トランジスタを完成する。
トパターン３３を形成して、このレジストパターン３３
をマスクとして酸化膜埋め込み層３２をエッチング除去
して、ゲート電極用開口部２０を形成する。このとき、
レジストパターン３３の開口は、酸化膜埋め込み層３２
の形成領域を囲んで、しかも配線膜２１の形成領域内で
あれば良い（図４０）。次に、レジストパターン３３を
アッシング等により除去した後、上記実施例３と同様に
して、ゲート絶縁膜２２およびゲート電極２３を形成し
（図１１参照）、その後、所定の処理を施して、上記実
施例３と同様なＭＩＳ型トランジスタを完成する。
【００９８】上記実施例９では、トランジスタ用開口部
１６内の側壁に窒化膜サイドウォール３１を形成して自
己整合的に開口部を形成する。この開口部は、その中に
酸化膜埋め込み層３２を埋め込んだ後、その周囲に活性
領域１７を形成し、その後酸化膜埋め込み層３２を除去
して再び開口され、ゲート電極用開口部２０となる。酸
化膜埋め込み層３２を除去する際、ホトリソグラフィ技
術により形成されたレジストパターン３３を用いるが、
マスク合わせのマージンは例えば０．２μｍ程度の大き
いものであるため十分に合わせることができる。このた
め、ゲート電極用開口部２０は、トランジスタ用開口部
１６内に自己整合的に決定された領域となり、上記実施
例７と同様に形状および性能のばらつきのない信頼性の
高いＭＩＳ型トランジスタが得られる。
１６内の側壁に窒化膜サイドウォール３１を形成して自
己整合的に開口部を形成する。この開口部は、その中に
酸化膜埋め込み層３２を埋め込んだ後、その周囲に活性
領域１７を形成し、その後酸化膜埋め込み層３２を除去
して再び開口され、ゲート電極用開口部２０となる。酸
化膜埋め込み層３２を除去する際、ホトリソグラフィ技
術により形成されたレジストパターン３３を用いるが、
マスク合わせのマージンは例えば０．２μｍ程度の大き
いものであるため十分に合わせることができる。このた
め、ゲート電極用開口部２０は、トランジスタ用開口部
１６内に自己整合的に決定された領域となり、上記実施
例７と同様に形状および性能のばらつきのない信頼性の
高いＭＩＳ型トランジスタが得られる。
【００９９】実施例１０．次に、この発明の実施例１０
によるＭＩＳ型トランジスタの構造を図４１を用いて説
明する。図において、１、１５、２０〜２３、および２
５は上記実施例１〜９と同じもの、３４はゲート電極用
開口部２０周囲を囲むように形成された基板半導体層か
ら成り、チャネル領域とそれを上下方向から挟むソース
・ドレイン領域との三層が積層されたトランジスタの活
性領域、３５はソース・ドレイン領域の一方となるｎ+
型拡散層、３６はチャネル領域となるｐ型拡散層、３７
はソース・ドレイン領域の他方となるｎ+型拡散層、３
８は活性領域３４とその周囲の層間絶縁膜１５との間に
薄い幅に形成された酸化膜である。
によるＭＩＳ型トランジスタの構造を図４１を用いて説
明する。図において、１、１５、２０〜２３、および２
５は上記実施例１〜９と同じもの、３４はゲート電極用
開口部２０周囲を囲むように形成された基板半導体層か
ら成り、チャネル領域とそれを上下方向から挟むソース
・ドレイン領域との三層が積層されたトランジスタの活
性領域、３５はソース・ドレイン領域の一方となるｎ+
型拡散層、３６はチャネル領域となるｐ型拡散層、３７
はソース・ドレイン領域の他方となるｎ+型拡散層、３
８は活性領域３４とその周囲の層間絶縁膜１５との間に
薄い幅に形成された酸化膜である。
【０１００】この様に構成されるＭＩＳ型トランジスタ
の製造方法を図４２〜図５２に基づいて以下に示す。ま
ず、基板１に、ホトリソグラフィおよびエッチング技術
によりゲート電極用開口部２０を形成し、その後全面に
Ｓｉ窒化膜をＣＶＤ法によりゲート電極用開口部２０内
を埋め込む様に形成し、レジストエッチバック法または
研磨法により不要なＳｉ窒化膜を除去して平坦化し、ゲ
ート電極用開口部２０内にのみＳｉ窒化膜の埋め込み層
としての窒化膜埋め込み層３９を形成する（図４２）。
次に、基板１を全面エッチバックして、窒化膜埋め込み
層３９上部を例えば約２００ｎｍ程度突出させる（図４
３）。
の製造方法を図４２〜図５２に基づいて以下に示す。ま
ず、基板１に、ホトリソグラフィおよびエッチング技術
によりゲート電極用開口部２０を形成し、その後全面に
Ｓｉ窒化膜をＣＶＤ法によりゲート電極用開口部２０内
を埋め込む様に形成し、レジストエッチバック法または
研磨法により不要なＳｉ窒化膜を除去して平坦化し、ゲ
ート電極用開口部２０内にのみＳｉ窒化膜の埋め込み層
としての窒化膜埋め込み層３９を形成する（図４２）。
次に、基板１を全面エッチバックして、窒化膜埋め込み
層３９上部を例えば約２００ｎｍ程度突出させる（図４
３）。
【０１０１】次に、全面にＳｉ酸化膜をＣＶＤ法により
形成した後全面エッチバックして、窒化膜埋め込み層３
９の突出部側面に第１の酸化膜サイドウォール４０を例
えば１００〜２００ｎｍの幅に形成する（図４４）。次
に、第１の酸化膜サイドウォール４０と窒化膜埋め込み
層３９とをマスクとして基板１を例えば約６００ｎｍの
厚さでエッチングする。これにより酸化膜埋め込み層３
９の周囲を囲む様に、第１の酸化膜サイドウォール４０
の下に基板半導体層３４ａが形成される（図４５）。次
に、全面にＳｉ酸化膜をＣＶＤ法により形成した後全面
エッチバックして、第１の酸化膜サイドウォール４０と
その下の基板半導体層３４ａとの周囲に第２の酸化膜サ
イドウォール３８ａを形成する（図４６）。
形成した後全面エッチバックして、窒化膜埋め込み層３
９の突出部側面に第１の酸化膜サイドウォール４０を例
えば１００〜２００ｎｍの幅に形成する（図４４）。次
に、第１の酸化膜サイドウォール４０と窒化膜埋め込み
層３９とをマスクとして基板１を例えば約６００ｎｍの
厚さでエッチングする。これにより酸化膜埋め込み層３
９の周囲を囲む様に、第１の酸化膜サイドウォール４０
の下に基板半導体層３４ａが形成される（図４５）。次
に、全面にＳｉ酸化膜をＣＶＤ法により形成した後全面
エッチバックして、第１の酸化膜サイドウォール４０と
その下の基板半導体層３４ａとの周囲に第２の酸化膜サ
イドウォール３８ａを形成する（図４６）。
【０１０２】次に、第１および第２の酸化膜サイドウォ
ール４０、３８ａと窒化膜埋め込み層３９とをマスクと
して基板１を例えば約２００ｎｍの厚さでエッチングし
て、周囲にサイドウォールが形成されていない下層部分
を含む基板半導体層３４ａを形成する（図４７）。次
に、ホトリソグラフィ技術によりレジストパターン４１
を形成し、このレジストパターン４１をマスクとして基
板１上から例えばリン等のｎ型不純物イオンを、注入エ
ネルギー；数十〜数百ＫｅＶ、注入量；１０15〜１０16
／ｃｍ2で例えば４５゜の傾斜角を有する斜方より注入
する（図４８）。次に、レジストパターン４１をアッシ
ング等により除去した後、基板１に熱処理を、例えば９
００℃で１時間程度施し、ｎ+型拡散層３５を、基板半
導体層３４ａの下層部分からその周囲の基板１に渡って
形成する（図４９）。
ール４０、３８ａと窒化膜埋め込み層３９とをマスクと
して基板１を例えば約２００ｎｍの厚さでエッチングし
て、周囲にサイドウォールが形成されていない下層部分
を含む基板半導体層３４ａを形成する（図４７）。次
に、ホトリソグラフィ技術によりレジストパターン４１
を形成し、このレジストパターン４１をマスクとして基
板１上から例えばリン等のｎ型不純物イオンを、注入エ
ネルギー；数十〜数百ＫｅＶ、注入量；１０15〜１０16
／ｃｍ2で例えば４５゜の傾斜角を有する斜方より注入
する（図４８）。次に、レジストパターン４１をアッシ
ング等により除去した後、基板１に熱処理を、例えば９
００℃で１時間程度施し、ｎ+型拡散層３５を、基板半
導体層３４ａの下層部分からその周囲の基板１に渡って
形成する（図４９）。
【０１０３】次に、全面にＳｉ酸化膜から成る層間絶縁
膜１５を形成した後、レジストエッチバック法または研
磨法により不要な層間絶縁膜１５を除去して平坦化し、
さらに窒化膜埋め込み層３９、第１および第２の酸化膜
サイドウォール４０、３８ａを除去して、基板半導体層
３４ａ表面が露出するまで平坦化する。これにより第１
の酸化膜サイドウォール４０は全て除去され、第２の酸
化膜サイドウォール３８ａは上層部分のみ除去されて酸
化膜３８となる。次に、基板１上から、例えばボロン等
のｐ型不純物イオンを、注入エネルギー；数十ＫｅＶ〜
百ＫｅＶ、注入量；１０13〜１０14／ｃｍ2で注入し、
さらに例えばリン等のｎ型不純物イオンを、注入エネル
ギー；百ＫｅＶ〜数百ＫｅＶ、注入量；１０15〜１０16
／ｃｍ2で注入し、その後基板１に熱処理を例えば９０
０℃で２０分程度施す。これにより基板半導体層３４ａ
のｎ+型拡散層３５上にｐ型拡散層３６を、さらにその
上にｎ+型拡散層３７を形成して活性領域３４を構成す
る（図５０）。
膜１５を形成した後、レジストエッチバック法または研
磨法により不要な層間絶縁膜１５を除去して平坦化し、
さらに窒化膜埋め込み層３９、第１および第２の酸化膜
サイドウォール４０、３８ａを除去して、基板半導体層
３４ａ表面が露出するまで平坦化する。これにより第１
の酸化膜サイドウォール４０は全て除去され、第２の酸
化膜サイドウォール３８ａは上層部分のみ除去されて酸
化膜３８となる。次に、基板１上から、例えばボロン等
のｐ型不純物イオンを、注入エネルギー；数十ＫｅＶ〜
百ＫｅＶ、注入量；１０13〜１０14／ｃｍ2で注入し、
さらに例えばリン等のｎ型不純物イオンを、注入エネル
ギー；百ＫｅＶ〜数百ＫｅＶ、注入量；１０15〜１０16
／ｃｍ2で注入し、その後基板１に熱処理を例えば９０
０℃で２０分程度施す。これにより基板半導体層３４ａ
のｎ+型拡散層３５上にｐ型拡散層３６を、さらにその
上にｎ+型拡散層３７を形成して活性領域３４を構成す
る（図５０）。
【０１０４】次に、ホトリソグラフィおよびエッチング
技術により、活性領域３４の上層部周囲を囲む様に、層
間絶縁膜１５を除去して凹部２５を形成する。これによ
り活性領域３４最上層のｎ+型拡散層３７の上層部分側
面が露出される（図５１）。次に、上記実施例７と同様
に凹部２５内に配線膜２１を埋め込んで形成する（図５
２）。次に、窒化膜埋め込み層３９を熱リン酸を用いた
ウェットエッチングにより選択的に除去してゲート電極
用開口部２０を開口した後、上記実施例３と同様にゲー
ト絶縁膜２２およびゲート電極２３を形成し（図４１参
照）、その後所定の処理を施してＭＩＳ型トランジスタ
を完成する。
技術により、活性領域３４の上層部周囲を囲む様に、層
間絶縁膜１５を除去して凹部２５を形成する。これによ
り活性領域３４最上層のｎ+型拡散層３７の上層部分側
面が露出される（図５１）。次に、上記実施例７と同様
に凹部２５内に配線膜２１を埋め込んで形成する（図５
２）。次に、窒化膜埋め込み層３９を熱リン酸を用いた
ウェットエッチングにより選択的に除去してゲート電極
用開口部２０を開口した後、上記実施例３と同様にゲー
ト絶縁膜２２およびゲート電極２３を形成し（図４１参
照）、その後所定の処理を施してＭＩＳ型トランジスタ
を完成する。
【０１０５】上記実施例１０では、上記実施例１と同様
に、サブスレッショルド特性が向上した高性能で集積度
の高いＭＩＳ型トランジスタが得られる。また上記実施
例３と同様に、配線膜２１が凹部２５内に埋め込まれて
いるため平坦性が良くなりゲート電極２３の形成が容易
となる。さらに、上記実施例１０では、基板半導体層３
４ａにイオン注入によってソース・ドレイン領域および
チャネル領域となる三層の拡散層３５、３６、３７を形
成することによって活性領域３４を形成する。このため
エピ層から成る活性領域１７に比べて結晶性が良く、ト
ランジスタの性能が向上する。また、エピ層から成る活
性領域１７の場合、基板１表面にＳｉ酸化膜が残存して
いるとエピタキシャル成長が不可能で形成困難となる
が、その様な問題がなく、確実に活性領域３４を形成で
きる。
に、サブスレッショルド特性が向上した高性能で集積度
の高いＭＩＳ型トランジスタが得られる。また上記実施
例３と同様に、配線膜２１が凹部２５内に埋め込まれて
いるため平坦性が良くなりゲート電極２３の形成が容易
となる。さらに、上記実施例１０では、基板半導体層３
４ａにイオン注入によってソース・ドレイン領域および
チャネル領域となる三層の拡散層３５、３６、３７を形
成することによって活性領域３４を形成する。このため
エピ層から成る活性領域１７に比べて結晶性が良く、ト
ランジスタの性能が向上する。また、エピ層から成る活
性領域１７の場合、基板１表面にＳｉ酸化膜が残存して
いるとエピタキシャル成長が不可能で形成困難となる
が、その様な問題がなく、確実に活性領域３４を形成で
きる。
【０１０６】実施例１１．次に、上記実施例１〜１０に
示したものを応用して、チャネル領域の両側をゲート電
極で挟んだ縦型の薄膜トランジスタを形成することがで
き、以下に説明する。ところで、チャネル領域の両側を
トップゲートとボトムゲートとの２つのゲート電極で挟
んだデュアルゲートトランジスタは、応用物理学会１９
９０年春季Ｐ．６４０Ａ．Ｏ．アダン他に記載されてい
る様に、トップゲートとボトムゲートへの同時電圧印加
によりチャネル領域の空乏化を効率的に行うことができ
サブスレッショルド特性の向上を図ることができるもの
である。すなわち、チャネル領域の両側を挟む様に１つ
のゲート電極が形成されたトランジスタも同様の効果が
ある。また薄膜トランジスタは応用物理学会１９８８秋
季Ｐ．６５６山口他に記載されている様に、厚さを０．
１μｍ以下にすることでチャネル領域を全て空乏化する
ことができる。すなわち、チャネル領域の両側を挟む様
にゲート電極を形成することにより、厚さを２倍の０．
２μｍ以下にしてもチャネル領域を十分に空乏化でき、
サブスレッショルド特性が向上する。
示したものを応用して、チャネル領域の両側をゲート電
極で挟んだ縦型の薄膜トランジスタを形成することがで
き、以下に説明する。ところで、チャネル領域の両側を
トップゲートとボトムゲートとの２つのゲート電極で挟
んだデュアルゲートトランジスタは、応用物理学会１９
９０年春季Ｐ．６４０Ａ．Ｏ．アダン他に記載されてい
る様に、トップゲートとボトムゲートへの同時電圧印加
によりチャネル領域の空乏化を効率的に行うことができ
サブスレッショルド特性の向上を図ることができるもの
である。すなわち、チャネル領域の両側を挟む様に１つ
のゲート電極が形成されたトランジスタも同様の効果が
ある。また薄膜トランジスタは応用物理学会１９８８秋
季Ｐ．６５６山口他に記載されている様に、厚さを０．
１μｍ以下にすることでチャネル領域を全て空乏化する
ことができる。すなわち、チャネル領域の両側を挟む様
にゲート電極を形成することにより、厚さを２倍の０．
２μｍ以下にしてもチャネル領域を十分に空乏化でき、
サブスレッショルド特性が向上する。
【０１０７】図５３は、この発明の実施例１１によるＭ
ＩＳ型トランジスタの構造を示すもので、図５３（ａ）
は断面図、図５３（ｂ）は主要パターンの平面図であ
る。図において、１、１３および１４は上記実施例１と
同じもの、４２は第１の層間絶縁膜、４３は第１の層間
絶縁膜４２上に形成されたゲート電極、４４はゲート電
極４３を覆って第１の層間絶縁膜４２上に形成された第
２の層間絶縁膜である。４５はゲート電極４３形成領域
に、第２の層間絶縁膜４４、ゲート電極４３、および第
１の層間絶縁膜４２を貫通してＵ字型に設けられたトラ
ンジスタ用開口部、４６はトランジスタ用開口部４５内
壁に形成されたゲート絶縁膜、４７はトランジスタ用開
口部４５内にチャネル領域とそれを上下方向に挟むソー
ス・ドレイン領域との三層が積層されて成り縦方向の薄
膜状に形成された活性領域、４８はこの活性領域４７内
のチャネル領域となるｐ型エピ層、４９ａ、ｂはソース
・ドレイン領域となるｎ+型エピ層、５０はｎ+型エピ層
４９ｂに接続形成された配線膜である。
ＩＳ型トランジスタの構造を示すもので、図５３（ａ）
は断面図、図５３（ｂ）は主要パターンの平面図であ
る。図において、１、１３および１４は上記実施例１と
同じもの、４２は第１の層間絶縁膜、４３は第１の層間
絶縁膜４２上に形成されたゲート電極、４４はゲート電
極４３を覆って第１の層間絶縁膜４２上に形成された第
２の層間絶縁膜である。４５はゲート電極４３形成領域
に、第２の層間絶縁膜４４、ゲート電極４３、および第
１の層間絶縁膜４２を貫通してＵ字型に設けられたトラ
ンジスタ用開口部、４６はトランジスタ用開口部４５内
壁に形成されたゲート絶縁膜、４７はトランジスタ用開
口部４５内にチャネル領域とそれを上下方向に挟むソー
ス・ドレイン領域との三層が積層されて成り縦方向の薄
膜状に形成された活性領域、４８はこの活性領域４７内
のチャネル領域となるｐ型エピ層、４９ａ、ｂはソース
・ドレイン領域となるｎ+型エピ層、５０はｎ+型エピ層
４９ｂに接続形成された配線膜である。
【０１０８】この様に構成されるＭＩＳ型トランジスタ
の製造方法を、図５４〜図５８に基づいて以下に示す。
まず、上記実施例１と同様に、基板１に素子分離用絶縁
膜１３およびｎ+型不純物拡散層１４を形成する。その
後、全面にＳｉ酸化膜から成る第１の層間絶縁膜４２を
ＣＶＤ法により形成し、さらにその上の全面に多結晶Ｓ
ｉ膜または金属シリサイド膜から成る導電膜をＣＶＤ法
により形成し、ホトリソグラフィおよびエッチング技術
によりこの導電膜をパターニングしてゲート電極４３を
形成する。このときトランジスタ形成領域となる部分で
はゲート電極４３を太く形成する（図５４（ａ））。こ
の図５４（ａ）に示す工程の平面図を図５３（ｂ）に示
す。
の製造方法を、図５４〜図５８に基づいて以下に示す。
まず、上記実施例１と同様に、基板１に素子分離用絶縁
膜１３およびｎ+型不純物拡散層１４を形成する。その
後、全面にＳｉ酸化膜から成る第１の層間絶縁膜４２を
ＣＶＤ法により形成し、さらにその上の全面に多結晶Ｓ
ｉ膜または金属シリサイド膜から成る導電膜をＣＶＤ法
により形成し、ホトリソグラフィおよびエッチング技術
によりこの導電膜をパターニングしてゲート電極４３を
形成する。このときトランジスタ形成領域となる部分で
はゲート電極４３を太く形成する（図５４（ａ））。こ
の図５４（ａ）に示す工程の平面図を図５３（ｂ）に示
す。
【０１０９】次に、全面にＳｉ酸化膜から成る第２の層
間絶縁膜４４をＣＶＤ法により形成する（図５５）。次
に、ホトリソグラフィおよびエッチング技術により、ゲ
ート電極４３形成領域にＵ字型のトランジスタ開口部４
５を、第２の層間絶縁膜４４、ゲート電極４３および第
１の層間絶縁膜４２を貫通して開口し、ｎ+型不純物拡
散層１４の表面を露出させる。このときトランジスタ用
開口部４５の幅は０．２μｍ以下になる様に形成する
（図５６）。
間絶縁膜４４をＣＶＤ法により形成する（図５５）。次
に、ホトリソグラフィおよびエッチング技術により、ゲ
ート電極４３形成領域にＵ字型のトランジスタ開口部４
５を、第２の層間絶縁膜４４、ゲート電極４３および第
１の層間絶縁膜４２を貫通して開口し、ｎ+型不純物拡
散層１４の表面を露出させる。このときトランジスタ用
開口部４５の幅は０．２μｍ以下になる様に形成する
（図５６）。
【０１１０】次に、全面にＳｉ酸化膜またはＳｉ窒化膜
またはこれらの積層膜から成る絶縁膜を、ＣＶＤ法によ
りトランジスタ用開口部４５を埋め込む様に形成し、異
方性エッチングによりエッチングしてトランジスタ用開
口部４５内壁にサイドウォールを残存させてゲート絶縁
膜４６を形成する（図５７）。次に、上記実施例１と同
様に、トランジスタ用開口部４５内に選択エピタキシャ
ルＳｉ成長法により基板１側から、ソース・ドレイン領
域の一方となるｎ+型エピ層４９ａ、チャネル領域とな
るｐ型エピ層４８、およびソース・ドレイン領域の他方
となるｎ+型エピ層４９ｂを形成する（図５８）。
またはこれらの積層膜から成る絶縁膜を、ＣＶＤ法によ
りトランジスタ用開口部４５を埋め込む様に形成し、異
方性エッチングによりエッチングしてトランジスタ用開
口部４５内壁にサイドウォールを残存させてゲート絶縁
膜４６を形成する（図５７）。次に、上記実施例１と同
様に、トランジスタ用開口部４５内に選択エピタキシャ
ルＳｉ成長法により基板１側から、ソース・ドレイン領
域の一方となるｎ+型エピ層４９ａ、チャネル領域とな
るｐ型エピ層４８、およびソース・ドレイン領域の他方
となるｎ+型エピ層４９ｂを形成する（図５８）。
【０１１１】次に、全面に、多結晶Ｓｉ膜または金属シ
リサイド膜から成る導電膜を形成し、ホトリソグラフィ
およびエッチング技術によりパターニングして配線膜５
０を形成する（図５３参照）。その後、所定の処理を施
してＭＩＳ型トランジスタを完成する。
リサイド膜から成る導電膜を形成し、ホトリソグラフィ
およびエッチング技術によりパターニングして配線膜５
０を形成する（図５３参照）。その後、所定の処理を施
してＭＩＳ型トランジスタを完成する。
【０１１２】上記実施例１１では、ゲート電極４３形成
領域内に、幅０．２μｍ以下のＵ字型のトランジスタ用
開口部４５を設け、その中に活性領域４７を縦方向の薄
膜状に形成したことにより、チャネル領域の両側をゲー
ト電極で挟んだ厚さ０．２μｍ以下の縦型の薄膜トラン
ジスタを形成したものである。図６２に示す様な従来の
縦型トランジスタでは、チャネル領域の幅はコンタクト
ホールと同等の０．８〜１．０μｍ程度であるため、ト
ランジスタ動作時にチャネル領域を十分に空乏化するこ
とは困難であるが、上記実施例１１では、チャネル領域
となるｐ型エピ層４８は幅が０．２μｍ以下に形成され
ているため十分に空乏化でき、トランジスタのサブスレ
ッショルド特性を向上できると共に、縦型トランジスタ
であるため集積度も向上する。この様に、サブスレッシ
ョルド特性が向上し、高性能で集積度の高いＭＩＳ型ト
ランジスタが得られる。また、トランジスタ用開口部４
５をＵ字型に形成したため、チャネル領域となるｐ型エ
ピ層４８の面積が大きくなり、トランジスタ動作時に低
抵抗となるためドレイン電流を大きくでき、トランジス
タの性能が向上する。
領域内に、幅０．２μｍ以下のＵ字型のトランジスタ用
開口部４５を設け、その中に活性領域４７を縦方向の薄
膜状に形成したことにより、チャネル領域の両側をゲー
ト電極で挟んだ厚さ０．２μｍ以下の縦型の薄膜トラン
ジスタを形成したものである。図６２に示す様な従来の
縦型トランジスタでは、チャネル領域の幅はコンタクト
ホールと同等の０．８〜１．０μｍ程度であるため、ト
ランジスタ動作時にチャネル領域を十分に空乏化するこ
とは困難であるが、上記実施例１１では、チャネル領域
となるｐ型エピ層４８は幅が０．２μｍ以下に形成され
ているため十分に空乏化でき、トランジスタのサブスレ
ッショルド特性を向上できると共に、縦型トランジスタ
であるため集積度も向上する。この様に、サブスレッシ
ョルド特性が向上し、高性能で集積度の高いＭＩＳ型ト
ランジスタが得られる。また、トランジスタ用開口部４
５をＵ字型に形成したため、チャネル領域となるｐ型エ
ピ層４８の面積が大きくなり、トランジスタ動作時に低
抵抗となるためドレイン電流を大きくでき、トランジス
タの性能が向上する。
【０１１３】なお、図５７に示したゲート絶縁膜４６の
形成は、図５９に示す様に熱酸化法により形成しても良
い。また、トランジスタ用開口部４５は直線状に形成し
ても良く図６０に示す。図６０（ａ）はＭＩＳ型トラン
ジスタの構造を示す断面図であり、図６０（ｂ）は主要
パターンの平面図である。この様に、トランジスタ用開
口部４５は、Ｕ字型または直線状等の線状に形成するた
め、１つの径で決まる開口部に比べて微細幅に形成する
ことができる。このため、チャネル領域の両側をゲート
電極で挟んだ縦型の薄膜トランジスタの製造が容易にな
る。
形成は、図５９に示す様に熱酸化法により形成しても良
い。また、トランジスタ用開口部４５は直線状に形成し
ても良く図６０に示す。図６０（ａ）はＭＩＳ型トラン
ジスタの構造を示す断面図であり、図６０（ｂ）は主要
パターンの平面図である。この様に、トランジスタ用開
口部４５は、Ｕ字型または直線状等の線状に形成するた
め、１つの径で決まる開口部に比べて微細幅に形成する
ことができる。このため、チャネル領域の両側をゲート
電極で挟んだ縦型の薄膜トランジスタの製造が容易にな
る。
【０１１４】
【発明の効果】以上の様に、この発明によると、層間絶
縁膜に設けられたトランジスタ用開口部内にソース／チ
ャネル／ドレインから成る活性領域を縦方向に積層し、
さらに活性領域にゲート電極用開口部を設け、その中に
ゲート電極を形成したため、サブスレッショルド特性が
向上し、高性能で集積度の高い半導体装置が得られる。
縁膜に設けられたトランジスタ用開口部内にソース／チ
ャネル／ドレインから成る活性領域を縦方向に積層し、
さらに活性領域にゲート電極用開口部を設け、その中に
ゲート電極を形成したため、サブスレッショルド特性が
向上し、高性能で集積度の高い半導体装置が得られる。
【０１１５】また、この発明によると、半導体基板に拡
散層を設けて活性領域の最下層と接続したため、活性領
域の最下層の電極取り出しが容易となる。またこの拡散
層を、そのまま配線に用いることができ、半導体装置の
製造が容易となる。また、拡散層表面にシリサイド層を
形成すると、抵抗が低減でき、特に拡散層を配線として
用いる場合には、低抵抗な配線が得られる。
散層を設けて活性領域の最下層と接続したため、活性領
域の最下層の電極取り出しが容易となる。またこの拡散
層を、そのまま配線に用いることができ、半導体装置の
製造が容易となる。また、拡散層表面にシリサイド層を
形成すると、抵抗が低減でき、特に拡散層を配線として
用いる場合には、低抵抗な配線が得られる。
【０１１６】また、この発明によると、活性領域がエピ
タキシャル層から成るため、良質な半導体層が安定して
積層されて活性領域を構成し、信頼性の高い半導体装置
が得られる。また、チャネル領域をＳｉとＧｅとの化合
物によるエピタキシャル層で構成すると、ｐチャネル型
トランジスタにおいて高速化が図れる。
タキシャル層から成るため、良質な半導体層が安定して
積層されて活性領域を構成し、信頼性の高い半導体装置
が得られる。また、チャネル領域をＳｉとＧｅとの化合
物によるエピタキシャル層で構成すると、ｐチャネル型
トランジスタにおいて高速化が図れる。
【０１１７】また、この発明によると層間絶縁膜を形成
後、トランジスタ用開口部を設け、その中に選択エピタ
キシャル成長により活性領域を形成し、その後ゲート電
極用開口部を形成し、その中にゲート電極を形成する。
このためサブスレッショルド特性が向上し、高性能で集
積度の高い半導体装置が容易に製造できる。
後、トランジスタ用開口部を設け、その中に選択エピタ
キシャル成長により活性領域を形成し、その後ゲート電
極用開口部を形成し、その中にゲート電極を形成する。
このためサブスレッショルド特性が向上し、高性能で集
積度の高い半導体装置が容易に製造できる。
【０１１８】また、この発明によると、活性領域上から
層間絶縁膜上に渡って配線膜を形成し、この配線膜と活
性領域の上から二層とを連続して貫通するゲート電極開
口部を形成し、ゲート絶縁膜を上記配線膜表面にも形成
したため、活性領域の最上層に配線膜を確実に接続形成
でき、ゲート電極と上記配線膜とが確実に絶縁できる。
さらに、上記配線膜を形成後にゲート電極開口部を形成
し、その後ゲート絶縁膜を形成するため、上記効果を持
つ半導体装置が容易に製造できる。
層間絶縁膜上に渡って配線膜を形成し、この配線膜と活
性領域の上から二層とを連続して貫通するゲート電極開
口部を形成し、ゲート絶縁膜を上記配線膜表面にも形成
したため、活性領域の最上層に配線膜を確実に接続形成
でき、ゲート電極と上記配線膜とが確実に絶縁できる。
さらに、上記配線膜を形成後にゲート電極開口部を形成
し、その後ゲート絶縁膜を形成するため、上記効果を持
つ半導体装置が容易に製造できる。
【０１１９】また、この発明によると、活性領域の最上
層に接続する配線膜を、層間絶縁膜に設けた凹部内に形
成したため、層間絶縁膜表面に配線膜による段差がな
く、ゲート電極形成時のパターニングが容易となり信頼
性が向上する。さらに、この様な配線膜の形成は、全面
に導電膜を形成した後、凹部内にのみ残存させて全面を
平坦化することにより行うため、上記効果を持つ半導体
装置が容易に製造できる。さらにまた、活性領域形成時
に、選択エピタキシャル成長の選択性が破れてＳｉ粒が
層間絶縁膜上に形成された場合でも、配線膜形成工程に
おける全面平坦化の際に上記Ｓｉ粒を除去できる。この
ため、配線膜等が層間絶縁膜上のＳｉ粒によって不必要
に短絡することが防止でき、信頼性が向上する。
層に接続する配線膜を、層間絶縁膜に設けた凹部内に形
成したため、層間絶縁膜表面に配線膜による段差がな
く、ゲート電極形成時のパターニングが容易となり信頼
性が向上する。さらに、この様な配線膜の形成は、全面
に導電膜を形成した後、凹部内にのみ残存させて全面を
平坦化することにより行うため、上記効果を持つ半導体
装置が容易に製造できる。さらにまた、活性領域形成時
に、選択エピタキシャル成長の選択性が破れてＳｉ粒が
層間絶縁膜上に形成された場合でも、配線膜形成工程に
おける全面平坦化の際に上記Ｓｉ粒を除去できる。この
ため、配線膜等が層間絶縁膜上のＳｉ粒によって不必要
に短絡することが防止でき、信頼性が向上する。
【０１２０】また、この発明によると、層間絶縁膜の凹
部内に配線膜となる導電膜を形成した後エッチングによ
り後退させ、次いでその上の全面に絶縁膜を形成した
後、上記凹部内にのみ残存させて全面を平坦化する。こ
れにより、層間絶縁膜表面に段差がなくゲート電極形成
が容易であり、しかも配線膜とゲート電極とが交差する
部分において寄生容量が低減されて高速化された半導体
装置を容易に製造できる。
部内に配線膜となる導電膜を形成した後エッチングによ
り後退させ、次いでその上の全面に絶縁膜を形成した
後、上記凹部内にのみ残存させて全面を平坦化する。こ
れにより、層間絶縁膜表面に段差がなくゲート電極形成
が容易であり、しかも配線膜とゲート電極とが交差する
部分において寄生容量が低減されて高速化された半導体
装置を容易に製造できる。
【０１２１】また、この発明によると、ゲート電極用開
口部をトランジスタ用開口部内の活性領域に自己整合的
に形成したため、形状および性能の安定した信頼性の高
い半導体装置が得られる。さらに、活性領域を層間絶縁
膜表面よりも低く形成して、その上にＳｉ窒化膜のサイ
ドウォールを形成し、このＳｉ窒化膜のサイドウォール
をマスクに用いてゲート電極用開口部を形成するため、
ゲート電極用開口部が容易に自己整合的に形成でき、上
記効果を持つ半導体装置が容易に製造できる。さらにま
た、この様なゲート電極用開口部を形成した後、層間絶
縁膜に設けた凹部内に配線膜となる導電膜を形成し、さ
らにこの導電膜をエッチングにより後退させ、その上に
絶縁膜を形成する。これにより上記効果を持ち、しかも
配線膜とゲート電極とが交差する部分において寄生容量
が低減されて高速化された半導体装置が容易に製造でき
る。
口部をトランジスタ用開口部内の活性領域に自己整合的
に形成したため、形状および性能の安定した信頼性の高
い半導体装置が得られる。さらに、活性領域を層間絶縁
膜表面よりも低く形成して、その上にＳｉ窒化膜のサイ
ドウォールを形成し、このＳｉ窒化膜のサイドウォール
をマスクに用いてゲート電極用開口部を形成するため、
ゲート電極用開口部が容易に自己整合的に形成でき、上
記効果を持つ半導体装置が容易に製造できる。さらにま
た、この様なゲート電極用開口部を形成した後、層間絶
縁膜に設けた凹部内に配線膜となる導電膜を形成し、さ
らにこの導電膜をエッチングにより後退させ、その上に
絶縁膜を形成する。これにより上記効果を持ち、しかも
配線膜とゲート電極とが交差する部分において寄生容量
が低減されて高速化された半導体装置が容易に製造でき
る。
【０１２２】また、この発明によると、トランジスタ用
開口部内に自己整合的に開口部を形成し、その後にこの
開口部内に埋め込まれたＳｉ酸化膜の埋め込み層をレジ
ストマスクを用いて除去して、ゲート電極用開口部を形
成する。このレジストマスクのパターンは、その形成時
のマスク合わせのマージンが非常に大きいものであるた
め、ゲート電極用開口部は、トランジスタ用開口部内に
自己整合的に形成されたものと同値となり、形状および
性能の安定した信頼性の高い半導体装置が得られる。
開口部内に自己整合的に開口部を形成し、その後にこの
開口部内に埋め込まれたＳｉ酸化膜の埋め込み層をレジ
ストマスクを用いて除去して、ゲート電極用開口部を形
成する。このレジストマスクのパターンは、その形成時
のマスク合わせのマージンが非常に大きいものであるた
め、ゲート電極用開口部は、トランジスタ用開口部内に
自己整合的に形成されたものと同値となり、形状および
性能の安定した信頼性の高い半導体装置が得られる。
【０１２３】また、この発明によると、活性領域の最上
層に接続する配線膜を、その上層にゲート絶縁膜よりも
十分に厚い絶縁膜を設けたものとするため配線膜とゲー
ト電極とが交差する部分において寄生容量が低減でき、
素子の高速化が図れる。
層に接続する配線膜を、その上層にゲート絶縁膜よりも
十分に厚い絶縁膜を設けたものとするため配線膜とゲー
ト電極とが交差する部分において寄生容量が低減でき、
素子の高速化が図れる。
【０１２４】また、この発明によると、活性領域を基板
半導体層から成る拡散層によって構成したため、結晶性
が良い活性領域を確実に得ることができ、トランジスタ
の性能が向上する。
半導体層から成る拡散層によって構成したため、結晶性
が良い活性領域を確実に得ることができ、トランジスタ
の性能が向上する。
【０１２５】また、この発明によると、半導体基板にゲ
ート電極用開口部を形成し、その中にＳｉ窒化膜の埋め
込み層を埋め込み、このＳｉ窒化膜の埋め込み層の周囲
に、自己整合的に半導体基板に２回のエッチングを施す
ことにより、基板半導体層を形成する。この基板半導体
層の下層部分およびその周囲の半導体基板にイオン注入
によりソース・ドレイン領域の一方となる拡散層を形成
した後、上記基板半導体層周囲に層間絶縁膜を形成し、
イオン注入によりチャネル領域およびソース・ドレイン
領域の他方となる拡散層をそれぞれ形成する。このた
め、集積度が高く、サブスレッショルド特性が向上し、
しかも結晶性の良い高性能な半導体装置が製造できる。
ート電極用開口部を形成し、その中にＳｉ窒化膜の埋め
込み層を埋め込み、このＳｉ窒化膜の埋め込み層の周囲
に、自己整合的に半導体基板に２回のエッチングを施す
ことにより、基板半導体層を形成する。この基板半導体
層の下層部分およびその周囲の半導体基板にイオン注入
によりソース・ドレイン領域の一方となる拡散層を形成
した後、上記基板半導体層周囲に層間絶縁膜を形成し、
イオン注入によりチャネル領域およびソース・ドレイン
領域の他方となる拡散層をそれぞれ形成する。このた
め、集積度が高く、サブスレッショルド特性が向上し、
しかも結晶性の良い高性能な半導体装置が製造できる。
【０１２６】また、この発明によると、第１の層間絶縁
膜とその上の第２の層間絶縁膜との間にゲート電極を形
成し、このゲート電極形成領域内に、第２の層間絶縁膜
とゲート電極と第１の層間絶縁膜とを貫通するトランジ
スタ用開口部を設け、その中にゲート絶縁膜を介して活
性領域を縦方向の薄膜状に形成したため、チャネル領域
の両側をゲート電極で挟んだ縦型の薄膜トランジスタが
得られる。このため、サブスレッショルド特性が向上し
高性能で集積度の高い半導体装置が得られる。
膜とその上の第２の層間絶縁膜との間にゲート電極を形
成し、このゲート電極形成領域内に、第２の層間絶縁膜
とゲート電極と第１の層間絶縁膜とを貫通するトランジ
スタ用開口部を設け、その中にゲート絶縁膜を介して活
性領域を縦方向の薄膜状に形成したため、チャネル領域
の両側をゲート電極で挟んだ縦型の薄膜トランジスタが
得られる。このため、サブスレッショルド特性が向上し
高性能で集積度の高い半導体装置が得られる。
【０１２７】さらに、半導体基板に拡散層を設けて活性
領域の最下層と接続したため、上記の様な縦型の薄膜ト
ランジスタにおける、ソース・ドレイン領域の一方であ
る活性領域の最下層の電極取り出しが容易となる。ま
た、この拡散層はそのまま配線として用いることがで
き、半導体装置の製造が容易となる。
領域の最下層と接続したため、上記の様な縦型の薄膜ト
ランジスタにおける、ソース・ドレイン領域の一方であ
る活性領域の最下層の電極取り出しが容易となる。ま
た、この拡散層はそのまま配線として用いることがで
き、半導体装置の製造が容易となる。
【０１２８】さらにまた、トランジスタ用開口部を上限
値を０．２μｍとする微細幅で形成したため、活性領域
が０．２μｍ以下の幅となり、チャネル領域が十分に空
乏化でき、サブスレッショルド特性がさらに向上する。
値を０．２μｍとする微細幅で形成したため、活性領域
が０．２μｍ以下の幅となり、チャネル領域が十分に空
乏化でき、サブスレッショルド特性がさらに向上する。
【０１２９】また、この発明によると、第１の層間絶縁
膜、ゲート電極、および第２の層間絶縁膜を順次形成し
た後、トランジスタ用開口部を線状に形成し、その中に
ゲート絶縁膜を介して活性領域を形成する。この様に、
トランジスタ用開口部を線状に形成するため、微細幅に
形成することができ、その中に活性領域を形成して、チ
ャネル領域の両側をゲート電極で挟んだ縦型の薄膜トラ
ンジスタを得る。このためサブスレッショルド特性が向
上し、高性能で集積度の高い半導体装置が容易に製造で
きる。
膜、ゲート電極、および第２の層間絶縁膜を順次形成し
た後、トランジスタ用開口部を線状に形成し、その中に
ゲート絶縁膜を介して活性領域を形成する。この様に、
トランジスタ用開口部を線状に形成するため、微細幅に
形成することができ、その中に活性領域を形成して、チ
ャネル領域の両側をゲート電極で挟んだ縦型の薄膜トラ
ンジスタを得る。このためサブスレッショルド特性が向
上し、高性能で集積度の高い半導体装置が容易に製造で
きる。
【図１】 この発明の実施例１による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図２】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図３】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図４】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図５】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図６】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図７】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図８】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図９】 この発明の実施例２による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図１０】 この発明の実施例２による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１１】 この発明の実施例３による半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図１２】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１３】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１４】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図および平面図である。
造方法の一工程を示す断面図および平面図である。
【図１５】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１６】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１７】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１８】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１９】 この発明の実施例４による半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図２０】 この発明の実施例４による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図２１】 この発明の実施例５による半導体装置の構
造および製造方法を示す断面図である。
造および製造方法を示す断面図である。
【図２２】 この発明の実施例６による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図２３】 この発明の実施例７による半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図２４】 この発明の実施例７による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図２５】 この発明の実施例７による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図２６】 この発明の実施例７による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図２７】 この発明の実施例７による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図２８】 この発明の実施例７による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図２９】 この発明の実施例７による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図３０】 この発明の実施例７による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図３１】 この発明の実施例７による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図３２】 この発明の実施例７による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図３３】 この発明の実施例８による半導体装置の構
造および製造方法を示す断面図である。
造および製造方法を示す断面図である。
【図３４】 この発明の実施例９による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図３５】 この発明の実施例９による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図３６】 この発明の実施例９による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図３７】 この発明の実施例９による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図３８】 この発明の実施例９による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図３９】 この発明の実施例９による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図４０】 この発明の実施例９による半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図４１】 この発明の実施例１０による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図４２】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４３】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４４】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４５】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４６】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４７】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４８】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４９】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５０】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５１】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５２】 この発明の実施例１０による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５３】 この発明の実施例１１による半導体装置の
構造を示す断面図および平面図である。
構造を示す断面図および平面図である。
【図５４】 この発明の実施例１１による半導体装置の
製造方法の一工程を示す断面図および平面図である。
製造方法の一工程を示す断面図および平面図である。
【図５５】 この発明の実施例１１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５６】 この発明の実施例１１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５７】 この発明の実施例１１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５８】 この発明の実施例１１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５９】 この発明の実施例１１の別例による半導体
装置の製造方法の一工程を示す断面図である。
装置の製造方法の一工程を示す断面図である。
【図６０】 この発明の実施例１１の別例による半導体
装置の構造を示す断面図および平面図である。
装置の構造を示す断面図および平面図である。
【図６１】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図６２】 従来の別例による半導体装置の構造を示す
断面図である。
断面図である。
１ 半導体基板、１４ 拡散層としてのｎ+型不純物拡
散層、１５ 層間絶縁膜、１６ トランジスタ用開口
部、１７ 活性領域、１８ チャネル領域となる半導体
層としてのｐ型エピ層、１９ａ，ｂ ソース・ドレイン
領域となる半導体層としてのｎ+型エピ層、２０ ゲー
ト電極用開口部、２１ 配線膜、２１ａ 導電膜、２２
ゲート絶縁膜、２３ ゲート電極、２４ 絶縁膜、２
５ 凹部、２６ 金属シリサイド層、２７，３１ Ｓｉ
窒化膜のサイドウォールとしての窒化膜サイドウォー
ル、２８，３０ Ｓｉ窒化膜の埋め込み層としての窒化
膜埋め込み層、３２ Ｓｉ酸化膜の埋め込み層としての
酸化膜埋め込み層、３３ レジストパターン、３４ 活
性領域、３４ａ 基板半導体層、３５，３７ ソース・
ドレイン領域となるｎ+型拡散層、３６ チャネル領域
となるｐ型拡散層、３８ 酸化膜、３８ａ 第２の酸化
膜サイドウォール、３９ Ｓｉ窒化膜の埋め込み層とし
ての窒化膜埋め込み層、４０ 第１の酸化膜サイドウォ
ール、４２ 第１の層間絶縁膜、４３ ゲート電極、４
４ 第２の層間絶縁膜、４５ トランジスタ用開口部、
４６ ゲート絶縁膜、４７ 活性領域、４８ チャネル
領域となるｐ型エピ層、４９ａ，ｂ ソース・ドレイン
領域となるｎ+型エピ層。
散層、１５ 層間絶縁膜、１６ トランジスタ用開口
部、１７ 活性領域、１８ チャネル領域となる半導体
層としてのｐ型エピ層、１９ａ，ｂ ソース・ドレイン
領域となる半導体層としてのｎ+型エピ層、２０ ゲー
ト電極用開口部、２１ 配線膜、２１ａ 導電膜、２２
ゲート絶縁膜、２３ ゲート電極、２４ 絶縁膜、２
５ 凹部、２６ 金属シリサイド層、２７，３１ Ｓｉ
窒化膜のサイドウォールとしての窒化膜サイドウォー
ル、２８，３０ Ｓｉ窒化膜の埋め込み層としての窒化
膜埋め込み層、３２ Ｓｉ酸化膜の埋め込み層としての
酸化膜埋め込み層、３３ レジストパターン、３４ 活
性領域、３４ａ 基板半導体層、３５，３７ ソース・
ドレイン領域となるｎ+型拡散層、３６ チャネル領域
となるｐ型拡散層、３８ 酸化膜、３８ａ 第２の酸化
膜サイドウォール、３９ Ｓｉ窒化膜の埋め込み層とし
ての窒化膜埋め込み層、４０ 第１の酸化膜サイドウォ
ール、４２ 第１の層間絶縁膜、４３ ゲート電極、４
４ 第２の層間絶縁膜、４５ トランジスタ用開口部、
４６ ゲート絶縁膜、４７ 活性領域、４８ チャネル
領域となるｐ型エピ層、４９ａ，ｂ ソース・ドレイン
領域となるｎ+型エピ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 29/43 Ｈ０１Ｌ 29/62 Ｇ 29/78 ３０１ Ｘ
Claims (22)
- 【請求項１】 半導体基板上に、層間絶縁膜と、この層
間絶縁膜を貫通して下地の上記半導体基板に到達しその
側面周囲が上記層間絶縁膜に囲まれる様に形成されたト
ランジスタ用開口部と、このトランジスタ用開口部内の
上記半導体基板上にチャネル領域となる第一導電型の半
導体層とこれを上下方向から挟む様にソース・ドレイン
領域となる第二導電型の半導体層との三層を積層して成
る活性領域と、上記トランジスタ用開口部の中央部に上
記活性領域の少なくとも上から二層を貫通する様に形成
されたゲート電極用開口部と、このゲート電極用開口部
内にゲート絶縁膜を介して形成されたゲート電極とを有
することを特徴とする半導体装置。 - 【請求項２】 半導体基板に第二導電型の拡散層を設
け、この拡散層形成領域内にトランジスタ用開口部を上
記拡散層に到達する様に形成して、活性領域の最下層を
上記拡散層に接続したことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 半導体基板に設けられた拡散層表面で、
活性領域と接する領域以外の領域に金属シリサイド層を
形成したことを特徴とする請求項２記載の半導体装置。 - 【請求項４】 活性領域がエピタキシャル層から成るこ
とを特徴とする請求項１〜３のいずれかに記載の半導体
装置。 - 【請求項５】 活性領域の少なくともチャネル領域とな
る半導体層が、ＳｉとＧｅとの化合物によるエピタキシ
ャル層から成ることを特徴とする請求項４記載の半導体
装置。 - 【請求項６】 半導体基板上に層間絶縁膜を形成する工
程と、この層間絶縁膜にトランジスタ用開口部を形成す
る工程と、このトランジスタ用開口部内に選択エピタキ
シャル成長法により活性領域を形成する工程と、上記活
性領域の上から二層を貫通する様にゲート電極用開口部
を形成する工程と、上記ゲート電極用開口部内壁にゲー
ト絶縁膜を形成した後、上記ゲート電極用開口部内に埋
め込む様にゲート電極を形成する工程と、を有すること
を特徴とする請求項４または５記載の半導体装置の製造
方法。 - 【請求項７】 活性領域の最上層に接続する配線膜を上
記活性領域上から層間絶縁膜上に渡って設け、この配線
膜と上記活性領域の少なくとも上から二層とを連続して
貫通する様にゲート電極用開口部を形成し、さらにこの
ゲート電極用開口部内壁と上記配線膜表面とにゲート絶
縁膜を形成したことを特徴とする請求項４または５記載
の半導体装置。 - 【請求項８】 半導体基板上に層間絶縁膜を形成する工
程と、この層間絶縁膜にトランジスタ用開口部を形成す
る工程と、このトランジスタ用開口部内に選択エピタキ
シャル成長法により活性領域を形成した後、この活性領
域上から上記層間絶縁膜に渡って配線膜を形成する工程
と、上記配線膜と上記活性領域の上から二層とを貫通す
る様にゲート電極用開口部を形成する工程と、その後ゲ
ート絶縁膜を形成した後、ゲート電極を形成する工程
と、を有することを特徴とする請求項７記載の半導体装
置の製造方法。 - 【請求項９】 層間絶縁膜に所定の深さの凹部を設け、
この凹部領域の一部に上記層間絶縁膜を貫通するトラン
ジスタ用開口部を形成し、このトランジスタ用開口部内
に形成された活性領域の最上層に接続する配線膜を上記
凹部内に設け、この配線膜と上記活性領域の少なくとも
上から二層とを連続して貫通する様にゲート電極用開口
部を形成し、さらにこのゲート電極用開口部内壁と上記
配線膜表面とにゲート絶縁膜を形成したことを特徴とす
る請求項４または５記載の半導体装置。 - 【請求項１０】 半導体基板上に層間絶縁膜を形成する
工程と、この層間絶縁膜に凹部を形成し、この凹部領域
の一部に上記層間絶縁膜を貫通するトランジスタ用開口
部を形成する工程と、このトランジスタ用開口部内に選
択エピタキシャル成長法により活性領域を形成する工程
と、次いで上記凹部内を埋め込む様に全面に配線膜とな
る導電膜を形成した後、この導電膜を上記凹部内にのみ
残存させて全面を平坦化する工程と、上記導電膜から成
る配線膜と上記活性領域の上から二層とを貫通する様に
ゲート電極用開口部を形成する工程と、その後ゲート絶
縁膜を形成した後、ゲート電極を形成する工程と、を有
することを特徴とする請求項９記載の半導体装置の製造
方法。 - 【請求項１１】 半導体基板上に層間絶縁膜を形成する
工程と、この層間絶縁膜に凹部を形成し、この凹部領域
の一部に上記層間絶縁膜を貫通するトランジスタ用開口
部を形成する工程と、このトランジスタ用開口部内に選
択エピタキシャル成長法により活性領域を形成する工程
と、次いで上記凹部内を埋め込む様に全面に配線膜とな
る導電膜を形成した後、この導電膜を上記凹部内にのみ
残存させて全面を平坦化する工程と、次いで上記導電膜
をエッチングによりさらに後退させた後、全面に絶縁膜
を形成し、この絶縁膜を上記凹部内にのみ残存させて全
面を平坦化する工程と、次いで上記絶縁膜と上記導電膜
から成る配線膜と上記活性領域の上から二層とを貫通す
る様にゲート電極用開口部を形成する工程と、その後ゲ
ート絶縁膜を形成した後、ゲート電極を形成する工程
と、を有することを特徴とする請求項９記載の半導体装
置の製造方法。 - 【請求項１２】 トランジスタ用開口部内に活性領域
を、その表面の高さが層間絶縁膜表面よりも所定量低く
なる様に形成し、上記トランジスタ用開口部の上層部周
囲を囲む様に上記層間絶縁膜に凹部を上記活性領域の上
から二層目に達しない深さに設け、この凹部内に配線膜
を設けて上記活性領域の最上層の側面に接続させ、さら
に上記トランジスタ用開口部内の上記活性領域に自己整
合的にゲート電極用開口部を形成し、このゲート電極用
開口部内壁と上記活性領域表面と上記配線膜表面とにゲ
ート絶縁膜を形成したことを特徴とする請求項４または
５記載の半導体装置。 - 【請求項１３】 半導体基板上に層間絶縁膜を形成する
工程と、この層間絶縁膜にトランジスタ用開口部を形成
する工程と、このトランジスタ用開口部内に選択エピタ
キシャル成長法により活性領域を、その表面の高さが上
記層間絶縁膜表面よりも所定量低くなる様に形成する工
程と次いで上記トランジスタ用開口部内壁の上記層間絶
縁膜の露出部分にＳｉ窒化膜のサイドウォールを形成す
る工程と、このＳｉ窒化膜のサイドウォールと上記層間
絶縁膜とをマスクとして自己整合的に上記活性領域をエ
ッチングして、ゲート電極用開口部を形成する工程と、
このゲート電極用開口部をＳｉ窒化膜の埋め込み層によ
って埋め込む工程と、上記Ｓｉ窒化膜のサイドウォール
および埋め込み層とレジストパターンとをマスクとして
上記層間絶縁膜に凹部を形成する工程と、この凹部内を
埋め込む様に全面に配線膜となる導電膜を形成した後、
この導電膜を上記凹部内にのみ残存させて全面を平坦化
する工程と、その後上記Ｓｉ窒化膜のサイドウォールお
よび埋め込み層を除去する工程と、次いでゲート絶縁膜
を形成した後、ゲート電極を形成する工程とを有するこ
とを特徴とする請求項１２記載の半導体装置の製造方
法。 - 【請求項１４】 半導体基板上に層間絶縁膜を形成する
工程と、この層間絶縁膜にトランジスタ用開口部を形成
する工程と、このトランジスタ用開口部内に選択エピタ
キシャル成長法により活性領域を、その表面の高さが上
記層間絶縁膜表面よりも所定量低くなる様に形成する工
程と、次いで上記トランジスタ用開口部内壁の上記層間
絶縁膜の露出部分にＳｉ窒化膜のサイドウォールを形成
する工程と、このＳｉ窒化膜のサイドウォールと上記層
間絶縁膜とをマスクとして自己整合的に上記活性領域を
エッチングして、ゲート電極用開口部を形成する工程
と、このゲート電極用開口部をＳｉ窒化膜の埋め込み層
によって埋め込む工程と、上記Ｓｉ窒化膜のサイドウォ
ールおよび埋め込み層とレジストパターンとをマスクと
して上記層間絶縁膜に凹部を形成する工程と、この凹部
内を埋め込む様に全面に配線膜となる導電膜を形成した
後、この導電膜を上記凹部内にのみ残存させて全面を平
坦化する工程と、次いで上記導電膜をエッチングにより
さらに後退させた後、全面に絶縁膜を形成し、この絶縁
膜を上記凹部内にのみ残存させて全面を平坦化する工程
と、その後上記Ｓｉ窒化膜のサイドウォールおよび埋め
込み層を除去する工程と、次いでゲート絶縁膜を形成し
た後、ゲート電極を形成する工程と、を有することを特
徴とする請求項１２記載の半導体装置の製造方法。 - 【請求項１５】 半導体基板上に層間絶縁膜を形成する
工程と、この層間絶縁膜に凹部を形成する工程と、この
凹部内をＳｉ窒化膜の埋め込み層によって埋め込む工程
と、上記凹部領域の一部に、上記Ｓｉ窒化膜の埋め込み
層と上記層間絶縁膜とを貫通するトランジスタ用開口部
を形成する工程と、このトランジスタ用開口部内の側壁
にＳｉ窒化膜のサイドウォールを形成し、その後上記ト
ランジスタ用開口部内を埋め込む様に全面にＳｉ酸化膜
を形成した後、上記Ｓｉ窒化膜のサイドウォールの上層
部分が除去されて上記Ｓｉ窒化膜のサイドウォールの幅
が一定になるまで全面を除去して平坦化し、上記Ｓｉ酸
化膜の埋め込み層を形成する工程と、次いで上記Ｓｉ窒
化膜の埋め込み層およびサイドウォールを除去する工程
と、次いで上記凹部下の上記トランジスタ用開口部内に
選択エピタキシャル成長法により、上記Ｓｉ酸化膜の埋
め込み層の周囲に活性領域を形成する工程と、次いで上
記凹部内に埋め込む様に全面に配線膜となる導電膜を形
成した後、この導電膜を凹部内の上記Ｓｉ酸化膜の埋め
込み層の周囲にのみ残存させて全面を平坦化する工程
と、次いで上記Ｓｉ酸化膜の埋め込み層をレジストマス
クを用いて除去し、ゲート電極用開口部を形成する工程
と、その後ゲート絶縁膜を形成した後、ゲート電極を形
成する工程と、を有することを特徴とする請求項９記載
の半導体装置の製造方法。 - 【請求項１６】 活性領域の最上層に接続する配線膜
を、その上層にゲート絶縁膜よりも十分に厚い絶縁膜を
設けたものとすることを特徴とする請求項７または９ま
たは１２記載の半導体装置。 - 【請求項１７】 活性領域を、基板半導体層から成る拡
散層によって構成したことを特徴とする請求項１記載の
半導体装置。 - 【請求項１８】 半導体基板にゲート電極用開口部を形
成する工程と、このゲート電極用開口部内にＳｉ窒化膜
の埋め込み層を埋め込んだ後、上記半導体基板をエッチ
ングして上記Ｓｉ窒化膜の埋め込み層の上層部を突出さ
せる工程と、このＳｉ窒化膜の埋め込み層の突出部側面
に第１のＳｉ酸化膜サイドウォールを形成する工程と、
この第１のＳｉ酸化膜サイドウォールと上記Ｓｉ窒化膜
の埋め込み層とをマスクとして上記半導体基板をエッチ
ングして、上記Ｓｉ窒化膜の埋め込み層周囲を囲む様に
基板半導体層を形成する工程と、上記第１のＳｉ酸化膜
サイドウォールとその下の上記基板半導体層との周囲に
第２のＳｉ酸化膜サイドウォールを形成する工程と、上
記第１および第２のＳｉ酸化膜サイドウォールと上記Ｓ
ｉ窒化膜の埋め込み層とをマスクとして再び上記半導体
基板をエッチングして、周囲にサイドウォールが形成さ
れていない下層部分を含む基板半導体層を、上記Ｓｉ窒
化膜の埋め込み層周囲を囲む様に形成する工程と、次い
でイオン注入法により上記基板半導体層の下層部分とそ
の周囲の上記半導体基板とに活性領域の最下層となる不
純物拡散層を形成する工程と、次いで全面に層間絶縁膜
を形成した後、上記基板半導体層表面が露出するまで全
面を平坦化する工程と、次いでイオン注入法により上記
基板半導体層に上記活性領域の上から二層となる不純物
拡散層をそれぞれ形成する工程と、次いで上記基板半導
体層の上層部周囲を囲む様に上記層間絶縁膜に凹部を、
上記活性領域の二層目に達しない深さに形成する工程
と、次いで上記凹部内に配線膜を埋め込む工程と、次い
で上記Ｓｉ窒化膜の埋め込み層を除去して上記ゲート電
極用開口部を開口し、ゲート絶縁膜を形成した後ゲート
電極を形成する工程と、を有することを特徴とする請求
項１７記載の半導体装置の製造方法。 - 【請求項１９】 半導体基板上に第１の層間絶縁膜と、
この第１の層間絶縁膜上の所定領域に形成されたゲート
電極と、このゲート電極を覆って上記第１の層間絶縁膜
上に形成された第２の層間絶縁膜と、上記ゲート電極形
成領域に、上記第２の層間絶縁膜と上記ゲート電極と上
記第１の層間絶縁膜とを貫通して下地の上記半導体基板
に到達する様に形成された線状のトランジスタ用開口部
と、このトランジスタ用開口部内壁に形成されたゲート
絶縁膜と、このゲート絶縁膜が形成された上記トランジ
スタ用開口部内の上記半導体基板上に、チャネル領域と
なる第一導電型のエピタキシャル層とこれを上下方向か
ら挟む様にソース・ドレイン領域となる第二導電型のエ
ピタキシャル層との三層を積層して、縦方向の薄膜状に
形成された活性領域と、を有することを特徴とする半導
体装置。 - 【請求項２０】 半導体基板に第二導電型の拡散層を設
け、この拡散層形成領域にトランジスタ用開口部を上記
拡散層に到達する様に形成して活性領域の最下層を上記
拡散層に接続したことを特徴とする請求項１９記載の半
導体装置。 - 【請求項２１】 トランジスタ用開口部を上限値を０．
２μｍとする微細幅で形成したことを特徴とする請求項
１９または２０記載の半導体装置。 - 【請求項２２】 半導体基板上に第１の層間絶縁膜を形
成する工程と、この第１の層間絶縁膜上にゲート電極を
形成した後、このゲート電極を覆って全面に第２の層間
絶縁膜を形成する工程と、上記ゲート電極形成領域内に
上記第２の層間絶縁膜と上記ゲート電極と上記第１の層
間絶縁膜とを貫通する様に線状のトランジスタ用開口部
を形成する工程と、次いでゲート絶縁膜を形成した後、
上記トランジスタ用開口部内に活性領域を形成する工程
と、を有することを特徴とする請求項１９〜２１のいず
れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186049A JPH0851203A (ja) | 1994-08-08 | 1994-08-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186049A JPH0851203A (ja) | 1994-08-08 | 1994-08-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851203A true JPH0851203A (ja) | 1996-02-20 |
Family
ID=16181510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6186049A Pending JPH0851203A (ja) | 1994-08-08 | 1994-08-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851203A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232576A (ja) * | 1995-06-16 | 1997-09-05 | Interuniv Micro Electro Centrum Vzw | 垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイション |
| JP2004311969A (ja) * | 2003-03-17 | 2004-11-04 | Sharp Corp | ナノスケール抵抗クロスポイント型メモリアレイおよびデバイスを製造する方法 |
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| US8441066B2 (en) | 2009-09-16 | 2013-05-14 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
| US8558317B2 (en) | 2009-08-11 | 2013-10-15 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
| US8772881B2 (en) | 2009-06-05 | 2014-07-08 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
| JP2023554134A (ja) * | 2020-12-21 | 2023-12-26 | ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト | 炭化珪素パワーデバイスおよびその製造方法 |
-
1994
- 1994-08-08 JP JP6186049A patent/JPH0851203A/ja active Pending
Cited By (13)
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| US9059309B2 (en) | 2009-08-11 | 2015-06-16 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
| US8558317B2 (en) | 2009-08-11 | 2013-10-15 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
| US9484268B2 (en) | 2009-08-11 | 2016-11-01 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
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| Date | Code | Title | Description |
|---|---|---|---|
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