JPH0851364A - 逐次比較ａ／ｄ変換器 - Google Patents
逐次比較ａ／ｄ変換器Info
- Publication number
- JPH0851364A JPH0851364A JP18750694A JP18750694A JPH0851364A JP H0851364 A JPH0851364 A JP H0851364A JP 18750694 A JP18750694 A JP 18750694A JP 18750694 A JP18750694 A JP 18750694A JP H0851364 A JPH0851364 A JP H0851364A
- Authority
- JP
- Japan
- Prior art keywords
- analog
- switch
- reference voltage
- switches
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】Ａ／Ｄ変換を高精度にすると共に回路が簡素化
された逐次比較Ａ／Ｄ変換器を提供する。 【構成】スイッチ１３ａ，１３ｂ及び基準電圧生成部１
０ｂのアナログスイッチ１５ｇをオンしてアナログ入力
端子１８から入力されたアナログ電圧信号レベルに対応
する量の電荷を、コンパレータ部１０ａのコンデンサ１
２ａ，１２ｂに蓄積し、次いでスイッチ１３ａ，１３ｂ
をオフし、スイッチ１３ｃをオンしてインバータ１１の
出力をモニタしながらインバータのしきい値電圧に近似
した電圧がインバータ１１に印加されるように基準電圧
生成部のアナログスイッチ１４ａ，…，１４ｇ；１５
ａ，…，１５ｇをディジタル値検出部１０ｃで求める。
された逐次比較Ａ／Ｄ変換器を提供する。 【構成】スイッチ１３ａ，１３ｂ及び基準電圧生成部１
０ｂのアナログスイッチ１５ｇをオンしてアナログ入力
端子１８から入力されたアナログ電圧信号レベルに対応
する量の電荷を、コンパレータ部１０ａのコンデンサ１
２ａ，１２ｂに蓄積し、次いでスイッチ１３ａ，１３ｂ
をオフし、スイッチ１３ｃをオンしてインバータ１１の
出力をモニタしながらインバータのしきい値電圧に近似
した電圧がインバータ１１に印加されるように基準電圧
生成部のアナログスイッチ１４ａ，…，１４ｇ；１５
ａ，…，１５ｇをディジタル値検出部１０ｃで求める。
Description
【０００１】
【産業上の利用分野】本発明は、電荷平衡型比較方式
（Ｃｈａｒｇｅ−Ｂａｌａｎｃｉｎｇ Ｓｕｃｃｅｓｓ
ｉｖｅ方式）を採用した逐次比較Ａ／Ｄ変換器に関す
る。
（Ｃｈａｒｇｅ−Ｂａｌａｎｃｉｎｇ Ｓｕｃｃｅｓｓ
ｉｖｅ方式）を採用した逐次比較Ａ／Ｄ変換器に関す
る。
【０００２】
【従来の技術】図３は、電荷平衡型比較方式を採用し
た、６ビットの従来の逐次比較Ａ／Ｄ変換器の回路図で
ある。図３に示す逐次比較Ａ／Ｄ変換器３０は、アナロ
グ入力端子１８，スイッチ１３ａ，…，１３ｅ，コンデ
ンサ１２ａ，１２ｂ，インバータ１１からなるコンパレ
ータ部３０ａと、ラダー抵抗体１６，複数のスイッチ群
であるデコードマトリックス１４，１５からなる基準電
圧生成部１０ｂと、ディジタル値検出回路３７，ディジ
タル値出力端子１９からなるディジタル値検出部３０ｃ
とから構成されている。
た、６ビットの従来の逐次比較Ａ／Ｄ変換器の回路図で
ある。図３に示す逐次比較Ａ／Ｄ変換器３０は、アナロ
グ入力端子１８，スイッチ１３ａ，…，１３ｅ，コンデ
ンサ１２ａ，１２ｂ，インバータ１１からなるコンパレ
ータ部３０ａと、ラダー抵抗体１６，複数のスイッチ群
であるデコードマトリックス１４，１５からなる基準電
圧生成部１０ｂと、ディジタル値検出回路３７，ディジ
タル値出力端子１９からなるディジタル値検出部３０ｃ
とから構成されている。
【０００３】先ずコンパレータ部３０ａの構成について
説明する。インバータ１１の入力端子にコンデンサ１２
ａ，１２ｂの各一端が接続されている。ここで、コンデ
ンサ１２ａとコンデンサ１２ｂとの容量比は８：１であ
る。コンデンサ１２ａの他端にスイッチ１３ａ，１３ｃ
の各一端が接続されている。またコンデンサ１２ｂの他
端にスイッチ１３ｄ，１３ｅの各一端が接続されてい
る。またスイッチ１３ａの他端にアナログ電圧信号Ｖ
AIN が入力されるアナログ入力端子１８が接続されてい
る。さらにスイッチ１３ｅの他端にコンパレータ部３０
ａのグラウンドＧ２が接続されている。スイッチ１３
ｃ，１３ｄの各他端には後述する基準電圧ＶREFH，Ｖ
REFLが入力される。また、インバータ１１の入力端子，
出力端子は、スイッチ１３ｂの、それぞれ一端，他端と
接続されている。さらにインバータ１１の出力端子は、
後述するディジタル値検出回路３７の入力側と接続され
ている。スイッチ１３ａ，１３ｂ，１３ｃ，１３ｄ，１
３ｅは、それぞれディジタル値検出回路３７からのタイ
ミング信号φ1 ，φ2 ，φ3 ，φ 4 ，φ5 でオン，オフ
される。
説明する。インバータ１１の入力端子にコンデンサ１２
ａ，１２ｂの各一端が接続されている。ここで、コンデ
ンサ１２ａとコンデンサ１２ｂとの容量比は８：１であ
る。コンデンサ１２ａの他端にスイッチ１３ａ，１３ｃ
の各一端が接続されている。またコンデンサ１２ｂの他
端にスイッチ１３ｄ，１３ｅの各一端が接続されてい
る。またスイッチ１３ａの他端にアナログ電圧信号Ｖ
AIN が入力されるアナログ入力端子１８が接続されてい
る。さらにスイッチ１３ｅの他端にコンパレータ部３０
ａのグラウンドＧ２が接続されている。スイッチ１３
ｃ，１３ｄの各他端には後述する基準電圧ＶREFH，Ｖ
REFLが入力される。また、インバータ１１の入力端子，
出力端子は、スイッチ１３ｂの、それぞれ一端，他端と
接続されている。さらにインバータ１１の出力端子は、
後述するディジタル値検出回路３７の入力側と接続され
ている。スイッチ１３ａ，１３ｂ，１３ｃ，１３ｄ，１
３ｅは、それぞれディジタル値検出回路３７からのタイ
ミング信号φ1 ，φ2 ，φ3 ，φ 4 ，φ5 でオン，オフ
される。
【０００４】次に基準電圧生成部１０ｂの構成について
説明する。基準電圧生成部１０ｂは、ラダー抵抗体１６
とデコードマトリックス１４，１５から構成されてい
る。ラダー抵抗体１６は、基準電圧ＶREF と、基準電圧
生成部１０ｂのグラウンドＧ１との間に配設されてお
り、互いに直列に接続された複数の抵抗１６ａ，１６
ｂ，１６ｃ，１６ｅ，１６ｆ，１６ｇから構成されてい
る。これらの抵抗１６ａ，１６ｂ，１６ｃ，１６ｅ，１
６ｆ，１６ｇは、互いに等しい抵抗値を有している。一
方、デコードマトリックス１４，１５は、それぞれ、複
数のアナログスイッチ１４ａ，…，１４ｇ；１５ａ，
…，１５ｇから構成されている。これら各アナログスイ
ッチ１４ａ，…，１４ｇ；１５ａ，…，１５ｇの各一端
がそれぞれ基準電圧ＶREF ，複数の抵抗１６ａ，１６
ｂ，１６ｃ，１６ｅ，１６ｆ，１６ｇの各接続点、及び
グラウンドＧ１に１つずつ接続されている。
説明する。基準電圧生成部１０ｂは、ラダー抵抗体１６
とデコードマトリックス１４，１５から構成されてい
る。ラダー抵抗体１６は、基準電圧ＶREF と、基準電圧
生成部１０ｂのグラウンドＧ１との間に配設されてお
り、互いに直列に接続された複数の抵抗１６ａ，１６
ｂ，１６ｃ，１６ｅ，１６ｆ，１６ｇから構成されてい
る。これらの抵抗１６ａ，１６ｂ，１６ｃ，１６ｅ，１
６ｆ，１６ｇは、互いに等しい抵抗値を有している。一
方、デコードマトリックス１４，１５は、それぞれ、複
数のアナログスイッチ１４ａ，…，１４ｇ；１５ａ，
…，１５ｇから構成されている。これら各アナログスイ
ッチ１４ａ，…，１４ｇ；１５ａ，…，１５ｇの各一端
がそれぞれ基準電圧ＶREF ，複数の抵抗１６ａ，１６
ｂ，１６ｃ，１６ｅ，１６ｆ，１６ｇの各接続点、及び
グラウンドＧ１に１つずつ接続されている。
【０００５】また、デコードマトリックス１４を構成す
るアナログスイッチ１４ａ，…，１４ｇの各他端は互い
に接続され、かつスイッチ１３ｃの他端と接続されてい
る。一方、デコードマトリックス１５を構成するアナロ
グスイッチ１５ａ，…，１５ｇの各他端も、互いに接続
され、かつスイッチ１３ｄの他端と接続されている。こ
れらデコードマトリックス１４，１５を構成するアナロ
グスイッチ１４ａ，…，１４ｇ；１５ａ，…，１５ｇは
後述するディジタル検出回路３７からのタイミング信号
Ａ，…，Ｇ；ａ，…，ｇでオン，オフされる。
るアナログスイッチ１４ａ，…，１４ｇの各他端は互い
に接続され、かつスイッチ１３ｃの他端と接続されてい
る。一方、デコードマトリックス１５を構成するアナロ
グスイッチ１５ａ，…，１５ｇの各他端も、互いに接続
され、かつスイッチ１３ｄの他端と接続されている。こ
れらデコードマトリックス１４，１５を構成するアナロ
グスイッチ１４ａ，…，１４ｇ；１５ａ，…，１５ｇは
後述するディジタル検出回路３７からのタイミング信号
Ａ，…，Ｇ；ａ，…，ｇでオン，オフされる。
【０００６】次にディジタル値検出部３０ｃの構成につ
いて説明する。ディジタル値検出部３０ｃはディジタル
値検出回路３７とディジタル値出力端子１９から構成さ
れている。ディジタル値検出回路３７は、スイッチ１３
ａ，…，１３ｅをオン，オフするためのタイミング信号
φ1 ，…，φ5 を出力すると共に、インバータ１１の出
力端子から出力された信号をモニタしながらデコードマ
トリックス１４，１５のアナログスイッチ１４ａ，…，
１４ｇ；１５ａ，…，１５ｇそれぞれをオン，オフする
ためのタイミング信号Ａ，…，Ｇ；ａ，…，ｇを出力す
る。またアナログ入力端子１８から入力されたアナログ
電圧信号ＶAIN のレベルに対応するディジタル値を出力
するディジタル値出力端子１９を備えている。
いて説明する。ディジタル値検出部３０ｃはディジタル
値検出回路３７とディジタル値出力端子１９から構成さ
れている。ディジタル値検出回路３７は、スイッチ１３
ａ，…，１３ｅをオン，オフするためのタイミング信号
φ1 ，…，φ5 を出力すると共に、インバータ１１の出
力端子から出力された信号をモニタしながらデコードマ
トリックス１４，１５のアナログスイッチ１４ａ，…，
１４ｇ；１５ａ，…，１５ｇそれぞれをオン，オフする
ためのタイミング信号Ａ，…，Ｇ；ａ，…，ｇを出力す
る。またアナログ入力端子１８から入力されたアナログ
電圧信号ＶAIN のレベルに対応するディジタル値を出力
するディジタル値出力端子１９を備えている。
【０００７】次に、このように構成された逐次比較Ａ／
Ｄ変換器３０の動作について、図３に加え、図４も参照
して説明する。図４は、図３に示す逐次比較Ａ／Ｄ変換
器３０のタイミングチャートである。ここで、図３に示
す基準電圧生成部１０ｂのラダー抵抗体１６には、基準
電圧ＶREF が印加されている。この基準電圧ＶREF は、
それぞれの抵抗値が互いに等しい複数の抵抗１６ａ，１
６ｂ，１６ｃ，１６ｅ，１６ｆ，１６ｇにより分圧さ
れ、これにより複数の基準電圧が生成されている。これ
ら複数の基準電圧は、デコードマトリックス１４，１５
で選択され基準電圧ＶREFH，ＶREFLとしてスイッチ１３
ｃ，１３ｄの各他端にそれぞれ印加される。ここでアナ
ログ入力端子１８にはアナログ電圧信号ＶAIN が入力さ
れている。このアナログ電圧信号ＶAIN の大きさは、基
準電圧ＶREF とグラウンドＧ１の間の範囲である。ここ
で、図４に示す時間ｔ１において、ディジタル値検出回
路３７からタイミング信号φ1 ，φ 2 ，φ5 として’
Ｈ’レベルの信号が出力され、一方タイミング信号φ
3 ，φ4；Ａ，…，Ｇ；ａ，…，ｇとして’Ｌ’レベル
の信号が出力され、これにより、図３に示すようにスイ
ッチ１３ａ，１３ｂ，１３ｅがオンされ、一方スイッチ
１３ｃ，１３ｄはオフされる。またアナログスイッチ１
４ａ，…，１４ｇ；１５ａ，…，１５ｇが全てオフされ
る。するとスイッチ１３ａのオンによりコンデンサ１２
ａにアナログ電圧信号ＶAIN が入力される。またスイッ
チ１３ｅのオンによりコンデンサ１２ｂはグラウンドＧ
２に接続される。さらにスイッチ１３ｂのオンによりイ
ンバータ１１の入力端子と出力端子とが接続される。こ
のため、インバータ１１の入出力端子の電圧は、インバ
ータ１１の特性により定まる所定の電圧ＶB （例えば電
源電圧の１／２）に設定される。この電圧ＶB は’Ｈ’
レベルもしくは’Ｌ’レベルいずれでもない、いわゆる
しきい値電圧である。この電圧ＶB は、インバータ１１
の入力端子と接続されているコンデンサ１２ａ，１２ｂ
に印加される。これによりコンデンサ１２ａには、アナ
ログ入力端子１８から入力されたアナログ電圧信号Ｖ
AIN と電圧ＶB との差分の電圧に対応する電荷が蓄積さ
れる。また、コンデンサ１２ｂには電圧ＶB に対応する
電荷が蓄積される。このようにしてコンデンサ１２ａ，
１２ｂには、アナログ入力端子１８から入力されたアナ
ログ電圧信号ＶAIN のレベルに対応する量の電荷が蓄積
される。ここでコンデンサ１２ａ，１２ｂに蓄積された
電荷は、入力されたアナログ電圧信号ＶAIN のレベルに
対応するディジタル値を求め終わるまで保持される。
Ｄ変換器３０の動作について、図３に加え、図４も参照
して説明する。図４は、図３に示す逐次比較Ａ／Ｄ変換
器３０のタイミングチャートである。ここで、図３に示
す基準電圧生成部１０ｂのラダー抵抗体１６には、基準
電圧ＶREF が印加されている。この基準電圧ＶREF は、
それぞれの抵抗値が互いに等しい複数の抵抗１６ａ，１
６ｂ，１６ｃ，１６ｅ，１６ｆ，１６ｇにより分圧さ
れ、これにより複数の基準電圧が生成されている。これ
ら複数の基準電圧は、デコードマトリックス１４，１５
で選択され基準電圧ＶREFH，ＶREFLとしてスイッチ１３
ｃ，１３ｄの各他端にそれぞれ印加される。ここでアナ
ログ入力端子１８にはアナログ電圧信号ＶAIN が入力さ
れている。このアナログ電圧信号ＶAIN の大きさは、基
準電圧ＶREF とグラウンドＧ１の間の範囲である。ここ
で、図４に示す時間ｔ１において、ディジタル値検出回
路３７からタイミング信号φ1 ，φ 2 ，φ5 として’
Ｈ’レベルの信号が出力され、一方タイミング信号φ
3 ，φ4；Ａ，…，Ｇ；ａ，…，ｇとして’Ｌ’レベル
の信号が出力され、これにより、図３に示すようにスイ
ッチ１３ａ，１３ｂ，１３ｅがオンされ、一方スイッチ
１３ｃ，１３ｄはオフされる。またアナログスイッチ１
４ａ，…，１４ｇ；１５ａ，…，１５ｇが全てオフされ
る。するとスイッチ１３ａのオンによりコンデンサ１２
ａにアナログ電圧信号ＶAIN が入力される。またスイッ
チ１３ｅのオンによりコンデンサ１２ｂはグラウンドＧ
２に接続される。さらにスイッチ１３ｂのオンによりイ
ンバータ１１の入力端子と出力端子とが接続される。こ
のため、インバータ１１の入出力端子の電圧は、インバ
ータ１１の特性により定まる所定の電圧ＶB （例えば電
源電圧の１／２）に設定される。この電圧ＶB は’Ｈ’
レベルもしくは’Ｌ’レベルいずれでもない、いわゆる
しきい値電圧である。この電圧ＶB は、インバータ１１
の入力端子と接続されているコンデンサ１２ａ，１２ｂ
に印加される。これによりコンデンサ１２ａには、アナ
ログ入力端子１８から入力されたアナログ電圧信号Ｖ
AIN と電圧ＶB との差分の電圧に対応する電荷が蓄積さ
れる。また、コンデンサ１２ｂには電圧ＶB に対応する
電荷が蓄積される。このようにしてコンデンサ１２ａ，
１２ｂには、アナログ入力端子１８から入力されたアナ
ログ電圧信号ＶAIN のレベルに対応する量の電荷が蓄積
される。ここでコンデンサ１２ａ，１２ｂに蓄積された
電荷は、入力されたアナログ電圧信号ＶAIN のレベルに
対応するディジタル値を求め終わるまで保持される。
【０００８】次に図４に示す時間ｔ２において、タイミ
ング信号φ1 φ2 として’Ｌ’レベルの信号が出力され
ると共にタイミング信号φ3 ，Ａとして’Ｈ’レベルの
信号が出力される。すると、タイミング信号φ1 ，φ2
によりスイッチ１３ａ，１３ｂがオフし、タイミング信
号φ3 によりスイッチ１３ｃがオンする。またタイミン
グ信号Ａによりアナログスイッチ１４ａもオンする。
ング信号φ1 φ2 として’Ｌ’レベルの信号が出力され
ると共にタイミング信号φ3 ，Ａとして’Ｈ’レベルの
信号が出力される。すると、タイミング信号φ1 ，φ2
によりスイッチ１３ａ，１３ｂがオフし、タイミング信
号φ3 によりスイッチ１３ｃがオンする。またタイミン
グ信号Ａによりアナログスイッチ１４ａもオンする。
【０００９】アナログスイッチ１４ａがオンすると、デ
コードマトリックス１４ａから出力される基準電圧Ｖ
REFHは、抵抗１６ａ，１６ｂ，１６ｅと抵抗１６ｃ，１
６ｆ，１６ｇとで分圧されるため基準電圧ＶREF の１／
２の電圧となる。ここでは、便宜上この基準電圧ＶREF
の１／２の電圧を第１の基準電圧ＶREFHと呼ぶ。ここで
今までアナログ電圧信号ＶAIN が印加されていたコンデ
ンサ１２ａには、今度はこの第１の基準電圧ＶREFHが印
加されるため、コンデンサ１２ａの電圧は、アナログ電
圧信号ＶAIN と第１の基準電圧ＶREFHの差分の電圧ΔＶ
だけ変化する。この変化した差分の電圧ΔＶは、インバ
ータ１１の入力端子に印加される。ここでアナログ電圧
信号ＶAIN と比較し、第１の基準電圧ＶREFHが高い場合
にはインバータ１１の入力端子には、これら差分の電圧
＋｜ΔＶ｜、即ちインバータ１１のしきい値電圧よりも
＋｜ΔＶ｜だけ高い電圧が印加されるため、インバータ
１１の出力端子には’Ｌ’レベルの信号が出力される。
出力された’Ｌ’レベルの信号は、ディジタル値検出回
路３７に入力される。一方、アナログ電圧信号ＶAINと
比較し、第１の基準電圧ＶREFHが低い場合には、インバ
ータ１１の入力には、これら差分の電圧−｜ΔＶ｜、即
ちインバータ１１のしきい値電圧よりも−｜ΔＶ｜だけ
低い電圧が印加されるため、インバータ１１の出力端子
には’Ｈ’レベルの信号が出力される。出力された’
Ｈ’レベルの信号はディジタル値検出回路３７に入力さ
れる。
コードマトリックス１４ａから出力される基準電圧Ｖ
REFHは、抵抗１６ａ，１６ｂ，１６ｅと抵抗１６ｃ，１
６ｆ，１６ｇとで分圧されるため基準電圧ＶREF の１／
２の電圧となる。ここでは、便宜上この基準電圧ＶREF
の１／２の電圧を第１の基準電圧ＶREFHと呼ぶ。ここで
今までアナログ電圧信号ＶAIN が印加されていたコンデ
ンサ１２ａには、今度はこの第１の基準電圧ＶREFHが印
加されるため、コンデンサ１２ａの電圧は、アナログ電
圧信号ＶAIN と第１の基準電圧ＶREFHの差分の電圧ΔＶ
だけ変化する。この変化した差分の電圧ΔＶは、インバ
ータ１１の入力端子に印加される。ここでアナログ電圧
信号ＶAIN と比較し、第１の基準電圧ＶREFHが高い場合
にはインバータ１１の入力端子には、これら差分の電圧
＋｜ΔＶ｜、即ちインバータ１１のしきい値電圧よりも
＋｜ΔＶ｜だけ高い電圧が印加されるため、インバータ
１１の出力端子には’Ｌ’レベルの信号が出力される。
出力された’Ｌ’レベルの信号は、ディジタル値検出回
路３７に入力される。一方、アナログ電圧信号ＶAINと
比較し、第１の基準電圧ＶREFHが低い場合には、インバ
ータ１１の入力には、これら差分の電圧−｜ΔＶ｜、即
ちインバータ１１のしきい値電圧よりも−｜ΔＶ｜だけ
低い電圧が印加されるため、インバータ１１の出力端子
には’Ｈ’レベルの信号が出力される。出力された’
Ｈ’レベルの信号はディジタル値検出回路３７に入力さ
れる。
【００１０】このようにして、アナログ入力端子１８に
入力されたアナログ電圧信号ＶAINが第１の基準電圧Ｖ
REFHより低いか否かがディジタル値検出回路４７で判断
される。入力されたアナログ電圧信号ＶAIN が第１の基
準電圧ＶREFHよりも低いと判断された場合には、図４に
示す時間ｔ３においてディジタル値検出回路３７からタ
イミング信号Ａ，…，Ｇのうちタイミング信号Ｂのみ
に’Ｈ’レベルの信号が出力され、これによりアナログ
スイッチ１４ｂがオンされ、第１の基準電圧ＶRE FHより
高い第２の基準電圧ＶREFHが出力される。一方、入力さ
れたアナログ信号ＶAIN が第１の基準電圧ＶREF よりも
高いと判断された場合には、図４に示す時間ｔ３におい
てディジタル値検出回路３７からタイミング信号Ａ，
…，Ｇのうちタイミング信号Ｃのみに’Ｈ’レベル信号
が出力され、これによりアナログスイッチ１４ｃがオン
され、第１の基準電圧ＶREFHより低い第３の基準電圧Ｖ
REFHが出力される。
入力されたアナログ電圧信号ＶAINが第１の基準電圧Ｖ
REFHより低いか否かがディジタル値検出回路４７で判断
される。入力されたアナログ電圧信号ＶAIN が第１の基
準電圧ＶREFHよりも低いと判断された場合には、図４に
示す時間ｔ３においてディジタル値検出回路３７からタ
イミング信号Ａ，…，Ｇのうちタイミング信号Ｂのみ
に’Ｈ’レベルの信号が出力され、これによりアナログ
スイッチ１４ｂがオンされ、第１の基準電圧ＶRE FHより
高い第２の基準電圧ＶREFHが出力される。一方、入力さ
れたアナログ信号ＶAIN が第１の基準電圧ＶREF よりも
高いと判断された場合には、図４に示す時間ｔ３におい
てディジタル値検出回路３７からタイミング信号Ａ，
…，Ｇのうちタイミング信号Ｃのみに’Ｈ’レベル信号
が出力され、これによりアナログスイッチ１４ｃがオン
され、第１の基準電圧ＶREFHより低い第３の基準電圧Ｖ
REFHが出力される。
【００１１】さらに必要に応じて時間ｔ３，ｔ４におい
てタイミング信号Ｂ，…，Ｇとして’Ｈ’レベルの信号
がそれぞれ出力され、インバータ１１のしきい値に最も
近似した基準電圧ＶREFHがインバータ１１の入力端子に
に印加されるように、デコードマトリックス１４のアナ
ログスイッチ１４ａ，…，１４ｇのいずれか１つがオン
される。最後にオンされたアナログスイッチは、そのま
まオン状態にされ続ける。
てタイミング信号Ｂ，…，Ｇとして’Ｈ’レベルの信号
がそれぞれ出力され、インバータ１１のしきい値に最も
近似した基準電圧ＶREFHがインバータ１１の入力端子に
に印加されるように、デコードマトリックス１４のアナ
ログスイッチ１４ａ，…，１４ｇのいずれか１つがオン
される。最後にオンされたアナログスイッチは、そのま
まオン状態にされ続ける。
【００１２】次に、図４に示す時間ｔ５においてタイミ
ング信号φ4 ，ａとして’Ｈ’レベルの信号が出力され
ると共にタイミング信号φ5 として’Ｌ’レベルの信号
が出力される。するとタイミング信号φ4 によりスイッ
チ１３ｄがオンされ、一方タイミング信号φ5 によりス
イッチ１３ｅがオフされるためコンデンサ１２ｂに基準
電圧ＶREFLが印加される。またタイミング信号ａにより
アナログスイッチ１５ａがオンされ、これにより基準電
圧ＶREFLとして前述したと同様に基準電圧ＶRE F の１／
２の電圧が出力される。
ング信号φ4 ，ａとして’Ｈ’レベルの信号が出力され
ると共にタイミング信号φ5 として’Ｌ’レベルの信号
が出力される。するとタイミング信号φ4 によりスイッ
チ１３ｄがオンされ、一方タイミング信号φ5 によりス
イッチ１３ｅがオフされるためコンデンサ１２ｂに基準
電圧ＶREFLが印加される。またタイミング信号ａにより
アナログスイッチ１５ａがオンされ、これにより基準電
圧ＶREFLとして前述したと同様に基準電圧ＶRE F の１／
２の電圧が出力される。
【００１３】以下、上述した基準電圧ＶREFHと同様にし
てやはりインバータ１１のしきい値に最も近似した基準
電圧ＶREFLがインバータ１１に印加されるようにデコー
ドマトリックス１５のアナログスイッチ１５ａ，…，１
５ｇのいずれか１つがオンされる。これらアナログスイ
ッチ１４ａ，…，１４ｇ；１５ａ，…，１５ｇのうちオ
ンされたアナログスイッチをディジタル値検出回路３７
で求めることによりアナログ入力端子１８から入力され
たアナログ電圧信号ＶAIN のレベルに対応するディジタ
ル値が求まり、このディジタル値がディジタル値出力端
子１９から出力される。
てやはりインバータ１１のしきい値に最も近似した基準
電圧ＶREFLがインバータ１１に印加されるようにデコー
ドマトリックス１５のアナログスイッチ１５ａ，…，１
５ｇのいずれか１つがオンされる。これらアナログスイ
ッチ１４ａ，…，１４ｇ；１５ａ，…，１５ｇのうちオ
ンされたアナログスイッチをディジタル値検出回路３７
で求めることによりアナログ入力端子１８から入力され
たアナログ電圧信号ＶAIN のレベルに対応するディジタ
ル値が求まり、このディジタル値がディジタル値出力端
子１９から出力される。
【００１４】ここで図３に示す６ビットの逐次比較Ａ／
Ｄ変換器３０の場合には、前述したようにコンデンサ１
２ａの容量はコンデンサ１２ｂの容量の８倍である。こ
のため、コンデンサ１２ａに印加された基準電圧ＶREFH
がコンデンサ１２ｂに印加された基準電圧ＶREFLと同じ
大きさの、インバータ１１に入力される差分の電圧ΔＶ
を得るには基準電圧ＶREFHは基準電圧ＶREFLの８倍の大
きさの電圧が必要とされる。これにより基準電圧ＶREFH
を上位３ビット、基準電圧ＶREFLを下位３ビットとして
重み付けされＡ／Ｄ変換が行なわれている。
Ｄ変換器３０の場合には、前述したようにコンデンサ１
２ａの容量はコンデンサ１２ｂの容量の８倍である。こ
のため、コンデンサ１２ａに印加された基準電圧ＶREFH
がコンデンサ１２ｂに印加された基準電圧ＶREFLと同じ
大きさの、インバータ１１に入力される差分の電圧ΔＶ
を得るには基準電圧ＶREFHは基準電圧ＶREFLの８倍の大
きさの電圧が必要とされる。これにより基準電圧ＶREFH
を上位３ビット、基準電圧ＶREFLを下位３ビットとして
重み付けされＡ／Ｄ変換が行なわれている。
【００１５】このように上位３ビットと下位３ビットを
容量に応じて分割し、上位３ビットの変化と下位３ビッ
トの変化に対する重みを付けることにより上位３ビット
の組み合わせにより定まる８通りの値それぞれが、下位
３ビットの組み合わせにより定まる８通りの値で分割さ
れ、基準電圧ＶREF の１／６４を１単位（７８ｍＶ：Ｖ
REF ＝５Ｖ時）としてアナログ信号ＶAIN がディジタル
コード値に変換されるため、電荷平衡型比較方式を採用
した逐次比較Ａ／Ｄ変換器においては、例えばラダー抵
抗体を６４通りに分割して逐次比較するタイプの逐次比
較Ａ／Ｄ変換器と比較し、ラダー抵抗体の抵抗が多くな
ることもなくラダー抵抗体のレイアウト面積が削減され
る。
容量に応じて分割し、上位３ビットの変化と下位３ビッ
トの変化に対する重みを付けることにより上位３ビット
の組み合わせにより定まる８通りの値それぞれが、下位
３ビットの組み合わせにより定まる８通りの値で分割さ
れ、基準電圧ＶREF の１／６４を１単位（７８ｍＶ：Ｖ
REF ＝５Ｖ時）としてアナログ信号ＶAIN がディジタル
コード値に変換されるため、電荷平衡型比較方式を採用
した逐次比較Ａ／Ｄ変換器においては、例えばラダー抵
抗体を６４通りに分割して逐次比較するタイプの逐次比
較Ａ／Ｄ変換器と比較し、ラダー抵抗体の抵抗が多くな
ることもなくラダー抵抗体のレイアウト面積が削減され
る。
【００１６】
【発明が解決しようとする課題】上述したように、従来
の逐次比較Ａ／Ｄ変換器３０は、コンパレータ部３０ａ
に備えられたコンデンサ１２ａ，１２ｂに、アナログ入
力端子１８から入力されたアナログ信号ＶAIN のレベル
に対応する量の電荷を蓄積する際にコンパレータ部３０
ａに備えられたスイッチ１３ｅがオンされ、これにより
コンパレータ部３０ａのグラウンドＧ２と接続され、コ
ンデンサ１２ａ，１２ｂにアナログ信号Ｖ AIN のレベル
に対応する量の電荷が蓄積される。この蓄積された電荷
量に対応する電圧と基準電圧生成部１０ｂで生成され
る、基準電圧生成部１０ｂのグラウンドＧ１を有する基
準電圧ＶREFH，ＶREFLとが比較され、アナログ入力端子
１８から入力されたアナログ信号ＶAIN のレベルに対応
するディジタル値が求められる。
の逐次比較Ａ／Ｄ変換器３０は、コンパレータ部３０ａ
に備えられたコンデンサ１２ａ，１２ｂに、アナログ入
力端子１８から入力されたアナログ信号ＶAIN のレベル
に対応する量の電荷を蓄積する際にコンパレータ部３０
ａに備えられたスイッチ１３ｅがオンされ、これにより
コンパレータ部３０ａのグラウンドＧ２と接続され、コ
ンデンサ１２ａ，１２ｂにアナログ信号Ｖ AIN のレベル
に対応する量の電荷が蓄積される。この蓄積された電荷
量に対応する電圧と基準電圧生成部１０ｂで生成され
る、基準電圧生成部１０ｂのグラウンドＧ１を有する基
準電圧ＶREFH，ＶREFLとが比較され、アナログ入力端子
１８から入力されたアナログ信号ＶAIN のレベルに対応
するディジタル値が求められる。
【００１７】ここで、コンパレータ部３０ａのグラウン
ドＧ２と基準電圧生成部１０ｂのグラウンドＧ１とは別
々に設けられており、これらグラウンドＧ１，Ｇ２はあ
る距離を隔てて接続されている。このためコンパレータ
部３０ａのグラウンドＧ２と基準電圧生成部１０ｂのグ
ラウンドＧ１には電位差が生じ、これらグラウンドＧ
１，Ｇ２の電位差の影響によりコンデンサ１２ａ，１２
ｂに蓄積された電荷量に対応する電圧と基準電圧生成部
１０ｂで生成される基準電圧ＶREFH，ＶREFLとを比較す
る場合に精度の高い比較が困難であるという問題があ
る。また図３に示すように多数のスイッチ１３ａ，…，
１３ｅを使用しているため、部品点数が多くコストアッ
プの要因とされ、またこれらスイッチ１３ａ，…，１３
ｅのオン，オフ制御もその分多く必要とされ、煩雑であ
り問題がある。
ドＧ２と基準電圧生成部１０ｂのグラウンドＧ１とは別
々に設けられており、これらグラウンドＧ１，Ｇ２はあ
る距離を隔てて接続されている。このためコンパレータ
部３０ａのグラウンドＧ２と基準電圧生成部１０ｂのグ
ラウンドＧ１には電位差が生じ、これらグラウンドＧ
１，Ｇ２の電位差の影響によりコンデンサ１２ａ，１２
ｂに蓄積された電荷量に対応する電圧と基準電圧生成部
１０ｂで生成される基準電圧ＶREFH，ＶREFLとを比較す
る場合に精度の高い比較が困難であるという問題があ
る。また図３に示すように多数のスイッチ１３ａ，…，
１３ｅを使用しているため、部品点数が多くコストアッ
プの要因とされ、またこれらスイッチ１３ａ，…，１３
ｅのオン，オフ制御もその分多く必要とされ、煩雑であ
り問題がある。
【００１８】本発明は、上記事情に鑑み、Ａ／Ｄ変換を
高精度にすると共に回路が簡素化された逐次比較Ａ／Ｄ
変換器を提供することを目的とする。
高精度にすると共に回路が簡素化された逐次比較Ａ／Ｄ
変換器を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成する本発
明の逐次変換Ａ／Ｄ変換器は、 （１）インバータと、そのインバータの入力端子に各一
端が接続された、互いに異なる容量を有する第１及び第
２のコンデンサと、上記第１のコンデンサの他端に一端
が接続されると共にアナログ電圧信号が入力されるアナ
ログ入力端子に他端が接続された第１のスイッチと、上
記インバータの入力端子とそのインバータの出力端子と
の間に配置された第２のスイッチとを有するコンパレー
タ部 （２）基準電圧とグラウンドとの間に互いに直列に接続
された複数の抵抗と、複数のスイッチを備え各スイッチ
の一端がそれぞれ上記基準電圧、上記複数の抵抗の各接
続点、及び上記グラウンドに１つずつ接続され、各スイ
ッチの他端が互いに接続されると共に、互いに接続され
た他端が１つずつ上記第１及び第２のコンデンサの各他
端に接続されてなる第１及び第２のスイッチ群とを有す
る基準電圧生成部 （３）上記第１及び第２のスイッチ、及び上記第２のス
イッチ群を構成する複数のスイッチのうちの上記グラウ
ンドに接続されたスイッチを導電状態にして上記第１及
び第２のコンデンサに、上記アナログ入力端子から入力
されたアナログ電圧信号レベルに対応する量の電荷を蓄
積し、次いで、上記インバータの出力をモニタしながら
上記第１及び第２のスイッチ群を構成する複数のスイッ
チを断続し、上記インバータにそのインバータのしきい
値電圧に近似した電圧が印加されるスイッチを上記第１
及び第２のスイッチ群それぞれについて求めることによ
り上記アナログ入力端子から入力されたアナログ電圧信
号レベルに対応するディジタル値を求めるディジタル値
検出部 を備えたことを特徴とするものである。
明の逐次変換Ａ／Ｄ変換器は、 （１）インバータと、そのインバータの入力端子に各一
端が接続された、互いに異なる容量を有する第１及び第
２のコンデンサと、上記第１のコンデンサの他端に一端
が接続されると共にアナログ電圧信号が入力されるアナ
ログ入力端子に他端が接続された第１のスイッチと、上
記インバータの入力端子とそのインバータの出力端子と
の間に配置された第２のスイッチとを有するコンパレー
タ部 （２）基準電圧とグラウンドとの間に互いに直列に接続
された複数の抵抗と、複数のスイッチを備え各スイッチ
の一端がそれぞれ上記基準電圧、上記複数の抵抗の各接
続点、及び上記グラウンドに１つずつ接続され、各スイ
ッチの他端が互いに接続されると共に、互いに接続され
た他端が１つずつ上記第１及び第２のコンデンサの各他
端に接続されてなる第１及び第２のスイッチ群とを有す
る基準電圧生成部 （３）上記第１及び第２のスイッチ、及び上記第２のス
イッチ群を構成する複数のスイッチのうちの上記グラウ
ンドに接続されたスイッチを導電状態にして上記第１及
び第２のコンデンサに、上記アナログ入力端子から入力
されたアナログ電圧信号レベルに対応する量の電荷を蓄
積し、次いで、上記インバータの出力をモニタしながら
上記第１及び第２のスイッチ群を構成する複数のスイッ
チを断続し、上記インバータにそのインバータのしきい
値電圧に近似した電圧が印加されるスイッチを上記第１
及び第２のスイッチ群それぞれについて求めることによ
り上記アナログ入力端子から入力されたアナログ電圧信
号レベルに対応するディジタル値を求めるディジタル値
検出部 を備えたことを特徴とするものである。
【００２０】
【作用】本発明の逐次比較Ａ／Ｄ変換器は、上記構成に
より、コンパレータ部に備えられた第１及び第２のコン
デンサに、アナログ入力端子から入力されたアナログ電
圧信号レベルに対応する量の電荷が蓄積される際に、基
準電圧生成部に備えられた第２のスイッチ群を構成する
複数のスイッチのうちのグラウンドに接続されたスイッ
チがオンされる。このためコンパレータ部のグラウンド
電位は、基準電圧生成部のグラウンドを基準とし、この
基準電圧生成部のグラウンドを基準にしてコンパレータ
部に備えられた第１及び第２のコンデンサに電荷が蓄積
される。さらに第１及び第２のコンデンサに蓄積された
電荷量に対応する電圧と基準電圧生成部で生成される基
準電圧とが比較されるため、従来の逐次比較Ａ／Ｄ変換
器のように、コンパレータ部と基準電圧生成部とが互い
に異なるグラウンドを有し、これらコンパレータ部のグ
ラウンドの変動と基準電圧生成部のグラウンドの変動と
による電位差が生じることもなく、精度の高い比較がさ
れる。
より、コンパレータ部に備えられた第１及び第２のコン
デンサに、アナログ入力端子から入力されたアナログ電
圧信号レベルに対応する量の電荷が蓄積される際に、基
準電圧生成部に備えられた第２のスイッチ群を構成する
複数のスイッチのうちのグラウンドに接続されたスイッ
チがオンされる。このためコンパレータ部のグラウンド
電位は、基準電圧生成部のグラウンドを基準とし、この
基準電圧生成部のグラウンドを基準にしてコンパレータ
部に備えられた第１及び第２のコンデンサに電荷が蓄積
される。さらに第１及び第２のコンデンサに蓄積された
電荷量に対応する電圧と基準電圧生成部で生成される基
準電圧とが比較されるため、従来の逐次比較Ａ／Ｄ変換
器のように、コンパレータ部と基準電圧生成部とが互い
に異なるグラウンドを有し、これらコンパレータ部のグ
ラウンドの変動と基準電圧生成部のグラウンドの変動と
による電位差が生じることもなく、精度の高い比較がさ
れる。
【００２１】また、コンパレータ部のグラウンド電位を
基準電圧生成部のグラウンドに接続させるためのスイッ
チは、基準電圧生成部に備えられた第２のスイッチ群を
構成する複数のスイッチのうちの１つが共用されている
ため、従来の逐次比較Ａ／Ｄ変換器のように、コンパレ
ータ部のコンデンサと基準電圧生成部とを接続するスイ
ッチ，コンパレータ部のコンデンサとコンパレータ部の
グラウンドとを接続するスイッチが不要となり、さらに
これらスイッチを制御するためのタイミング信号も不要
となり、回路構成が簡素化され部品点数が削減される。
基準電圧生成部のグラウンドに接続させるためのスイッ
チは、基準電圧生成部に備えられた第２のスイッチ群を
構成する複数のスイッチのうちの１つが共用されている
ため、従来の逐次比較Ａ／Ｄ変換器のように、コンパレ
ータ部のコンデンサと基準電圧生成部とを接続するスイ
ッチ，コンパレータ部のコンデンサとコンパレータ部の
グラウンドとを接続するスイッチが不要となり、さらに
これらスイッチを制御するためのタイミング信号も不要
となり、回路構成が簡素化され部品点数が削減される。
【００２２】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の逐次比較Ａ／Ｄ変換器の一実施例の回路
図である。図１に示す逐次比較Ａ／Ｄ変換器１０は、図
３に示した電荷平衡型比較方式を採用した６ビットの逐
次比較Ａ／Ｄ変換器３０と同じタイプのものである。こ
こでは、図３に示す逐次比較Ａ／Ｄ変換器３０の構成要
素と同一の要素には同一の番号を付して示し、重複説明
は省略する。
１は、本発明の逐次比較Ａ／Ｄ変換器の一実施例の回路
図である。図１に示す逐次比較Ａ／Ｄ変換器１０は、図
３に示した電荷平衡型比較方式を採用した６ビットの逐
次比較Ａ／Ｄ変換器３０と同じタイプのものである。こ
こでは、図３に示す逐次比較Ａ／Ｄ変換器３０の構成要
素と同一の要素には同一の番号を付して示し、重複説明
は省略する。
【００２３】図１に示す逐次比較Ａ／Ｄ変換器１０のコ
ンパレータ部１０ａは、前述した図３に示す逐次比較Ａ
／Ｄ変換器３０のコンパレータ部３０ａと比較し、スイ
ッチ１３ｄ，１３ｅが削除されている。これに伴い、図
１に示すディジタル値検出部１０ｃのディジタル値検出
回路１７は、図３に示すディジタル値検出部３０ｃのデ
ィジタル値検出回路３７と比較し、スイッチ１３ｄ，１
３ｅをオン，オフさせるタイミング信号φ4 ，φ5 が削
減されている。このため、本実施例の逐次比較Ａ／Ｄ変
換器１０の構成は簡素化されコストも低減されている。
ンパレータ部１０ａは、前述した図３に示す逐次比較Ａ
／Ｄ変換器３０のコンパレータ部３０ａと比較し、スイ
ッチ１３ｄ，１３ｅが削除されている。これに伴い、図
１に示すディジタル値検出部１０ｃのディジタル値検出
回路１７は、図３に示すディジタル値検出部３０ｃのデ
ィジタル値検出回路３７と比較し、スイッチ１３ｄ，１
３ｅをオン，オフさせるタイミング信号φ4 ，φ5 が削
減されている。このため、本実施例の逐次比較Ａ／Ｄ変
換器１０の構成は簡素化されコストも低減されている。
【００２４】図２は、図１に示す逐次比較Ａ／Ｄ変換器
１０のタイミングチャートである。図１に示す逐次比較
Ａ／Ｄ変換器１０において、アナログ入力端子１８にア
ナログ電圧信号ＶAIN が入力されている。ここで図２に
示す時間ｔ１においてディジタル値検出回路１７からタ
イミング信号φ1 φ2 ，ｇとして’Ｈ’レベルの信号が
出力される。またタイミング信号φ3 ，Ａ，…，Ｇ；
ａ，…ｆとして’Ｌ’レベルの信号が出力される。タイ
ミング信号φ1 ，φ2 によりスイッチ１３ａ，１３ｂが
オンされるとともに、タイミング信号ｇによりアナログ
スイッチ１５ｇもオンされる。ここでアナログスイッチ
１５ｇは基準電圧生成部１０ｂのグラウンドＧ１に接続
されているため、コンパレータ部１０ａのグラウンド
は、基準電圧生成部１０ｂのグラウンドＧ１が基準とさ
れている。
１０のタイミングチャートである。図１に示す逐次比較
Ａ／Ｄ変換器１０において、アナログ入力端子１８にア
ナログ電圧信号ＶAIN が入力されている。ここで図２に
示す時間ｔ１においてディジタル値検出回路１７からタ
イミング信号φ1 φ2 ，ｇとして’Ｈ’レベルの信号が
出力される。またタイミング信号φ3 ，Ａ，…，Ｇ；
ａ，…ｆとして’Ｌ’レベルの信号が出力される。タイ
ミング信号φ1 ，φ2 によりスイッチ１３ａ，１３ｂが
オンされるとともに、タイミング信号ｇによりアナログ
スイッチ１５ｇもオンされる。ここでアナログスイッチ
１５ｇは基準電圧生成部１０ｂのグラウンドＧ１に接続
されているため、コンパレータ部１０ａのグラウンド
は、基準電圧生成部１０ｂのグラウンドＧ１が基準とさ
れている。
【００２５】このため、コンデンサ１２ａ，１２ｂには
基準電圧生成部１０ｂのグラウンドＧ１を基準にした電
荷が蓄積される。このアナログスイッチ１５ｇがオンさ
れたまま、タイミング時間ｔ２においてタイミング信号
φ1 ，φ2 として’Ｌ’レベルの信号が出力されるとと
もに、タイミング信号φ3 ，Ａとして’Ｈ’レベルの信
号が出力される。すると、このタイミング信号φ1 ，φ
2 によりスイッチ１３ａ，１３ｂがオフし、一方タイミ
ング信号φ3 ，Ａによりスイッチ１３ｃ，１４ａがオン
する。これにより基準電圧ＶREFHとして、抵抗１６ａ，
１６ｂ，１６ｅと抵抗１６ｃ，１６ｆ，１６ｇで分圧さ
れた基準電圧ＶREF の１／２の電圧がコンデンサ１２ａ
に印加され、この基準電圧ＶREFHとアナログ入力端子１
８に入力されたアナログ信号ＶAIN とが比較される。以
下前述した図３や図４の説明と同様にしてデコードマト
リックス１４のアナログスイッチ１４ｂ，…，１４ｇの
うちいずれか１つのアナログスイッチ、即ちインバータ
１１のしきい値電圧に最も近似した電圧が印加されるア
ナログスイッチがオンされる。このアナログスイッチか
らディジタル値が求まる。このアナログスイッチは、そ
のままオン状態にされる。
基準電圧生成部１０ｂのグラウンドＧ１を基準にした電
荷が蓄積される。このアナログスイッチ１５ｇがオンさ
れたまま、タイミング時間ｔ２においてタイミング信号
φ1 ，φ2 として’Ｌ’レベルの信号が出力されるとと
もに、タイミング信号φ3 ，Ａとして’Ｈ’レベルの信
号が出力される。すると、このタイミング信号φ1 ，φ
2 によりスイッチ１３ａ，１３ｂがオフし、一方タイミ
ング信号φ3 ，Ａによりスイッチ１３ｃ，１４ａがオン
する。これにより基準電圧ＶREFHとして、抵抗１６ａ，
１６ｂ，１６ｅと抵抗１６ｃ，１６ｆ，１６ｇで分圧さ
れた基準電圧ＶREF の１／２の電圧がコンデンサ１２ａ
に印加され、この基準電圧ＶREFHとアナログ入力端子１
８に入力されたアナログ信号ＶAIN とが比較される。以
下前述した図３や図４の説明と同様にしてデコードマト
リックス１４のアナログスイッチ１４ｂ，…，１４ｇの
うちいずれか１つのアナログスイッチ、即ちインバータ
１１のしきい値電圧に最も近似した電圧が印加されるア
ナログスイッチがオンされる。このアナログスイッチか
らディジタル値が求まる。このアナログスイッチは、そ
のままオン状態にされる。
【００２６】次に下位３ビットのディジタル値を求める
ためにタイミング信号ｔ５において、タイミング信号ａ
として’Ｈ’レベルが出力される。これにより基準電圧
ＶRE FLとして、抵抗１６ａ，１６ｂ，１６ｅと抵抗１６
ｃ，１６ｆ，１６ｇで分圧された基準電圧ＶREF の１／
２の電圧がコンデンサ１２ｂに印加され、この基準電圧
ＶREFLとアナログ入力端子１８に入力されたアナログ信
号ＶAIN とが比較される。以下前述した図３や図４の説
明と同様にしてデコードマトリックス１５のアナログス
イッチ１５ｂ，…，１５ｇのうちいずれか１つのアナロ
グスイッチ、即ちインバータ１１のしきい値電圧に最も
近似した電圧が印加されるアナログスイッチがオンさ
れ、このオンされたアナログスイッチから下位３ビット
のディジタル値が求まる。ここで、上位３ビットのディ
ジタル値を表わす基準電圧生成部１０ｂに備えられたデ
コードマトリックス１４のアナログスイッチは、ラダー
抵抗体１６を介してグラウンドＧ２と接続されているた
め、コンパレータ部１０ａのグラウンドは、基準電圧生
成部１０ｂのグラウンドＧ１が基準とされる。
ためにタイミング信号ｔ５において、タイミング信号ａ
として’Ｈ’レベルが出力される。これにより基準電圧
ＶRE FLとして、抵抗１６ａ，１６ｂ，１６ｅと抵抗１６
ｃ，１６ｆ，１６ｇで分圧された基準電圧ＶREF の１／
２の電圧がコンデンサ１２ｂに印加され、この基準電圧
ＶREFLとアナログ入力端子１８に入力されたアナログ信
号ＶAIN とが比較される。以下前述した図３や図４の説
明と同様にしてデコードマトリックス１５のアナログス
イッチ１５ｂ，…，１５ｇのうちいずれか１つのアナロ
グスイッチ、即ちインバータ１１のしきい値電圧に最も
近似した電圧が印加されるアナログスイッチがオンさ
れ、このオンされたアナログスイッチから下位３ビット
のディジタル値が求まる。ここで、上位３ビットのディ
ジタル値を表わす基準電圧生成部１０ｂに備えられたデ
コードマトリックス１４のアナログスイッチは、ラダー
抵抗体１６を介してグラウンドＧ２と接続されているた
め、コンパレータ部１０ａのグラウンドは、基準電圧生
成部１０ｂのグラウンドＧ１が基準とされる。
【００２７】このようにコンパレータ部１０ａに備えら
れたコンデンサ１２ａ，１２ｂにアナログ入力端子１８
から入力されたアナログ信号ＶAIN のレベルに対応する
量の電荷を蓄積する際に、基準電圧生成部１０ｂに備え
られたアナログスイッチ１５ｇがオンされ、これにより
コンパレータ部１０ａのグラウンドは、基準電圧生成部
１０ｂのグラウンドＧ１を基準とし、コンデンサ１２
ｂ，１２ｂにアナログ信号ＶAIN のレベルに対応する量
の電荷が蓄積される。この蓄積された電荷量に対応する
電圧と基準電圧生成部１０ｂで生成される基準電圧Ｖ
REFH，ＶREFLとが比較されるため、逐次比較Ａ／Ｄ変換
器１０のグラウンドとしての基準電圧生成部１０ｂのグ
ラウンドＧ１が変動したとしても、これに応じてコンパ
レータ部１０ａのグラウンドも変動するため、基準電圧
生成部１０ｂのグラウンドＧ１の変動に伴なう、これら
基準電圧生成部１０ｂのグラウンドＧ１とコンパレータ
部１０ａのグラウンドとの電位差は発生せず、このた
め、コンパレータ部１０ａのコンデンサ１２ａ，１２ｂ
に蓄積された電荷量に対応する電圧と基準電圧生成部１
０ｂで生成された基準電圧ＶREFH，ＶREFLとの比較が正
確に行われる。
れたコンデンサ１２ａ，１２ｂにアナログ入力端子１８
から入力されたアナログ信号ＶAIN のレベルに対応する
量の電荷を蓄積する際に、基準電圧生成部１０ｂに備え
られたアナログスイッチ１５ｇがオンされ、これにより
コンパレータ部１０ａのグラウンドは、基準電圧生成部
１０ｂのグラウンドＧ１を基準とし、コンデンサ１２
ｂ，１２ｂにアナログ信号ＶAIN のレベルに対応する量
の電荷が蓄積される。この蓄積された電荷量に対応する
電圧と基準電圧生成部１０ｂで生成される基準電圧Ｖ
REFH，ＶREFLとが比較されるため、逐次比較Ａ／Ｄ変換
器１０のグラウンドとしての基準電圧生成部１０ｂのグ
ラウンドＧ１が変動したとしても、これに応じてコンパ
レータ部１０ａのグラウンドも変動するため、基準電圧
生成部１０ｂのグラウンドＧ１の変動に伴なう、これら
基準電圧生成部１０ｂのグラウンドＧ１とコンパレータ
部１０ａのグラウンドとの電位差は発生せず、このた
め、コンパレータ部１０ａのコンデンサ１２ａ，１２ｂ
に蓄積された電荷量に対応する電圧と基準電圧生成部１
０ｂで生成された基準電圧ＶREFH，ＶREFLとの比較が正
確に行われる。
【００２８】尚、本実施例においては、スイッチ１３
ａ，１３ｂ，１３ｃとアナログスイッチ１４ａ，…，１
４ｇ，１５ａ，…，１５ｇを区別して説明したが、これ
らスイッチ１３ａ，…，１３ｂ，…，１３ｃとアナログ
スイッチ１４ａ，…，１４ｇ；１５ａ，…，１５ｇを区
別することなく、いずれか一方のタイプのスイッチもし
くはアナログスイッチであってもよい。
ａ，１３ｂ，１３ｃとアナログスイッチ１４ａ，…，１
４ｇ，１５ａ，…，１５ｇを区別して説明したが、これ
らスイッチ１３ａ，…，１３ｂ，…，１３ｃとアナログ
スイッチ１４ａ，…，１４ｇ；１５ａ，…，１５ｇを区
別することなく、いずれか一方のタイプのスイッチもし
くはアナログスイッチであってもよい。
【００２９】
【発明の効果】以上説明したように、本発明の逐次比較
Ａ／Ｄ変換器は、ディジタル値検出部により基準電圧生
成部に備えられた第２のスイッチ群を構成する複数のス
イッチのうちのグラウンドに接続されたスイッチをオン
し、これによりコンパレータ部のグラウンドを基準電圧
生成部のグラウンドに接続しアナログ入力端子から入力
されたアナログ電圧信号レベルに対応するディジタル値
を求めるものであるため、グラウンドが変動しても、こ
の変動に伴う、コンパレータ部のグラウンドと基準電圧
生成部のグラウンドとの電位差は発生せず、Ａ／Ｄ変換
が高精度に行われる。
Ａ／Ｄ変換器は、ディジタル値検出部により基準電圧生
成部に備えられた第２のスイッチ群を構成する複数のス
イッチのうちのグラウンドに接続されたスイッチをオン
し、これによりコンパレータ部のグラウンドを基準電圧
生成部のグラウンドに接続しアナログ入力端子から入力
されたアナログ電圧信号レベルに対応するディジタル値
を求めるものであるため、グラウンドが変動しても、こ
の変動に伴う、コンパレータ部のグラウンドと基準電圧
生成部のグラウンドとの電位差は発生せず、Ａ／Ｄ変換
が高精度に行われる。
【００３０】また、コンパレータ部のグラウンドを基準
電圧生成部のグラウンドと接続するためのスイッチは、
基準電圧生成部のスイッチを共用しているため、回路部
品が削減される。
電圧生成部のグラウンドと接続するためのスイッチは、
基準電圧生成部のスイッチを共用しているため、回路部
品が削減される。
【図１】本発明の逐次比較Ａ／Ｄ変換器の一実施例の回
路図である。
路図である。
【図２】図１に示す逐次比較Ａ／Ｄ変換器のタイミング
チャートである。
チャートである。
【図３】従来の逐次比較Ａ／Ｄ変換器の回路図である。
【図４】図３に示す逐次比較Ａ／Ｄ変換器のタイミング
チャートである。
チャートである。
１０ 逐次比較Ａ／Ｄ変換器 １０ａ コンパレータ部 １０ｂ 基準電圧生成部 １０ｃ ディジタル値検出部 １１ インバータ １２ａ，１２ｂ コンデンサ １３ａ，１３ｂ，１３ｃ スイッチ １４，１５ デコードマトリックス １４ａ，…，１４ｇ；１５ａ，…，１５ｇ アナログス
イッチ １６ ラダー抵抗体 １６ａ，１６ｂ，１６ｃ，１６ｅ，１６ｆ，１６ｇ 抵
抗 １７ ディジタル値検出回路 １８ アナログ入力端子 １９ ディジタル値出力端子
イッチ １６ ラダー抵抗体 １６ａ，１６ｂ，１６ｃ，１６ｅ，１６ｆ，１６ｇ 抵
抗 １７ ディジタル値検出回路 １８ アナログ入力端子 １９ ディジタル値出力端子
Claims (1)
- 【請求項１】 インバータと、該インバータの入力端子
に各一端が接続された、互いに異なる容量を有する第１
及び第２のコンデンサと、前記第１のコンデンサの他端
に一端が接続されると共に、アナログ電圧信号が入力さ
れるアナログ入力端子に他端が接続された第１のスイッ
チと、前記インバータの入力端子と該インバータの出力
端子との間に配置された第２のスイッチとを有するコン
パレータ部、 基準電圧とグラウンドとの間に互いに直列に接続された
複数の抵抗と、複数のスイッチを備え各スイッチの一端
がそれぞれ前記基準電圧、前記複数の抵抗の各接続点、
及び前記グラウンドに１つずつ接続され、各スイッチの
他端が互いに接続されると共に、互いに接続された他端
が１つずつ前記第１及び第２のコンデンサの各他端に接
続されてなる第１及び第２のスイッチ群とを有する基準
電圧生成部、および前記第１及び第２のスイッチ、及び
前記第２のスイッチ群を構成する複数のスイッチのうち
の前記グラウンドに接続されたスイッチを導電状態にし
て、前記第１及び第２のコンデンサに、前記アナログ入
力端子から入力されたアナログ電圧信号レベルに対応す
る量の電荷を蓄積し、次いで、前記インバータの出力を
モニタしながら前記第１及び第２のスイッチ群を構成す
る複数のスイッチを断続して、前記インバータに該イン
バータのしきい値電圧に近似した電圧が印加されるスイ
ッチを前記第１及び第２のスイッチ群それぞれについて
求めることにより、前記アナログ入力端子から入力され
たアナログ電圧信号レベルに対応するディジタル値を求
めるディジタル値検出部を備えたことを特徴とする逐次
比較Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18750694A JPH0851364A (ja) | 1994-08-09 | 1994-08-09 | 逐次比較ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18750694A JPH0851364A (ja) | 1994-08-09 | 1994-08-09 | 逐次比較ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851364A true JPH0851364A (ja) | 1996-02-20 |
Family
ID=16207261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18750694A Withdrawn JPH0851364A (ja) | 1994-08-09 | 1994-08-09 | 逐次比較ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020090166A1 (ja) * | 2018-11-02 | 2020-05-07 | ソニーセミコンダクタソリューションズ株式会社 | 信号処理装置、イメージセンサ、撮像装置、並びに情報処理装置 |
-
1994
- 1994-08-09 JP JP18750694A patent/JPH0851364A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020090166A1 (ja) * | 2018-11-02 | 2020-05-07 | ソニーセミコンダクタソリューションズ株式会社 | 信号処理装置、イメージセンサ、撮像装置、並びに情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4764750A (en) | Analog-to-digital converter | |
| US5426431A (en) | Analog/digital converter | |
| US5225837A (en) | A/D converter | |
| US4336526A (en) | Successive approximation analog-to-digital converter using non-binary series | |
| US6720896B2 (en) | Analog/digital or digital/analog converter having internal reference voltage selection | |
| US6750800B2 (en) | Analog-digital converter and method for converting data of the same | |
| EP0289081B1 (en) | Digital-to-analog converter | |
| JPH0652872B2 (ja) | ディジタルアナログ変換器 | |
| US4381496A (en) | Analog to digital converter | |
| JPH10190462A (ja) | 電圧比較回路およびそれを用いたアナログ／ディジタル変換回路 | |
| US7295142B2 (en) | Digital-to-analog converter with short integration time constant | |
| JPH0851364A (ja) | 逐次比較ａ／ｄ変換器 | |
| JPH09167965A (ja) | 基準電圧発生回路 | |
| US5757303A (en) | Multi-bit A/D converter having reduced circuitry | |
| JP3098327B2 (ja) | １チップマイクロコンピュータ | |
| JP3130007B2 (ja) | 逐次比較型ａ／ｄコンバータ回路 | |
| JP3275966B2 (ja) | ディジタル・アナログ変換器 | |
| JP2000049608A (ja) | Ａｄ変換器およびａｄ変換装置 | |
| JPH05167449A (ja) | 逐次比較型アナログデジタル変換器 | |
| JPS6169217A (ja) | アナログ・デイジタル変換器 | |
| JPS6177430A (ja) | アナログ・デジタル変換器 | |
| US4864304A (en) | Analog voltage signal comparator circuit | |
| JP2919148B2 (ja) | Ａ／ｄ変換器 | |
| JP2746081B2 (ja) | Ａｄコンバータ回路 | |
| US5568148A (en) | Analog/digital conversion circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |