JPH0855017A - グラフィックスおよび画像処理用の整数データ処理回路、パイプライン付き乗算器ユニット、演算論理ユニット、およびシフト・レジスタ・ユニット - Google Patents
グラフィックスおよび画像処理用の整数データ処理回路、パイプライン付き乗算器ユニット、演算論理ユニット、およびシフト・レジスタ・ユニットInfo
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- JPH0855017A JPH0855017A JP7115202A JP11520295A JPH0855017A JP H0855017 A JPH0855017 A JP H0855017A JP 7115202 A JP7115202 A JP 7115202A JP 11520295 A JP11520295 A JP 11520295A JP H0855017 A JPH0855017 A JP H0855017A
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Abstract
(57)【要約】
【目的】 特にグラフィック用の整数データ処理回路を
与えることを目的とする。 【構成】 本発明の整数データ処理回路は、８ビットま
たはその倍数ビットの整数データ・ワードを乗算し、そ
のワード長が乗算のための前記の８の倍数ビットに従っ
て行うべき乗算に合わせて調節可能であり、パイプライ
ンが一部を形成する乗算器（２３）と、８ビットまたは
８の倍数ビットの整数データ・ワードに対して算術演算
を行う演算論理ユニット（ＡＬＵ）（３１）と、少なく
とも２つのレジスタを備え、演算、パイプライン乗算、
またはその両方を行うべき８の倍数ビットの整数データ
・ワードを一時的に内部に格納するレジスタ・ユニット
と、多数の別個のバスを含み、該乗算器ユニットと、該
演算論理ユニットと、該レジスタ・ユニットとの間で整
数データ・ワードの転送を行うバス構造（２６）と、を
含む。
与えることを目的とする。 【構成】 本発明の整数データ処理回路は、８ビットま
たはその倍数ビットの整数データ・ワードを乗算し、そ
のワード長が乗算のための前記の８の倍数ビットに従っ
て行うべき乗算に合わせて調節可能であり、パイプライ
ンが一部を形成する乗算器（２３）と、８ビットまたは
８の倍数ビットの整数データ・ワードに対して算術演算
を行う演算論理ユニット（ＡＬＵ）（３１）と、少なく
とも２つのレジスタを備え、演算、パイプライン乗算、
またはその両方を行うべき８の倍数ビットの整数データ
・ワードを一時的に内部に格納するレジスタ・ユニット
と、多数の別個のバスを含み、該乗算器ユニットと、該
演算論理ユニットと、該レジスタ・ユニットとの間で整
数データ・ワードの転送を行うバス構造（２６）と、を
含む。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理回路に用い
るデータ処理回路、パイプライン付き乗算器、ＡＬＵ
（論理演算ユニット）、シフト・レジスタ・ユニットに
関する。
るデータ処理回路、パイプライン付き乗算器、ＡＬＵ
（論理演算ユニット）、シフト・レジスタ・ユニットに
関する。
【０００２】
【従来の技術】現在、複雑な命令セットを具備したプロ
セッサ（ＣＩＳＣ＝complex instruction set compute
r）を利用したパーソナル・コンピュータが広く使用さ
れている。これらのプロセッサは、２語のオペランドに
よる所望の動作を各クロック・パルスに行うように機能
調節された中央処理ユニットを備えている。
セッサ（ＣＩＳＣ＝complex instruction set compute
r）を利用したパーソナル・コンピュータが広く使用さ
れている。これらのプロセッサは、２語のオペランドに
よる所望の動作を各クロック・パルスに行うように機能
調節された中央処理ユニットを備えている。
【０００３】このようなプロセッサ（現在は、主にイン
テル社から８０で始まるコード番号で市販されている）
のクロック速度は、相当向上したが、これらのプロセッ
サの組織構造は、例えば、２オペランド語の乗算または
除算の間にコンピュータ内部にあるレジスタを頻繁に使
用しなければならないので、処理速度を更に上げるには
大きな障害がある。
テル社から８０で始まるコード番号で市販されている）
のクロック速度は、相当向上したが、これらのプロセッ
サの組織構造は、例えば、２オペランド語の乗算または
除算の間にコンピュータ内部にあるレジスタを頻繁に使
用しなければならないので、処理速度を更に上げるには
大きな障害がある。
【０００４】特に、いわゆるワーク・ステーションの場
合、速度を上げるために、縮小命令セットを用いたパイ
プライン構造、いわゆるＲＩＳＣ（縮小命令セット・コ
ンピュータ）がしばしば使用される。この方式によれ
ば、多数のデータ・ワードにその度毎に同じ算術演算を
施す、いわゆるベクトル動作により速度を上げる。限ら
れた命令セットは効率的に実行することができるので、
それらの多くの命令の実行には、実際、わずか１つのク
ロック・パルスしか必要としない。
合、速度を上げるために、縮小命令セットを用いたパイ
プライン構造、いわゆるＲＩＳＣ（縮小命令セット・コ
ンピュータ）がしばしば使用される。この方式によれ
ば、多数のデータ・ワードにその度毎に同じ算術演算を
施す、いわゆるベクトル動作により速度を上げる。限ら
れた命令セットは効率的に実行することができるので、
それらの多くの命令の実行には、実際、わずか１つのク
ロック・パルスしか必要としない。
【０００５】このＲＩＳＣの概念により、乗算などの頻
繁に発生する動作においては速度の向上が成されるが、
特殊な動作に対する一層複雑な命令が高速度ゆえに省か
れているので、そのような動作に対しては、速度は全く
増大しない。さらに、このような処理装置は、例えば３
２ビットまたは６４ビットなどの固定ワード長のデータ
・ワードに合わせて作られる場合が多い。
繁に発生する動作においては速度の向上が成されるが、
特殊な動作に対する一層複雑な命令が高速度ゆえに省か
れているので、そのような動作に対しては、速度は全く
増大しない。さらに、このような処理装置は、例えば３
２ビットまたは６４ビットなどの固定ワード長のデータ
・ワードに合わせて作られる場合が多い。
【０００６】ＥＰ−Ａ−０１７３３８３に、符号小数点
演算用のプロセッサが開示されているが、このような浮
動小数点演算は、８、１６または３２ビットなどの整数
のデータ・ワードに対して演算が行われる画像処理やグ
ラフィカル処理の用途には役に立たない。
演算用のプロセッサが開示されているが、このような浮
動小数点演算は、８、１６または３２ビットなどの整数
のデータ・ワードに対して演算が行われる画像処理やグ
ラフィカル処理の用途には役に立たない。
【０００７】６４ビット・ワードまたは３２ビット・ワ
ードの乗算を実行するＲＩＳＣベースのマイクロプロセ
ッサの説明が、１９８９年１１月１３日から１７日まで
ネバダ州レノで行われたスーパーコンピューティングの
学会の会報に発表されたＬ．コン(L. Kohn) らによる論
文“The 1860TM 64-bit supercomputing microprocess
or”（１９８９年、在ワシントンＤ．Ｃ．、ＩＤＥＥコ
ンピュータ・ソサエティ刊）にある。前述のように、こ
のようなＲＩＳＣの概念は、８ビットまたはその倍数の
整数データ・ワードを処理しなければならない場合に
は、高速化に役立たない。
ードの乗算を実行するＲＩＳＣベースのマイクロプロセ
ッサの説明が、１９８９年１１月１３日から１７日まで
ネバダ州レノで行われたスーパーコンピューティングの
学会の会報に発表されたＬ．コン(L. Kohn) らによる論
文“The 1860TM 64-bit supercomputing microprocess
or”（１９８９年、在ワシントンＤ．Ｃ．、ＩＤＥＥコ
ンピュータ・ソサエティ刊）にある。前述のように、こ
のようなＲＩＳＣの概念は、８ビットまたはその倍数の
整数データ・ワードを処理しなければならない場合に
は、高速化に役立たない。
【０００８】また、ＥＰ−Ａ−０３８０１００には、各
クロック・サイクル中に３２ビットのオペランドを処理
して、１つの３２ビット浮動小数点積に対して２つの１
６ビットｘ１６ビット固定小数点積を与える乗算器が、
開示されている。
クロック・サイクル中に３２ビットのオペランドを処理
して、１つの３２ビット浮動小数点積に対して２つの１
６ビットｘ１６ビット固定小数点積を与える乗算器が、
開示されている。
【０００９】
【発明が解決しようとする課題】しかしながら、画像、
グラフィックス、またはこれらの両方を処理するアプリ
ケーションの場合、ＲＩＳＣの概念で僅かでも高速化を
達成しようとすると、８ビット、１６ビットまたは相互
に関係付けられた多数のバイトのデータ・ワードに対し
て、種々の処理を行う必要がある。本発明の目的は、グ
ラフィックまたは画像を処理するアプリケーションのた
めのデータ処理回路を提供することにある。
グラフィックス、またはこれらの両方を処理するアプリ
ケーションの場合、ＲＩＳＣの概念で僅かでも高速化を
達成しようとすると、８ビット、１６ビットまたは相互
に関係付けられた多数のバイトのデータ・ワードに対し
て、種々の処理を行う必要がある。本発明の目的は、グ
ラフィックまたは画像を処理するアプリケーションのた
めのデータ処理回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明によるデータ処理
回路は、８ビットまたはその倍数ビットの整数データ・
ワードを乗算する乗算器であり、そのワード長が前記の
８の倍数ビットに従って行うべき乗算に合わせて調節可
能であり、パイプラインが一部を形成するような乗算器
と、８の倍数ビットによってワード長が調節可能な８ビ
ットまたは８の倍数ビットの整数データ・ワードに対し
て算術演算を行う演算論理ユニット（ＡＬＵ）と少なく
とも２つのレジスタを備え、演算、パイプライン乗算、
またはその両方を行うべき８ビットまたは８の倍数ビッ
トの整数データ・ワードを一時的に内部に格納するレジ
スタ・ユニットと、多数の別個のバスからなり、乗算器
ユニット、演算論理ユニットおよび該レジスタ・ユニッ
トとの間で整数データ・ワードの転送を行うバス構造
と、から成る。
回路は、８ビットまたはその倍数ビットの整数データ・
ワードを乗算する乗算器であり、そのワード長が前記の
８の倍数ビットに従って行うべき乗算に合わせて調節可
能であり、パイプラインが一部を形成するような乗算器
と、８の倍数ビットによってワード長が調節可能な８ビ
ットまたは８の倍数ビットの整数データ・ワードに対し
て算術演算を行う演算論理ユニット（ＡＬＵ）と少なく
とも２つのレジスタを備え、演算、パイプライン乗算、
またはその両方を行うべき８ビットまたは８の倍数ビッ
トの整数データ・ワードを一時的に内部に格納するレジ
スタ・ユニットと、多数の別個のバスからなり、乗算器
ユニット、演算論理ユニットおよび該レジスタ・ユニッ
トとの間で整数データ・ワードの転送を行うバス構造
と、から成る。
【００１１】本発明によるデータ処理ユニットは、グラ
フィック用途に対しては、既存概念の場合の２倍以上の
速度を実現した。ＲＩＳＣおよびＣＩＳＣとは対照的
に、前記回路（乗算器、ＡＬＵなど）の間の接続は、固
定されたものではない。プログラマは、データの流れの
順路を種々のユニット（フリー・パイプライン）を通し
て自由にプログラムすることができる。
フィック用途に対しては、既存概念の場合の２倍以上の
速度を実現した。ＲＩＳＣおよびＣＩＳＣとは対照的
に、前記回路（乗算器、ＡＬＵなど）の間の接続は、固
定されたものではない。プログラマは、データの流れの
順路を種々のユニット（フリー・パイプライン）を通し
て自由にプログラムすることができる。
【００１２】さらに、本発明は、データ処理回路で使用
されるパイプライン付き乗算器を提供する。
されるパイプライン付き乗算器を提供する。
【００１３】また、本発明は、データ処理回路で用いら
れる演算論理ユニットも備えている。
れる演算論理ユニットも備えている。
【００１４】最後に、本発明は、このようなデータ処理
回路で用いられるシフト・レジスタ・ユニットも与え
る。
回路で用いられるシフト・レジスタ・ユニットも与え
る。
【００１５】本発明のその他の利点、特徴および詳細
は、本発明の好ましい実施例の説明をもとに添付図面を
参照しながら明らかにする。
は、本発明の好ましい実施例の説明をもとに添付図面を
参照しながら明らかにする。
【００１６】
【実施例】本発明に係るデータ処理回路１（図１）は、
Ｐ3 ＨＩＳＣまたはＩＭＡＧＩＮＥとも称し、バス２を
介して、例えばＳＲＡＭ（static random access memor
y)を用いたデータ・メモリ３に結合される。データ処理
回路１は、さらにバス４を介して、ＤＲＡＭ（dynamic
random access memory）セルまたは（さらに高価な）Ｖ
ＲＡＭから構成された画像データ記憶用の画像メモリ５
である主メモリに接続される。この主メモリ５が、バス
６を介してＲＡＭＤＡＣ（Ｄ／Ａ変換用ＤＲＡＭ＝rand
om access memory for a digital analog converter)７
を駆動し、さらにＲＡＭＤＡＣ７がカラー信号Ｒ、Ｇお
よびＢをモニタ（図示せず）に与える。
Ｐ3 ＨＩＳＣまたはＩＭＡＧＩＮＥとも称し、バス２を
介して、例えばＳＲＡＭ（static random access memor
y)を用いたデータ・メモリ３に結合される。データ処理
回路１は、さらにバス４を介して、ＤＲＡＭ（dynamic
random access memory）セルまたは（さらに高価な）Ｖ
ＲＡＭから構成された画像データ記憶用の画像メモリ５
である主メモリに接続される。この主メモリ５が、バス
６を介してＲＡＭＤＡＣ（Ｄ／Ａ変換用ＤＲＡＭ＝rand
om access memory for a digital analog converter)７
を駆動し、さらにＲＡＭＤＡＣ７がカラー信号Ｒ、Ｇお
よびＢをモニタ（図示せず）に与える。
【００１７】実際の応用例では、データ処理回路１は、
バッファ９およびアクセス論理回路１０を介してホスト
・プロセッサ（図示せず）に接続されることになる。図
１の構成は、バス１２を介するほかレジスタ／ドライバ
手段を内蔵したバッファ１２も介してデータ処理回路１
に結合された命令ＲＡＭ１１も具備することが好まし
い。クロック手段１３により、本構成の種々の構成要素
にクロック信号を与える。一方、本構成には、ビデオ・
タイミング用の部分１４が含まれる。ビデオ信号を画像
メモリ５に供給するには、ビデオ入力回路１５をバス６
に接続するのが好ましい。
バッファ９およびアクセス論理回路１０を介してホスト
・プロセッサ（図示せず）に接続されることになる。図
１の構成は、バス１２を介するほかレジスタ／ドライバ
手段を内蔵したバッファ１２も介してデータ処理回路１
に結合された命令ＲＡＭ１１も具備することが好まし
い。クロック手段１３により、本構成の種々の構成要素
にクロック信号を与える。一方、本構成には、ビデオ・
タイミング用の部分１４が含まれる。ビデオ信号を画像
メモリ５に供給するには、ビデオ入力回路１５をバス６
に接続するのが好ましい。
【００１８】データ処理回路の構成を図２に示す。デー
タ処理回路は、ＲＡＭ２１、アキュムレータ２２および
ウォーレスの木（Wallace tree）２３からなる並列乗算
器２０からなる。また、データ処理回路は、データ入出
力回路２４、並列シフト・レジスタ２５、バス構造２
６、単項演算回路２８、画像メモリ駆動回路２９、画像
入出力回路３０、演算論理ユニット３１、レジスタ・バ
ンク駆動回路／ベクトル・インデックス生成器３２、レ
ジスタ・バンク３３、透明マスク３５と不透明マスク３
６と窓マスク３７と線マスク３８と多角形マスク３９と
マスク組立手段４０と範囲確認回路４１からなるマスク
生成器３４、位相同期ループ４２を備えた部分、およ
び、プログラム制御４４と起動ＲＯＭ４５と割り込み処
理手段４６からなる命令処理回路４３からなる。
タ処理回路は、ＲＡＭ２１、アキュムレータ２２および
ウォーレスの木（Wallace tree）２３からなる並列乗算
器２０からなる。また、データ処理回路は、データ入出
力回路２４、並列シフト・レジスタ２５、バス構造２
６、単項演算回路２８、画像メモリ駆動回路２９、画像
入出力回路３０、演算論理ユニット３１、レジスタ・バ
ンク駆動回路／ベクトル・インデックス生成器３２、レ
ジスタ・バンク３３、透明マスク３５と不透明マスク３
６と窓マスク３７と線マスク３８と多角形マスク３９と
マスク組立手段４０と範囲確認回路４１からなるマスク
生成器３４、位相同期ループ４２を備えた部分、およ
び、プログラム制御４４と起動ＲＯＭ４５と割り込み処
理手段４６からなる命令処理回路４３からなる。
【００１９】バス構造２６（図３）は、それぞれ例えば
３２ビット幅の、制御ＳＣバス５１、Ａバス５２、Ｂバ
ス５３、Ｑバス５４、Ｆバス５５、Ｍバス５６、Ｕバス
５３、Ｄバス５８、Ｖバス５９からなる。
３２ビット幅の、制御ＳＣバス５１、Ａバス５２、Ｂバ
ス５３、Ｑバス５４、Ｆバス５５、Ｍバス５６、Ｕバス
５３、Ｄバス５８、Ｖバス５９からなる。
【００２０】レジスタ・バンク３３は、出力レジスタ６
０および６１を介してバスＡおよびＢにそれぞれ接続さ
れる。レジスタ・バンク３３には、単一の３２ビット・
ワード、２つの１６ビット・ワード、または４つの８ビ
ット・ワードとして見ることが可能な９６個の入力が含
まれている。３つのポートにより、２つのリード（読取
り）動作および１つのライト（書込み）動作を同時に行
うことが可能となる。９６個のレジスタのうち６２個
は、直接アクセスすることができる。残りの３２個の入
力は、ベクトル・インデックス生成器３２を介してアド
レス指定される。レジスタ内のワード単位の各区画は別
個に選択できるので、このベクトル・インデックス生成
器３２は、各サイクルに最大１２の位置、即ち３つのポ
ートの各々に対し４つのバイト区分を生成することがで
きる。
０および６１を介してバスＡおよびＢにそれぞれ接続さ
れる。レジスタ・バンク３３には、単一の３２ビット・
ワード、２つの１６ビット・ワード、または４つの８ビ
ット・ワードとして見ることが可能な９６個の入力が含
まれている。３つのポートにより、２つのリード（読取
り）動作および１つのライト（書込み）動作を同時に行
うことが可能となる。９６個のレジスタのうち６２個
は、直接アクセスすることができる。残りの３２個の入
力は、ベクトル・インデックス生成器３２を介してアド
レス指定される。レジスタ内のワード単位の各区画は別
個に選択できるので、このベクトル・インデックス生成
器３２は、各サイクルに最大１２の位置、即ち３つのポ
ートの各々に対し４つのバイト区分を生成することがで
きる。
【００２１】並列シフト・レジスタは、Ａバス５２経由
で受け取った情報に基づいて１クロック・サイクル中に
データ１から３２ビットを左右の何れかに３２ビットの
シフトができるようになっている。この情報は、３２ビ
ット１区画、１６ビット２区画または８ビット４区画へ
とグループ分けすることができる。シフトは、論理的
（符号無し）、数値的（符号付き）、および回転的に起
こりうる。オペランドは、Ｂバス５４またはＦバス５５
から来る。並列シフト・レジスタ２５は、レジスタ６２
を介してＱバス５４に接続される。図８は、４箇所の８
ビット回転と８箇所の４ビット交差による、２つの１６
ビットからなる３２ビット・ワードの２段階の正方向１
１ビット回転の例を概略的に示す。
で受け取った情報に基づいて１クロック・サイクル中に
データ１から３２ビットを左右の何れかに３２ビットの
シフトができるようになっている。この情報は、３２ビ
ット１区画、１６ビット２区画または８ビット４区画へ
とグループ分けすることができる。シフトは、論理的
（符号無し）、数値的（符号付き）、および回転的に起
こりうる。オペランドは、Ｂバス５４またはＦバス５５
から来る。並列シフト・レジスタ２５は、レジスタ６２
を介してＱバス５４に接続される。図８は、４箇所の８
ビット回転と８箇所の４ビット交差による、２つの１６
ビットからなる３２ビット・ワードの２段階の正方向１
１ビット回転の例を概略的に示す。
【００２２】演算論理回路３１（ＡＬＵ）は、Ａバス５
２とＱバス５４とＭバス５６とＤバス５８、Ｕバス５
７、そしてＢバス５３とＦバス５５とＵバス５７とＶバ
ス５９にそれぞれ接続されている。加算、減算、インク
リメントおよびディクリメントのような数値機能に加
え、従来のＡＬＵの通常の論理動作は、すべてこのＡＬ
Ｕによって行うことができる。さらに、ＡＬＵ３１は、
いわゆるパラメトリック論理機能を備えている。これと
共に、８ビット・レジスタの内容に基づいて、３つのオ
ペランドに対し、可能な２５６個の論理演算の任意の組
み合わせを行うことができる。ＸウィンドウおよびＭＳ
ウィンドウズの規格では、論理およびグラフィックの操
作は任意の組み合わせが可能となっている。パラメトリ
ック機能を用いて、シフト操作、マスク操作、および組
み合わせまたは比較の操作を単一クロック・サイクル中
に実現することも可能である。
２とＱバス５４とＭバス５６とＤバス５８、Ｕバス５
７、そしてＢバス５３とＦバス５５とＵバス５７とＶバ
ス５９にそれぞれ接続されている。加算、減算、インク
リメントおよびディクリメントのような数値機能に加
え、従来のＡＬＵの通常の論理動作は、すべてこのＡＬ
Ｕによって行うことができる。さらに、ＡＬＵ３１は、
いわゆるパラメトリック論理機能を備えている。これと
共に、８ビット・レジスタの内容に基づいて、３つのオ
ペランドに対し、可能な２５６個の論理演算の任意の組
み合わせを行うことができる。ＸウィンドウおよびＭＳ
ウィンドウズの規格では、論理およびグラフィックの操
作は任意の組み合わせが可能となっている。パラメトリ
ック機能を用いて、シフト操作、マスク操作、および組
み合わせまたは比較の操作を単一クロック・サイクル中
に実現することも可能である。
【００２３】ＡＬＵ３１は、３２、１６および８ビット
のオペランドに対し、単一、２組および４組の並列ユニ
ットとして調節することができる。バスＡ、Ｑ、Ｍまた
はＤから来るデータにより、処理しようとするオペラン
ドの大きさの選択が行われる。モード（状態）選択器６
３は、ＡＬＵ３１に接続されて、出力６４に対する状態
信号を生成する。さらに、ＡＬＵ３１は、出力レジスタ
６４を介してＦバス５５に接続される。図４は、２４ビ
ットのオペランドに対する並列４重動作に対するＡＬＵ
の機能図を示す。一方、図５は、４８ビットのオペラン
ドに対する並列２重動作に対するＡＬＵの機能図を示
す。図５では、それぞれ８ビットの２つの選択器および
２つのアキュムレータを組み合わせてある。
のオペランドに対し、単一、２組および４組の並列ユニ
ットとして調節することができる。バスＡ、Ｑ、Ｍまた
はＤから来るデータにより、処理しようとするオペラン
ドの大きさの選択が行われる。モード（状態）選択器６
３は、ＡＬＵ３１に接続されて、出力６４に対する状態
信号を生成する。さらに、ＡＬＵ３１は、出力レジスタ
６４を介してＦバス５５に接続される。図４は、２４ビ
ットのオペランドに対する並列４重動作に対するＡＬＵ
の機能図を示す。一方、図５は、４８ビットのオペラン
ドに対する並列２重動作に対するＡＬＵの機能図を示
す。図５では、それぞれ８ビットの２つの選択器および
２つのアキュムレータを組み合わせてある。
【００２４】乗算器２３は、５クロック周期のパイプラ
インとして実施化されている。この乗算器は、３２、１
６および８ビット・ワードに対してパイプライン動作を
行うことができる。１６ビット複素数の相互間の乗算お
よび８ビット行列とベクトルとの乗算の実行に加え、特
にウォーレスの木（図７）があることにより、符号付き
の数、符号無しの数、またはこれらの組み合わせに関す
るあらゆる乗算演算が、すべて可能である。この乗算器
は、内部的には、４８ビットの値、２つの２４ビット
値、または４つの１２ビット値で動作し、これらのうち
２つが、９６ビットのデータ・バス・チャネルを介して
同時に転送される。図６は、５つのクロック・レベルを
有する乗算器の機能図である。この乗算器は、出力レジ
スタ６６を介してＭバス５６に接続される。
インとして実施化されている。この乗算器は、３２、１
６および８ビット・ワードに対してパイプライン動作を
行うことができる。１６ビット複素数の相互間の乗算お
よび８ビット行列とベクトルとの乗算の実行に加え、特
にウォーレスの木（図７）があることにより、符号付き
の数、符号無しの数、またはこれらの組み合わせに関す
るあらゆる乗算演算が、すべて可能である。この乗算器
は、内部的には、４８ビットの値、２つの２４ビット
値、または４つの１２ビット値で動作し、これらのうち
２つが、９６ビットのデータ・バス・チャネルを介して
同時に転送される。図６は、５つのクロック・レベルを
有する乗算器の機能図である。この乗算器は、出力レジ
スタ６６を介してＭバス５６に接続される。
【００２５】単項演算回路２８は、データを変換するの
に役立つ。これは、例えば２進数から単項（線形）への
変換、最上位の１の位置の表示、に関係し、符号の絶対
値を決定するとともに、ワード中のビット・シーケンス
を逆にする。ワード幅は、３２、１６または８ビットの
何れでも良い。
に役立つ。これは、例えば２進数から単項（線形）への
変換、最上位の１の位置の表示、に関係し、符号の絶対
値を決定するとともに、ワード中のビット・シーケンス
を逆にする。ワード幅は、３２、１６または８ビットの
何れでも良い。
【００２６】マスク生成器３４は、多数の独立したサブ
ユニットからなる。窓マスク３７により、その他の演算
を適用しなければならない領域が決定される。範囲確認
手段４１は、所定のパターンに基づいて動作する。その
最も重要な用途の１つは、文字の特徴の生成である。ま
た、この手段は、深度または色のような３次元画素デー
タの検査にも有効である。
ユニットからなる。窓マスク３７により、その他の演算
を適用しなければならない領域が決定される。範囲確認
手段４１は、所定のパターンに基づいて動作する。その
最も重要な用途の１つは、文字の特徴の生成である。ま
た、この手段は、深度または色のような３次元画素デー
タの検査にも有効である。
【００２７】線マスク３８は、所与の始点および終点の
間で定義されたパターンを水平方向に４本まで同時に生
成できるので、例えば、多角形の生成に役立てることが
できる。このように、画像の水平線に沿った形状は、こ
の線に沿って中断がなければ、線マスクを用いて生成す
ることができる。
間で定義されたパターンを水平方向に４本まで同時に生
成できるので、例えば、多角形の生成に役立てることが
できる。このように、画像の水平線に沿った形状は、こ
の線に沿って中断がなければ、線マスクを用いて生成す
ることができる。
【００２８】多角形マスク３９は、漢字などのように線
生成器が適さない要素を生成するのに有効である。多角
形マスクにより、関係する画素を通る水平線上における
輪郭線の変化の数が決定される。
生成器が適さない要素を生成するのに有効である。多角
形マスクにより、関係する画素を通る水平線上における
輪郭線の変化の数が決定される。
【００２９】マスク組立手段４０は、種々のマスクを上
敷きする。その結果、表示のための実際の画像が生成さ
れる透明マスク３５、不透明マスク３６、またはその両
方にとなる。透明マスクおよび不透明マスクは、共に最
大１２８の画素を４ｘ３２の行列として収容することが
できる。
敷きする。その結果、表示のための実際の画像が生成さ
れる透明マスク３５、不透明マスク３６、またはその両
方にとなる。透明マスクおよび不透明マスクは、共に最
大１２８の画素を４ｘ３２の行列として収容することが
できる。
【００３０】データ入出力用の回路が、３２ビットのデ
ータ・チャネルおよび２３ビットのアドレス・バスに接
続される。アドレス指定範囲は、３２Ｍバイトである。
ータ・チャネルおよび２３ビットのアドレス・バスに接
続される。アドレス指定範囲は、３２Ｍバイトである。
【００３１】命令の入力は、プログラム制御ユニットの
制御下で行われる。別の６４ビットバスを介して後から
入力される後続の命令語は、絶えず２２ビットのアドレ
スを与えられる。プログラム・メモリの大きさは、４Ｍ
ｘ６４ビットまで可能である。
制御下で行われる。別の６４ビットバスを介して後から
入力される後続の命令語は、絶えず２２ビットのアドレ
スを与えられる。プログラム・メモリの大きさは、４Ｍ
ｘ６４ビットまで可能である。
【００３２】画像メモリの駆動は、Ｘ／Ｙ位置に基づく
アドレスを生成するように構成されているので、如何な
る任意の画像部分もその画像および画像メモリにおける
その位置に基づいてアドレス指定することができる。ま
た、画像メモリは、グラフィック要素と共にリストおよ
びデータバンクなどの他のデータバンクを格納するのに
も適している。
アドレスを生成するように構成されているので、如何な
る任意の画像部分もその画像および画像メモリにおける
その位置に基づいてアドレス指定することができる。ま
た、画像メモリは、グラフィック要素と共にリストおよ
びデータバンクなどの他のデータバンクを格納するのに
も適している。
【００３３】本発明によるデータ処理回路に対し６６Ｍ
Ｈｚのクロック周波数を用いた場合、７０ｎｓのメモリ
のアクセス時間で動作させることができる。
Ｈｚのクロック周波数を用いた場合、７０ｎｓのメモリ
のアクセス時間で動作させることができる。
【００３４】本発明のデータ処理回路は、Ｃなどの高級
プログラム言語でプログラムすることができるので、プ
ログラマにとっては、ＲＩＳＣやＩＳＣの処理ユニット
と同様に容易にプログラムすることができる。また、こ
のデータ処理回路は、パーソナル・コンピュータのＣＩ
ＣＳ命令だけでなく、ＲＩＳＣ概念による命令でもプロ
グラムすることができる。しかしながら、データ処理回
路のすべての機能を６４ビットの命令フィールドで低レ
ベルでプログラムすれば、グラフィック分野で大幅な高
速化を実現することができる。乗算器ユニットと同様
に、ＡＬＵも並列処理に設定することができるので、こ
れにより、例えば既存のＲＩＳＣプログラムと比較して
４乃至２０倍のグラフィック分野での高速化を得ること
ができる。決められたアプリケーションに対して、プロ
グラムは、一回限りの一連の命令およびレジスタを設定
し、続いて、１つのコマンドでプロセッサを始動させる
と、以降は、プロセッサが画素の流れを単独で処理す
る。
プログラム言語でプログラムすることができるので、プ
ログラマにとっては、ＲＩＳＣやＩＳＣの処理ユニット
と同様に容易にプログラムすることができる。また、こ
のデータ処理回路は、パーソナル・コンピュータのＣＩ
ＣＳ命令だけでなく、ＲＩＳＣ概念による命令でもプロ
グラムすることができる。しかしながら、データ処理回
路のすべての機能を６４ビットの命令フィールドで低レ
ベルでプログラムすれば、グラフィック分野で大幅な高
速化を実現することができる。乗算器ユニットと同様
に、ＡＬＵも並列処理に設定することができるので、こ
れにより、例えば既存のＲＩＳＣプログラムと比較して
４乃至２０倍のグラフィック分野での高速化を得ること
ができる。決められたアプリケーションに対して、プロ
グラムは、一回限りの一連の命令およびレジスタを設定
し、続いて、１つのコマンドでプロセッサを始動させる
と、以降は、プロセッサが画素の流れを単独で処理す
る。
【００３５】実現可能な高速化の例として、カラー画像
を回転し補間する５つの命令から成り、次の合計３８の
命令を利用できるアルゴリズムがある。即ち、 ２ｘ１６ビット・レジスタのリード ２ｘ１６ビット・レジスタ・アドレスのインクリメント １ｘ１０ビットの定数のリード ２ｘ１６ビットのワードのシフト ２ｘ１６ビットの定数のリード ２ｘ１６ビットの値の加算 ４ｘ８ビットの２次元メモリ・データの読み出し ４ｘ８ビットの画像メモリ・データの読み出し １ｘ３２ビットの画像メモリ・アドレスのインクリメン
ト ４ｘ８ビットの値の乗算 ４ｘ１２ビットのアキュムレータ・レジスタのリード ４ｘ１２ビット値の積算 ４ｘ１２ビットのアキュムレータ・レジスタのライト ２ｘ５ビット・レジスタ・アドレス・アキュムレータの
インクリメント
を回転し補間する５つの命令から成り、次の合計３８の
命令を利用できるアルゴリズムがある。即ち、 ２ｘ１６ビット・レジスタのリード ２ｘ１６ビット・レジスタ・アドレスのインクリメント １ｘ１０ビットの定数のリード ２ｘ１６ビットのワードのシフト ２ｘ１６ビットの定数のリード ２ｘ１６ビットの値の加算 ４ｘ８ビットの２次元メモリ・データの読み出し ４ｘ８ビットの画像メモリ・データの読み出し １ｘ３２ビットの画像メモリ・アドレスのインクリメン
ト ４ｘ８ビットの値の乗算 ４ｘ１２ビットのアキュムレータ・レジスタのリード ４ｘ１２ビット値の積算 ４ｘ１２ビットのアキュムレータ・レジスタのライト ２ｘ５ビット・レジスタ・アドレス・アキュムレータの
インクリメント
【００３６】
【発明の効果】本発明によるデータ処理回路は、特定の
装置に組み込むことができるが、パーソナル・コンピュ
ータの拡張カードとして実施することもできる。ハード
ウェアの柔軟な利用によって、例えば２００ＭＨｚ（こ
れは、現在、最高速に属する）より低いクロック速度で
も、５乃至２０倍早い画像処理を得ることができる。こ
れにより、本発明に係るデータ処理回路は、実時間ビデ
オ処理およびいわゆるバーチャルリアリティー（仮想現
実）に適したものとなる。
装置に組み込むことができるが、パーソナル・コンピュ
ータの拡張カードとして実施することもできる。ハード
ウェアの柔軟な利用によって、例えば２００ＭＨｚ（こ
れは、現在、最高速に属する）より低いクロック速度で
も、５乃至２０倍早い画像処理を得ることができる。こ
れにより、本発明に係るデータ処理回路は、実時間ビデ
オ処理およびいわゆるバーチャルリアリティー（仮想現
実）に適したものとなる。
【００３７】本発明の可能性をすべて説明することは、
その複雑さ故に実際的に不可能であるため、完成されて
いる限りの製品の仕様書を付属物件として提出する。本
技術分野における通例通り、この仕様書は、英語で書か
れている。
その複雑さ故に実際的に不可能であるため、完成されて
いる限りの製品の仕様書を付属物件として提出する。本
技術分野における通例通り、この仕様書は、英語で書か
れている。
【図１】本発明に係るデータ処理回路のグラフィックへ
の応用例の機能図である。
の応用例の機能図である。
【図２】図１のデータ処理回路の概略図である。
【図３】図１の内部構造の機能図である。
【図４】図３の機能図の演算論理ユニットの第１の機能
図である。
図である。
【図５】図３の機能図の演算論理ユニットの第２の機能
図である。
図である。
【図６】図３の機能図のパイプライン付き乗算器ユニッ
トの機能図である。
トの機能図である。
【図７】図６の機能図のウォーレスの木（Wallace tre
e）の機能図である。
e）の機能図である。
【図８】図３の機能図のシフト・レジスタ・ユニットの
機能図である。
機能図である。
１ Ｐ3 ＨＩＳＣグラフィックス／画像プロセッサ ２、４、６ バス ３ データ・メモリ（データＲＡＭ） ５ 画像メモリ ７ ＲＡＭＤＡＣ ９ バッファ １２ レジスタ／ドライバ内蔵バッファおよびバス １０ アクセス論理回路（レジスタ／ドライバ／デコー
ダ） １１ 命令ＲＡＭ １３ クロック手段（クロック・エッジ揃え） １４ ビデオ・タイミング回路 １５ ビデオ入力回路 ２０ 並列乗算器 ２１ ＲＡＭ ２２ アキュムレータ ２３ 乗算器／ウォーレスの木 ２４ データ入出力回路 ２５ 並列シフト・レジスタ ２６ バス構造 ２８ 単項演算回路 ２９ 画像メモリ駆動回路 ３０ 画像入出力回路 ３１ 演算論理ユニット（ＡＬＵ） ３２ レジスタ・バンク駆動回路／ベクトル・インデッ
クス生成器 ３３ レジスタ・バンク ３４ マスク生成器 ３５ 透明マスク ３６ 不透明マスク ３７ 窓マスク ３８ 線マスク ３９ 多角形マスク ４０ マスク組立手段 ４１ 範囲確認回路 ４２ 位相同期ループ ４３ 命令処理回路 ４４ プログラム制御 ４５ 起動ＲＯＭ ４６ 割り込み処理手段 ５１ 制御ＳＣバス ５２ Ａバス ５３ Ｂバス ５４ Ｑバス ５５ Ｆバス ５６ Ｍバス ５３ Ｕバス ５８ Ｄバス ５９ Ｖバス ６０、６１、６４ 出力レジスタ ６３ モード（状態）選択器
ダ） １１ 命令ＲＡＭ １３ クロック手段（クロック・エッジ揃え） １４ ビデオ・タイミング回路 １５ ビデオ入力回路 ２０ 並列乗算器 ２１ ＲＡＭ ２２ アキュムレータ ２３ 乗算器／ウォーレスの木 ２４ データ入出力回路 ２５ 並列シフト・レジスタ ２６ バス構造 ２８ 単項演算回路 ２９ 画像メモリ駆動回路 ３０ 画像入出力回路 ３１ 演算論理ユニット（ＡＬＵ） ３２ レジスタ・バンク駆動回路／ベクトル・インデッ
クス生成器 ３３ レジスタ・バンク ３４ マスク生成器 ３５ 透明マスク ３６ 不透明マスク ３７ 窓マスク ３８ 線マスク ３９ 多角形マスク ４０ マスク組立手段 ４１ 範囲確認回路 ４２ 位相同期ループ ４３ 命令処理回路 ４４ プログラム制御 ４５ 起動ＲＯＭ ４６ 割り込み処理手段 ５１ 制御ＳＣバス ５２ Ａバス ５３ Ｂバス ５４ Ｑバス ５５ Ｆバス ５６ Ｍバス ５３ Ｕバス ５８ Ｄバス ５９ Ｖバス ６０、６１、６４ 出力レジスタ ６３ モード（状態）選択器
Claims (8)
- 【請求項１】 ８ビットまたはその倍数ビットの整数デ
ータ・ワードを乗算する乗算器であり、そのワード長が
乗算のための前記の８の倍数ビットに従って行うべき乗
算に合わせて調節可能であり、パイプラインが一部を形
成する乗算器と、 ８ビットまたは８の倍数ビットの整数データ・ワードに
対して算術演算を行う演算論理ユニット（ＡＬＵ）と、
ここで、該データ・ワードのワード長は、処理のため８
の倍数ビットに従って調節可能であり、 少なくとも２つのレジスタを備え、演算、パイプライン
乗算、またはその両方を行うべき８の倍数ビットの整数
データ・ワードを一時的に内部に格納するレジスタ・ユ
ニットと、 多数の別個のバスを含み、該乗算器ユニットと、該演算
論理ユニットと、該レジスタ・ユニットとの間で整数デ
ータ・ワードの転送を行うバス構造と、を備えたグラフ
ィックスおよび画像処理用の整数データ処理回路。 - 【請求項２】 前記パイプラインが、５段階パイプライ
ンであることを特徴とする請求項１記載の整数データ処
理回路。 - 【請求項３】 前記整数データが、３２ビットまたは１
６ビットのワードからなることを特徴とする請求項１ま
たは２記載の整数データ処理回路。 - 【請求項４】 そのワード長が、８ビットまたはその倍
数ビットの乗算用の整数データ・ワードの長さに従っ
て、行うべき乗算のために調節できることを特徴とする
パイプライン付き乗算器ユニット。 - 【請求項５】 そのワード長が、８ビットまたはその倍
数ビットの処理用の整数データ・ワードの長さに従って
調節できることを特徴とする演算論理ユニット。 - 【請求項６】 ３２ビットの整数データ・ワードを１乃
至３２ビットだけ左右に回転的または非回転的にシフト
することを特徴とするシフト・レジスタ・ユニット。 - 【請求項７】 集積回路形式であることを特徴とする請
求項１、２、または３記載の回路。 - 【請求項８】 前記バス構造が、多数のレジスタおよび
その他の接続を備え、且つこれらの接続が、命令レジス
タからプログラム可能であることを特徴とする請求項
１、２、３および７記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9400607A NL9400607A (nl) | 1994-04-15 | 1994-04-15 | Dataverwerkingscircuit, vermenigvuldigingseenheid met pijplijn, ALU en schuifregistereenheid ten gebruike bij een dataverwerkingscircuit. |
| NL9400607 | 2004-04-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855017A true JPH0855017A (ja) | 1996-02-27 |
Family
ID=19864076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7115202A Pending JPH0855017A (ja) | 1994-04-15 | 1995-04-17 | グラフィックスおよび画像処理用の整数データ処理回路、パイプライン付き乗算器ユニット、演算論理ユニット、およびシフト・レジスタ・ユニット |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20060149932A1 (ja) |
| EP (1) | EP0678806A1 (ja) |
| JP (1) | JPH0855017A (ja) |
| IL (1) | IL113345A (ja) |
| NL (1) | NL9400607A (ja) |
| ZA (1) | ZA953082B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9329936B2 (en) | 2012-12-31 | 2016-05-03 | Intel Corporation | Redundant execution for reliability in a super FMA ALU |
| CN111857822B (zh) * | 2016-08-05 | 2024-04-05 | 中科寒武纪科技股份有限公司 | 一种运算装置及其操作方法 |
| CN115905076A (zh) * | 2021-09-30 | 2023-04-04 | 华为技术有限公司 | 一种数据处理方法以及一种交互系统 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4346437A (en) * | 1979-08-31 | 1982-08-24 | Bell Telephone Laboratories, Incorporated | Microcomputer using a double opcode instruction |
| DE3577242D1 (de) * | 1984-08-14 | 1990-05-23 | Trt Telecom Radio Electr | Prozessor zur verarbeitung von daten verschiedener darstellungsarten und geeignetes multipliziergeraet fuer einen solchen prozessor. |
| JP2554050B2 (ja) * | 1986-02-26 | 1996-11-13 | 株式会社日立製作所 | デ−タ処理方法 |
| US4766566A (en) * | 1986-08-18 | 1988-08-23 | International Business Machines Corp. | Performance enhancement scheme for a RISC type VLSI processor using dual execution units for parallel instruction processing |
| JP2675779B2 (ja) * | 1987-01-12 | 1997-11-12 | 沖電気工業株式会社 | 命令解読装置 |
| US5313551A (en) * | 1988-12-28 | 1994-05-17 | North American Philips Corporation | Multiport memory bypass under software control |
| US4953119A (en) * | 1989-01-27 | 1990-08-28 | Hughes Aircraft Company | Multiplier circuit with selectively interconnected pipelined multipliers for selectively multiplication of fixed and floating point numbers |
| FI83576C (fi) * | 1989-02-10 | 1991-07-25 | Nokia Mobira Oy | Foerfarande och kopplingsarrangemang foer reglering av ljudstyrkan vid en mobiltelefon. |
| JP2556612B2 (ja) * | 1990-08-29 | 1996-11-20 | 日本電気アイシーマイコンシステム株式会社 | バレルシフタ回路 |
| US5488729A (en) * | 1991-05-15 | 1996-01-30 | Ross Technology, Inc. | Central processing unit architecture with symmetric instruction scheduling to achieve multiple instruction launch and execution |
| DE69230554T2 (de) * | 1991-07-08 | 2000-07-06 | Seiko Epson Corp., Tokio/Tokyo | Risc-mikroprozessorarchitektur mit schnellem unterbrechungs- und ausnahmemodus |
| US5268855A (en) * | 1992-09-14 | 1993-12-07 | Hewlett-Packard Company | Common format for encoding both single and double precision floating point numbers |
| EP0593073A1 (en) * | 1992-10-16 | 1994-04-20 | Matsushita Electric Industrial Co., Ltd. | A processor incorporating shifters |
| US5450604A (en) * | 1992-12-18 | 1995-09-12 | Xerox Corporation | Data rotation using parallel to serial units that receive data from memory units and rotation buffer that provides rotated data to memory units |
| US5408670A (en) * | 1992-12-18 | 1995-04-18 | Xerox Corporation | Performing arithmetic in parallel on composite operands with packed multi-bit components |
| DE4304198A1 (de) * | 1993-02-12 | 1994-08-18 | Itt Ind Gmbh Deutsche | Verfahren zur Beschleunigung der Datenverarbeitung eines Signalprozessors |
| US5327369A (en) * | 1993-03-31 | 1994-07-05 | Intel Corporation | Digital adder and method for adding 64-bit, 16-bit and 8-bit words |
| US5465224A (en) * | 1993-11-30 | 1995-11-07 | Texas Instruments Incorporated | Three input arithmetic logic unit forming the sum of a first Boolean combination of first, second and third inputs plus a second Boolean combination of first, second and third inputs |
| SG52303A1 (en) * | 1993-12-20 | 1998-09-28 | Motorola Inc | Arithmetic engine |
| US5541865A (en) * | 1993-12-30 | 1996-07-30 | Intel Corporation | Method and apparatus for performing a population count operation |
| US5487022A (en) * | 1994-03-08 | 1996-01-23 | Texas Instruments Incorporated | Normalization method for floating point numbers |
| US5442576A (en) * | 1994-05-26 | 1995-08-15 | Motorola, Inc. | Multibit shifting apparatus, data processor using same, and method therefor |
-
1994
- 1994-04-15 NL NL9400607A patent/NL9400607A/nl not_active Application Discontinuation
-
1995
- 1995-04-12 IL IL11334595A patent/IL113345A/en not_active IP Right Cessation
- 1995-04-13 ZA ZA953082A patent/ZA953082B/xx unknown
- 1995-04-13 EP EP95200948A patent/EP0678806A1/en not_active Withdrawn
- 1995-04-17 JP JP7115202A patent/JPH0855017A/ja active Pending
-
2006
- 2006-02-02 US US11/347,194 patent/US20060149932A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| NL9400607A (nl) | 1995-11-01 |
| IL113345A (en) | 1998-12-06 |
| ZA953082B (en) | 1996-01-05 |
| EP0678806A1 (en) | 1995-10-25 |
| IL113345A0 (en) | 1995-07-31 |
| US20060149932A1 (en) | 2006-07-06 |
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