JPH0855034A - 演算プロセッサ及びこれを用いた割込処理システム - Google Patents
演算プロセッサ及びこれを用いた割込処理システムInfo
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- JPH0855034A JPH0855034A JP20801394A JP20801394A JPH0855034A JP H0855034 A JPH0855034 A JP H0855034A JP 20801394 A JP20801394 A JP 20801394A JP 20801394 A JP20801394 A JP 20801394A JP H0855034 A JPH0855034 A JP H0855034A
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- 238000013500 data storage Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 処理すべきタスク数が増えてもハードウェア
構成が複雑になることがなく、且つ割込オーバーヘッド
も減少させる。 【構成】 演算プロセッサ１は、内部の動作に必要なポ
インタ、ステータス及びその他のデータを格納するレジ
スタ群３，４を２組備える。一方のレジスタ群３又は４
が内部からアクセス可能なとき（使用中）には、他方の
レジスタ群４又は３が外部からアクセス可能になる（未
使用）。これら２組のレジスタ群３，４は、外部からの
切換信号ＳＷに従って切換えられる。外部プロセッサ２
は、内部にレジスタ群３，４の内容を退避させるメモリ
６を備え、割込処理の際に、未使用のレジスタ群３又は
４に、メモリ６に記憶されている次に起動すべきタスク
に必要なレジスタ群の内容を復帰させた後、切換信号Ｓ
Ｗを演算プロセッサ１に供給してレジスタ群３，４を切
り換える。そして、切り換え後の未使用のレジスタ群４
又は３の内容をメモリ６に退避させる。
構成が複雑になることがなく、且つ割込オーバーヘッド
も減少させる。 【構成】 演算プロセッサ１は、内部の動作に必要なポ
インタ、ステータス及びその他のデータを格納するレジ
スタ群３，４を２組備える。一方のレジスタ群３又は４
が内部からアクセス可能なとき（使用中）には、他方の
レジスタ群４又は３が外部からアクセス可能になる（未
使用）。これら２組のレジスタ群３，４は、外部からの
切換信号ＳＷに従って切換えられる。外部プロセッサ２
は、内部にレジスタ群３，４の内容を退避させるメモリ
６を備え、割込処理の際に、未使用のレジスタ群３又は
４に、メモリ６に記憶されている次に起動すべきタスク
に必要なレジスタ群の内容を復帰させた後、切換信号Ｓ
Ｗを演算プロセッサ１に供給してレジスタ群３，４を切
り換える。そして、切り換え後の未使用のレジスタ群４
又は３の内容をメモリ６に退避させる。
Description
【０００１】
【産業上の利用分野】この発明は、マルチタスク処理を
実行するディジタル・シグナル・プロセッサ（ＤＳＰ）
等に好適の演算プロセッサ及びこれを用いた割込処理シ
ステムに関する。
実行するディジタル・シグナル・プロセッサ（ＤＳＰ）
等に好適の演算プロセッサ及びこれを用いた割込処理シ
ステムに関する。
【０００２】
【従来の技術】単一のＤＳＰを用いて異なる複数のアプ
リケーションをマルチタスク処理にて実行する多重並列
オペレーションは、時分割多重方式により実行され、割
込処理によりタスクの切換が行われる。その際、割り込
まれるタスク及び割り込むタスクのプログラムカウンタ
値、ステータス及びアキュームレータ等のレジスタ格納
値の退避及び復元は、この種のオペレーションにおける
避けられないオーバーヘッドである。そこで、特開平２
−１１０７３９号には、各タスクのプログラムカウンタ
値やフラグ等のタスクセットを複数組備え、タスク切換
時にこれらのタスクセットを切換えることにより、レジ
スタ値の退避及び復元等の割込オーバーヘッドを減少さ
せたマルチタスク用中央処理装置が開示されている。
リケーションをマルチタスク処理にて実行する多重並列
オペレーションは、時分割多重方式により実行され、割
込処理によりタスクの切換が行われる。その際、割り込
まれるタスク及び割り込むタスクのプログラムカウンタ
値、ステータス及びアキュームレータ等のレジスタ格納
値の退避及び復元は、この種のオペレーションにおける
避けられないオーバーヘッドである。そこで、特開平２
−１１０７３９号には、各タスクのプログラムカウンタ
値やフラグ等のタスクセットを複数組備え、タスク切換
時にこれらのタスクセットを切換えることにより、レジ
スタ値の退避及び復元等の割込オーバーヘッドを減少さ
せたマルチタスク用中央処理装置が開示されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のマルチタスク用中央処理装置では、切換えるタ
スク数及びパイプライン処理のための分割数に比例して
レジスタ数が増し、ハードウェア構成が複雑化する。こ
の発明は、このような問題点に鑑みなされたもので、処
理すべきタスク数等が増えてもハードウェア構成が複雑
になることがなく、且つ割込オーバーヘッドを減少させ
ることができる演算プロセッサ及びこれを用いた割込処
理システムを提供することを目的とする。
た従来のマルチタスク用中央処理装置では、切換えるタ
スク数及びパイプライン処理のための分割数に比例して
レジスタ数が増し、ハードウェア構成が複雑化する。こ
の発明は、このような問題点に鑑みなされたもので、処
理すべきタスク数等が増えてもハードウェア構成が複雑
になることがなく、且つ割込オーバーヘッドを減少させ
ることができる演算プロセッサ及びこれを用いた割込処
理システムを提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明に係る演算プロ
セッサは、プログラムを記憶するプログラム記憶手段
と、データを記憶するデータ記憶手段と、前記プログラ
ム記憶手段に記憶されたプログラムに従って各部を制御
する制御手段と、この制御手段により制御されて前記デ
ータ記憶手段に記憶されたデータに所定の演算処理を施
す演算手段と、これら各部の動作に必要なポインタ、ス
テータス及びその他のデータを格納するレジスタ群と備
えた演算プロセッサにおいて、前記レジスタ群は、一方
が前記各部からアクセス可能に接続され、他方が外部か
らアクセス可能に接続される同一構成の２組のレジスタ
群からなり、割込処理に伴って外部から供給される切換
信号に従って、前記各部からアクセス可能なレジスタ群
と前記外部からアクセス可能なレジスタ群とを切換える
レジスタ切換手段を備えたことを特徴とする。
セッサは、プログラムを記憶するプログラム記憶手段
と、データを記憶するデータ記憶手段と、前記プログラ
ム記憶手段に記憶されたプログラムに従って各部を制御
する制御手段と、この制御手段により制御されて前記デ
ータ記憶手段に記憶されたデータに所定の演算処理を施
す演算手段と、これら各部の動作に必要なポインタ、ス
テータス及びその他のデータを格納するレジスタ群と備
えた演算プロセッサにおいて、前記レジスタ群は、一方
が前記各部からアクセス可能に接続され、他方が外部か
らアクセス可能に接続される同一構成の２組のレジスタ
群からなり、割込処理に伴って外部から供給される切換
信号に従って、前記各部からアクセス可能なレジスタ群
と前記外部からアクセス可能なレジスタ群とを切換える
レジスタ切換手段を備えたことを特徴とする。
【０００５】また、この発明に係る割込処理システム
は、内部の動作に必要なポインタ、ステータス及びその
他のデータを格納するレジスタ群を２組備え、一方のレ
ジスタ群が内部からアクセス可能に接続され、他方のレ
ジスタ群が外部からアクセス可能に接続されると共に、
これら２組のレジスタ群を外部からの切換信号に従って
切換えるレジスタ切換手段を備えた演算プロセッサと、
内部に前記レジスタ群の内容を退避させる記憶手段を備
え、割込処理の際に、前記演算プロセッサの外部からア
クセス可能なレジスタ群に、前記記憶手段に記憶されて
いる次に起動すべきタスクに必要なレジスタ群の内容を
復帰させた後に前記切換信号を前記演算プロセッサに供
給して前記レジスタ群を切り換えると共に、切り換え後
の前記外部からアクセス可能なレジスタ群の内容を前記
記憶手段に退避させる外部制御手段とを備えたことを特
徴とする。
は、内部の動作に必要なポインタ、ステータス及びその
他のデータを格納するレジスタ群を２組備え、一方のレ
ジスタ群が内部からアクセス可能に接続され、他方のレ
ジスタ群が外部からアクセス可能に接続されると共に、
これら２組のレジスタ群を外部からの切換信号に従って
切換えるレジスタ切換手段を備えた演算プロセッサと、
内部に前記レジスタ群の内容を退避させる記憶手段を備
え、割込処理の際に、前記演算プロセッサの外部からア
クセス可能なレジスタ群に、前記記憶手段に記憶されて
いる次に起動すべきタスクに必要なレジスタ群の内容を
復帰させた後に前記切換信号を前記演算プロセッサに供
給して前記レジスタ群を切り換えると共に、切り換え後
の前記外部からアクセス可能なレジスタ群の内容を前記
記憶手段に退避させる外部制御手段とを備えたことを特
徴とする。
【０００６】
【作用】この発明によれば、ポインタ等を格納するレジ
スタ群を２組備え、一方のレジスタ群が内部動作に使用
されている最中に、他方のレジスタ群は外部に対してア
クセス可能となるので、この未使用のレジスタ群に対し
て、外部から復帰及び退避のためのアクセスを行うこと
ができる。このため、次に起動されるタスクのレジスタ
群の内容を予め復帰させておいたり、前に起動されたタ
スクのレジスタ群の内容を他のタスクが起動中に退避さ
せる等の処理を行うことにより、タスクの切り換えに伴
う割込オーバーヘッドを減少させることができる。しか
も、この発明によれば、タスク数が増えたりパイプライ
ン処理による命令サイクルの分割数が増えても、使用す
るレジスタ群の数は２組で十分であるため、ハードウェ
ア構成の複雑化を招くようなことも無い。
スタ群を２組備え、一方のレジスタ群が内部動作に使用
されている最中に、他方のレジスタ群は外部に対してア
クセス可能となるので、この未使用のレジスタ群に対し
て、外部から復帰及び退避のためのアクセスを行うこと
ができる。このため、次に起動されるタスクのレジスタ
群の内容を予め復帰させておいたり、前に起動されたタ
スクのレジスタ群の内容を他のタスクが起動中に退避さ
せる等の処理を行うことにより、タスクの切り換えに伴
う割込オーバーヘッドを減少させることができる。しか
も、この発明によれば、タスク数が増えたりパイプライ
ン処理による命令サイクルの分割数が増えても、使用す
るレジスタ群の数は２組で十分であるため、ハードウェ
ア構成の複雑化を招くようなことも無い。
【０００７】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るマルチタ
スクシステムを示すブロック図である。このシステム
は、演算プロセッサ１と外部プロセッサ２とから構成さ
れる。演算プロセッサ１は、例えばＤＳＰのような内部
に演算器を含む信号処理プロセッサで、内部にプログラ
ムカウンタ、ループカウンタ、ステータスレジスタ、書
き込み読み出しポインタ、並びに演算器、メモリ、デコ
ーダ等の内部レジスタを有する。ここでは、これらを総
称してレジスタ群と呼ぶ。このシステムの演算プロセッ
サ１では、このようなレジスタ群がＲＥＧＡ３とＲＥＧ
Ｂ４の２組設けられている。ＲＥＧＡ３及びＲＥＧＢ４
は、同一構成で、一方が使用中で内部からアクセス可能
なときに、他方が未使用となり外部からアクセス可能に
接続される。これらは外部からの切換信号ＳＷによって
切換えられる。
説明する。図１は、この発明の一実施例に係るマルチタ
スクシステムを示すブロック図である。このシステム
は、演算プロセッサ１と外部プロセッサ２とから構成さ
れる。演算プロセッサ１は、例えばＤＳＰのような内部
に演算器を含む信号処理プロセッサで、内部にプログラ
ムカウンタ、ループカウンタ、ステータスレジスタ、書
き込み読み出しポインタ、並びに演算器、メモリ、デコ
ーダ等の内部レジスタを有する。ここでは、これらを総
称してレジスタ群と呼ぶ。このシステムの演算プロセッ
サ１では、このようなレジスタ群がＲＥＧＡ３とＲＥＧ
Ｂ４の２組設けられている。ＲＥＧＡ３及びＲＥＧＢ４
は、同一構成で、一方が使用中で内部からアクセス可能
なときに、他方が未使用となり外部からアクセス可能に
接続される。これらは外部からの切換信号ＳＷによって
切換えられる。
【０００８】外部プロセッサ２は、外部コントローラ
５、メモリ６及び割込処理受付部７を備えて構成されて
いる。外部コントローラ５は、割込処理受付部７で受け
付けた外部からの割込要求に従って、演算プロセッサ１
に対する割込処理を実行したり、メモリ６に記憶された
多重実行処理プログラムに従って、タスク切換のための
スケジューリングや割込処理を実行する。割込処理に際
して、外部コントローラ５は、未使用のレジスタ群（Ｒ
ＥＧＡ３又はＲＥＧＢ４）に格納されているレジスタ値
をメモリ６に格納し、次に起動すべきタスクのレジスタ
値をメモリ６から読み出して未使用のレジスタ群（ＲＥ
ＧＡ３又はＲＥＧＢ４）に格納する。割込処理受付部７
は、ＲＳ−２３２Ｃ、ＳＣＳＩ等のアナログ、ディジタ
ルインターフェース、及びデータ受信バッファ等から構
成され、外部機器からの割込要求を受け付ける。
５、メモリ６及び割込処理受付部７を備えて構成されて
いる。外部コントローラ５は、割込処理受付部７で受け
付けた外部からの割込要求に従って、演算プロセッサ１
に対する割込処理を実行したり、メモリ６に記憶された
多重実行処理プログラムに従って、タスク切換のための
スケジューリングや割込処理を実行する。割込処理に際
して、外部コントローラ５は、未使用のレジスタ群（Ｒ
ＥＧＡ３又はＲＥＧＢ４）に格納されているレジスタ値
をメモリ６に格納し、次に起動すべきタスクのレジスタ
値をメモリ６から読み出して未使用のレジスタ群（ＲＥ
ＧＡ３又はＲＥＧＢ４）に格納する。割込処理受付部７
は、ＲＳ−２３２Ｃ、ＳＣＳＩ等のアナログ、ディジタ
ルインターフェース、及びデータ受信バッファ等から構
成され、外部機器からの割込要求を受け付ける。
【０００９】図２は、演算プロセッサ１の一例を示す詳
細ブロック図である。内部バス１１には、演算処理プロ
グラムを格納するプログラムメモリ１２と、演算処理に
必要な係数や信号データ等を格納するデータメモリ１３
と、演算器を構成する乗算器１４及び算術論理ユニット
（ＡＬＵ）１５等が接続されている。プログラムメモリ
１２に格納された命令コードは、プログラムカウンタ
（ＰＣ）１６によって一つずつ読み出され、インストラ
クションレジスタ（ＩＲ）１７に格納されたのち、デコ
ーダ１８に供給されて解読される。これにより、各部が
コントロール信号によって制御される。データメモリ１
３の読出アドレスと書込アドレスとは、それぞれ読出ポ
インタ（ＲＰ）１９及び書込ポインタ（ＷＰ）２０によ
って指定される。
細ブロック図である。内部バス１１には、演算処理プロ
グラムを格納するプログラムメモリ１２と、演算処理に
必要な係数や信号データ等を格納するデータメモリ１３
と、演算器を構成する乗算器１４及び算術論理ユニット
（ＡＬＵ）１５等が接続されている。プログラムメモリ
１２に格納された命令コードは、プログラムカウンタ
（ＰＣ）１６によって一つずつ読み出され、インストラ
クションレジスタ（ＩＲ）１７に格納されたのち、デコ
ーダ１８に供給されて解読される。これにより、各部が
コントロール信号によって制御される。データメモリ１
３の読出アドレスと書込アドレスとは、それぞれ読出ポ
インタ（ＲＰ）１９及び書込ポインタ（ＷＰ）２０によ
って指定される。
【００１０】乗算器１４に与えられる係数等のデータ
は、データメモリ１３から読み出され、内部バス１１を
介して乗算レジスタ（ＭＲ）２１に格納される。この格
納データと、プログラムメモリ１２から内部バス１１を
介して供給されたオペランドとが、マルチプレクサ（Ｍ
ＵＸ）２２によって択一的に選択され、乗算器１４の一
方に与えられ、乗算器１４の他方に信号処理データ等が
与えられる。乗算器１４の出力と内部バス１１を介して
与えられるデータのいずれか一方が、マルチプレクサ
（ＭＵＸ）２３によって選択され、ＡＬＵ１５の一方の
入力として与えられ、ＡＬＵ１５の出力又は内部バス１
１上のデータがＡＬＵ１５の他方の入力として与えられ
る。ＡＬＵ１５の出力はアキュームレータ（ＡＣＣ）２
４に格納される。ＡＬＵ１５の計算結果によって決定さ
れるステータス情報は、ステータスレジスタ（ＳＲ）２
５に格納される。また、ループ処理の処理回数は、ルー
プカウンタ（ＬＣ）２６に保持される。この他、この演
算プロセッサ１には、補助レジスタ２７及び補助レジス
タ専用演算ユニット（ＡＲＡＵ）２８が設けられてい
る。また、スタック２９には、同一タスク内で分岐処理
等が発生した場合のプログラムカウンタの値がスタック
される。
は、データメモリ１３から読み出され、内部バス１１を
介して乗算レジスタ（ＭＲ）２１に格納される。この格
納データと、プログラムメモリ１２から内部バス１１を
介して供給されたオペランドとが、マルチプレクサ（Ｍ
ＵＸ）２２によって択一的に選択され、乗算器１４の一
方に与えられ、乗算器１４の他方に信号処理データ等が
与えられる。乗算器１４の出力と内部バス１１を介して
与えられるデータのいずれか一方が、マルチプレクサ
（ＭＵＸ）２３によって選択され、ＡＬＵ１５の一方の
入力として与えられ、ＡＬＵ１５の出力又は内部バス１
１上のデータがＡＬＵ１５の他方の入力として与えられ
る。ＡＬＵ１５の出力はアキュームレータ（ＡＣＣ）２
４に格納される。ＡＬＵ１５の計算結果によって決定さ
れるステータス情報は、ステータスレジスタ（ＳＲ）２
５に格納される。また、ループ処理の処理回数は、ルー
プカウンタ（ＬＣ）２６に保持される。この他、この演
算プロセッサ１には、補助レジスタ２７及び補助レジス
タ専用演算ユニット（ＡＲＡＵ）２８が設けられてい
る。また、スタック２９には、同一タスク内で分岐処理
等が発生した場合のプログラムカウンタの値がスタック
される。
【００１１】以上の構成において、プログラムカウンタ
１６、読出ポインタ１９、書込ポインタ２０、乗算レジ
スタ２１、アキュームレータ、ステータスレジスタ２
５、ループカウンタ２６、保持レジスタ２７及びスタッ
ク２９等は、タスク切り換え時に全て退避し復元しなけ
ればならない内容を保持したものである。演算プロセッ
サ１には、これらのレジスタ群がそれぞれ２組備えら
れ、切換信号ＳＷによって切換えられる。
１６、読出ポインタ１９、書込ポインタ２０、乗算レジ
スタ２１、アキュームレータ、ステータスレジスタ２
５、ループカウンタ２６、保持レジスタ２７及びスタッ
ク２９等は、タスク切り換え時に全て退避し復元しなけ
ればならない内容を保持したものである。演算プロセッ
サ１には、これらのレジスタ群がそれぞれ２組備えら
れ、切換信号ＳＷによって切換えられる。
【００１２】図３は、これらのレジスタ群のうちの１組
のレジスタとその切換手段の具体的構成例を示す図であ
る。レジスタ３１，３２は、上述したプログラムカウン
タ１６などのレジスタ群の一つで、その入力端側及び出
力端側にそれぞれ選択回路３３，３４，３５，３６が備
えられている。選択回路３３は、内部からのデータをレ
ジスタ３１，３２のいずれに出力するかを選択し、選択
回路３４は、外部からのデータをレジスタ３１，３２の
いずれに出力するかを選択する。選択回路３５は、レジ
スタ３１，３２のいずれから内部にデータを出力するか
を選択し、選択回路３６は、レジスタ３１，３２のいず
れから外部にデータを出力するかを選択する。インバー
タ３７は、選択回路３３，３５に与える制御信号と選択
回路３４，３６に与える制御信号とを反転させる。切換
信号ＳＷが“０”のときは、選択回路３３，３５に供給
される制御信号が“１”、選択回路３４，３５に供給さ
れる制御信号が“０”となるので、レジスタ３１が内部
からアクセス可能になり、レジスタ３２が外部からアク
セス可能になる。切換信号ＳＷが“１”のときは、選択
回路３３，３５に供給される制御信号が“０”、選択回
路３４，３５に供給される制御信号が“１”となるの
で、レジスタ３２が内部からアクセス可能になり、レジ
スタ３１が外部からアクセス可能になる。
のレジスタとその切換手段の具体的構成例を示す図であ
る。レジスタ３１，３２は、上述したプログラムカウン
タ１６などのレジスタ群の一つで、その入力端側及び出
力端側にそれぞれ選択回路３３，３４，３５，３６が備
えられている。選択回路３３は、内部からのデータをレ
ジスタ３１，３２のいずれに出力するかを選択し、選択
回路３４は、外部からのデータをレジスタ３１，３２の
いずれに出力するかを選択する。選択回路３５は、レジ
スタ３１，３２のいずれから内部にデータを出力するか
を選択し、選択回路３６は、レジスタ３１，３２のいず
れから外部にデータを出力するかを選択する。インバー
タ３７は、選択回路３３，３５に与える制御信号と選択
回路３４，３６に与える制御信号とを反転させる。切換
信号ＳＷが“０”のときは、選択回路３３，３５に供給
される制御信号が“１”、選択回路３４，３５に供給さ
れる制御信号が“０”となるので、レジスタ３１が内部
からアクセス可能になり、レジスタ３２が外部からアク
セス可能になる。切換信号ＳＷが“１”のときは、選択
回路３３，３５に供給される制御信号が“０”、選択回
路３４，３５に供給される制御信号が“１”となるの
で、レジスタ３２が内部からアクセス可能になり、レジ
スタ３１が外部からアクセス可能になる。
【００１３】以上のシステムにおいて、いま、起動され
るタスクの取り得る状態が、例えば図４に示すように、
ＲＵＮ、ＷＡＩＴ、ＲＥＡＤＹ、及びＳＵＳＰＥＮＤの
４つであるとする。ＲＵＮは、タスクが実行している状
態で、この状態から事象待ちに入るとＷＡＩＴに遷移す
る。また、ＲＥＡＤＹは、待機状態で、タスクがいつで
も実行状態に遷移し得る状態である。ＷＡＩＴから事象
待ちが完了した場合にもこの状態になり得る。ＳＵＳＰ
ＥＮＤは、タスクが停止している状態で、この状態から
直ちに実行状態に移ることはできない。ＲＥＡＤＹ及び
ＷＡＩＴから強制中止された場合にも、この状態に遷移
する。
るタスクの取り得る状態が、例えば図４に示すように、
ＲＵＮ、ＷＡＩＴ、ＲＥＡＤＹ、及びＳＵＳＰＥＮＤの
４つであるとする。ＲＵＮは、タスクが実行している状
態で、この状態から事象待ちに入るとＷＡＩＴに遷移す
る。また、ＲＥＡＤＹは、待機状態で、タスクがいつで
も実行状態に遷移し得る状態である。ＷＡＩＴから事象
待ちが完了した場合にもこの状態になり得る。ＳＵＳＰ
ＥＮＤは、タスクが停止している状態で、この状態から
直ちに実行状態に移ることはできない。ＲＥＡＤＹ及び
ＷＡＩＴから強制中止された場合にも、この状態に遷移
する。
【００１４】図５は、イベント発生時に外部コントロー
ラ５が実行する処理の概要を示すフローチャートであ
る。外部コントローラ５は、外部からの割込又は多重実
行処理からのイベントが発生すると、この処理を起動
し、先ず、内部の実行待ち行列等を参照したり、全タス
クの状態（ＷＡＩＴ，ＲＥＡＤＹ等）を判断して全タス
クの優先順序を判断する（Ｓ１）。次に、発生したイベ
ントがタスクの切換を必要とするかどうかを判断し（Ｓ
２）、タスク切換が不要であれば処理を終了するが、タ
スク切換が必要であれば、次に起動するタスクのレジス
タの内容をメモリ６から読み出して未使用のレジスタ群
（ＲＥＧＡ３又はＲＥＧＢ４）にそれを書き込む（Ｓ
３）。そして、タスク切換のタイミングを判定し（Ｓ
４）、タスク切換と同時に切換信号ＳＷを反転させてレ
ジスタ群を切換える（Ｓ５）。最後に、新たに未使用と
なったレジスタ群の内容をメモリ６の所定の記憶場所に
格納する。これにより、演算プロセッサ１は、瞬時にタ
スクの切換を行うことができ、タスクが切り替わったこ
とすら検知する必要がない。
ラ５が実行する処理の概要を示すフローチャートであ
る。外部コントローラ５は、外部からの割込又は多重実
行処理からのイベントが発生すると、この処理を起動
し、先ず、内部の実行待ち行列等を参照したり、全タス
クの状態（ＷＡＩＴ，ＲＥＡＤＹ等）を判断して全タス
クの優先順序を判断する（Ｓ１）。次に、発生したイベ
ントがタスクの切換を必要とするかどうかを判断し（Ｓ
２）、タスク切換が不要であれば処理を終了するが、タ
スク切換が必要であれば、次に起動するタスクのレジス
タの内容をメモリ６から読み出して未使用のレジスタ群
（ＲＥＧＡ３又はＲＥＧＢ４）にそれを書き込む（Ｓ
３）。そして、タスク切換のタイミングを判定し（Ｓ
４）、タスク切換と同時に切換信号ＳＷを反転させてレ
ジスタ群を切換える（Ｓ５）。最後に、新たに未使用と
なったレジスタ群の内容をメモリ６の所定の記憶場所に
格納する。これにより、演算プロセッサ１は、瞬時にタ
スクの切換を行うことができ、タスクが切り替わったこ
とすら検知する必要がない。
【００１５】なお、上記の処理では、未使用のレジスタ
群に次のタスクの内容を復帰しておいてから、タスク切
換を実行し、新たに未使用となったレジスタ群の内容を
外部メモリに退避するようにしたが、タスク切換前に未
使用のレジスタ群の内容を外部メモリに退避してから、
次に起動するタスクのレジスタ群の内容を外部メモリか
ら復帰させてタスクを切換えるようにしてもよい。ま
た、外部コントローラ５は、次に切換えるタスクが前回
起動されたタスクであるかどうかを判断し、前回起動さ
れたタスクである場合には、未使用のレジスタ群に前回
のレジスタ群の内容が破壊されずに残っているので、メ
モリからの復帰動作を行わずに直ちにレジスタ群を切換
えるようにしても良い。
群に次のタスクの内容を復帰しておいてから、タスク切
換を実行し、新たに未使用となったレジスタ群の内容を
外部メモリに退避するようにしたが、タスク切換前に未
使用のレジスタ群の内容を外部メモリに退避してから、
次に起動するタスクのレジスタ群の内容を外部メモリか
ら復帰させてタスクを切換えるようにしてもよい。ま
た、外部コントローラ５は、次に切換えるタスクが前回
起動されたタスクであるかどうかを判断し、前回起動さ
れたタスクである場合には、未使用のレジスタ群に前回
のレジスタ群の内容が破壊されずに残っているので、メ
モリからの復帰動作を行わずに直ちにレジスタ群を切換
えるようにしても良い。
【００１６】
【発明の効果】以上述べたように、この発明によれば、
ポインタ等を格納するレジスタ群を２組備え、一方のレ
ジスタ群が内部動作に使用されている最中に、他方の未
使用のレジスタ群に対して、外部から復帰及び退避のた
めのアクセスを行うことができるので、次に起動される
タスクのレジスタ群の内容を予め復帰させておいたり、
前に起動されたタスクのレジスタ群の内容を他のタスク
が起動中に退避させる等の処理を行うことにより、タス
クの切り換えに伴う割込オーバーヘッドを減少させるこ
とができる。しかも、この発明によれば、タスク数が増
えたりパイプライン処理による命令サイクルの分割数が
増えても、使用するレジスタ群の数は２組で十分である
ため、ハードウェア構成の複雑化を招くことがないとい
う効果を奏する。
ポインタ等を格納するレジスタ群を２組備え、一方のレ
ジスタ群が内部動作に使用されている最中に、他方の未
使用のレジスタ群に対して、外部から復帰及び退避のた
めのアクセスを行うことができるので、次に起動される
タスクのレジスタ群の内容を予め復帰させておいたり、
前に起動されたタスクのレジスタ群の内容を他のタスク
が起動中に退避させる等の処理を行うことにより、タス
クの切り換えに伴う割込オーバーヘッドを減少させるこ
とができる。しかも、この発明によれば、タスク数が増
えたりパイプライン処理による命令サイクルの分割数が
増えても、使用するレジスタ群の数は２組で十分である
ため、ハードウェア構成の複雑化を招くことがないとい
う効果を奏する。
【図１】 この発明の一実施例に係るマルチタスクシス
テムのブロック図である。
テムのブロック図である。
【図２】 同システムにおける演算プロセッサの内容を
示すブロック図である。
示すブロック図である。
【図３】 同演算プロセッサにおける各レジスタとその
切換手段の構成を示すブロック図である。
切換手段の構成を示すブロック図である。
【図４】 同システムで起動されるタスクの状態を説明
するための状態遷移図である。
するための状態遷移図である。
【図５】 同システムにおけるイベント発生時の割込処
理を示すフローチャートである。
理を示すフローチャートである。
１…演算プロセッサ、２…外部プロセッサ、３，４…レ
ジスタ群、５…外部コントローラ、６…メモリ、７…割
込処理受付部。
ジスタ群、５…外部コントローラ、６…メモリ、７…割
込処理受付部。
【手続補正書】
【提出日】平成６年８月１８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (2)
- 【請求項１】 プログラムを記憶するプログラム記憶手
段と、 データを記憶するデータ記憶手段と、 前記プログラム記憶手段に記憶されたプログラムに従っ
て各部を制御する制御手段と、 この制御手段により制御されて前記データ記憶手段に記
憶されたデータに所定の演算処理を施す演算手段と、 これら各部の動作に必要なポインタ、ステータス及びそ
の他のデータを格納するレジスタ群とを備えた演算プロ
セッサにおいて、 前記レジスタ群は、一方が前記各部からアクセス可能に
接続され、他方が外部からアクセス可能に接続される同
一構成の２組のレジスタ群からなり、 割込処理に伴って外部から供給される切換信号に従っ
て、前記各部からアクセス可能なレジスタ群と前記外部
からアクセス可能なレジスタ群とを切換えるレジスタ切
換手段を備えたことを特徴とする演算プロセッサ。 - 【請求項２】 内部の動作に必要なポインタ、ステータ
ス及びその他のデータを格納するレジスタ群を２組備
え、一方のレジスタ群が内部からアクセス可能に接続さ
れ、他方のレジスタ群が外部からアクセス可能に接続さ
れると共に、これら２組のレジスタ群を外部からの切換
信号に従って切換えるレジスタ切換手段を備えた演算プ
ロセッサと、 内部に前記レジスタ群の内容を退避させる記憶手段を備
え、割込処理の際に、前記演算プロセッサの外部からア
クセス可能なレジスタ群に、前記記憶手段に記憶されて
いる次に起動すべきタスクに必要なレジスタ群の内容を
復帰させた後に前記切換信号を前記演算プロセッサに供
給して前記レジスタ群を切り換えると共に、切り換え後
の前記外部からアクセス可能なレジスタ群の内容を前記
記憶手段に退避させる外部制御手段とを備えたことを特
徴とする割込処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20801394A JPH0855034A (ja) | 1994-08-09 | 1994-08-09 | 演算プロセッサ及びこれを用いた割込処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20801394A JPH0855034A (ja) | 1994-08-09 | 1994-08-09 | 演算プロセッサ及びこれを用いた割込処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855034A true JPH0855034A (ja) | 1996-02-27 |
Family
ID=16549235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20801394A Pending JPH0855034A (ja) | 1994-08-09 | 1994-08-09 | 演算プロセッサ及びこれを用いた割込処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002312302A (ja) * | 2001-04-09 | 2002-10-25 | Denso Corp | 周辺装置 |
-
1994
- 1994-08-09 JP JP20801394A patent/JPH0855034A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002312302A (ja) * | 2001-04-09 | 2002-10-25 | Denso Corp | 周辺装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040330 Free format text: JAPANESE INTERMEDIATE CODE: A02 |