JPH0855436A - チャンネル記録用の可変スレッショルド認定用サバイバルシーケンスレジスタ - Google Patents
チャンネル記録用の可変スレッショルド認定用サバイバルシーケンスレジスタInfo
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- JPH0855436A JPH0855436A JP6323782A JP32378294A JPH0855436A JP H0855436 A JPH0855436 A JP H0855436A JP 6323782 A JP6323782 A JP 6323782A JP 32378294 A JP32378294 A JP 32378294A JP H0855436 A JPH0855436 A JP H0855436A
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- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】
【目的】 簡単な構造と高い信頼性を有するサバイバル
シーケンスレジスタを提供する。 【構成】 ２種類の入力シリアルストリーム（ＳＷＰ及
びＳＷＮ）の論理和に等しいシリアルストリームを生成
できる手段（Ｇ１）、該論理和ストリームを受け取りス
プリアス「１」が除去されたシリアルストリームを出力
する第１のシフトレジスタ（Ｆ７−Ｆ14）、消去シグナ
ルを発生するコントロール回路を含むサバイバルシーケ
ンスレジスタ。
シーケンスレジスタを提供する。 【構成】 ２種類の入力シリアルストリーム（ＳＷＰ及
びＳＷＮ）の論理和に等しいシリアルストリームを生成
できる手段（Ｇ１）、該論理和ストリームを受け取りス
プリアス「１」が除去されたシリアルストリームを出力
する第１のシフトレジスタ（Ｆ７−Ｆ14）、消去シグナ
ルを発生するコントロール回路を含むサバイバルシーケ
ンスレジスタ。
Description
【０００１】
【産業上の利用分野】本発明は、無効と認識されるビッ
トを除去したコード化データの出力シリアルストリーム
を提供するために、大容量記憶サポートに記録された読
出データのピーク検出プロセスから誘導されるスプリア
スパルスを認識する手段を装着したコード化データのシ
リアルストリーム用レジスタに関する。
トを除去したコード化データの出力シリアルストリーム
を提供するために、大容量記憶サポートに記録された読
出データのピーク検出プロセスから誘導されるスプリア
スパルスを認識する手段を装着したコード化データのシ
リアルストリーム用レジスタに関する。
【０００２】
【従来技術及びその問題点】例えばハードディスクのよ
うな大容量記憶サポートに記録されたコード化データを
読み出す場合、有用なシグナルに加えて、読出ピックア
ップは (a)記録用サポート及びピックアップの物理的パ
ラメータの変化に起因するノイズ、(b) 所謂熱的ノイズ
及び(c) ピックアップにより読み出されているトラック
に隣接するトラックに記録されたデータ間のインターフ
ェアレンスに起因するノイズを検出する。記録トラック
の充填密度の増加とともに、隣接するトラックに記録さ
れたデータ間のインターフェアレンス現象に起因するノ
イズが増加してそれ自身をさほど決定的でないものから
決定的なものに変化させる。その結果、読出ピックアッ
プによるシグナル出力は、ピックアップにより読み出さ
れているものに隣接するトラックに記録されたビット
（「１」）に起因するスプリアスピークを含むことがあ
り、これらのピークは読出サポートから読み出されてい
るデータに対して「１」に対応するピーク上にそれら自
身を重ね又はピーク間にそれら自身を位置させる。
うな大容量記憶サポートに記録されたコード化データを
読み出す場合、有用なシグナルに加えて、読出ピックア
ップは (a)記録用サポート及びピックアップの物理的パ
ラメータの変化に起因するノイズ、(b) 所謂熱的ノイズ
及び(c) ピックアップにより読み出されているトラック
に隣接するトラックに記録されたデータ間のインターフ
ェアレンスに起因するノイズを検出する。記録トラック
の充填密度の増加とともに、隣接するトラックに記録さ
れたデータ間のインターフェアレンス現象に起因するノ
イズが増加してそれ自身をさほど決定的でないものから
決定的なものに変化させる。その結果、読出ピックアッ
プによるシグナル出力は、ピックアップにより読み出さ
れているものに隣接するトラックに記録されたビット
（「１」）に起因するスプリアスピークを含むことがあ
り、これらのピークは読出サポートから読み出されてい
るデータに対して「１」に対応するピーク上にそれら自
身を重ね又はピーク間にそれら自身を位置させる。
【０００３】それにより、例えばハードディスクのよう
なサポートにデータを記録する一般的な技術によると、
ピックアップノイズからフィルターされたシグナルは、
理想的には、論理「０」に相当するピークなしのインタ
ーバルにより「離間」された読み出されているトラック
に記録されたコード化データの論理「１」に相当する交
互に逆極性となる一連のピークから構成されなければな
らない。ノイズの効果を抑制するために、ピックアップ
により検出されたピークが、正負を問わずその振幅が固
定されたスレッショルドレベルを越えたときに、「認定
(qualified) 」される。隣接トラックに存在する記録に
より生ずるインターフェアレンスに起因するノイズ成分
が優勢になったときは、インターフェアレンスピークが
瞬間的なシグナルの振幅を正負を問わずそれぞれのスレ
ッショルドを越えて大きくすると、図１に示すように、
固定されたスレッショルドに起因するピーク認定技術は
エラーを導入する。
なサポートにデータを記録する一般的な技術によると、
ピックアップノイズからフィルターされたシグナルは、
理想的には、論理「０」に相当するピークなしのインタ
ーバルにより「離間」された読み出されているトラック
に記録されたコード化データの論理「１」に相当する交
互に逆極性となる一連のピークから構成されなければな
らない。ノイズの効果を抑制するために、ピックアップ
により検出されたピークが、正負を問わずその振幅が固
定されたスレッショルドレベルを越えたときに、「認定
(qualified) 」される。隣接トラックに存在する記録に
より生ずるインターフェアレンスに起因するノイズ成分
が優勢になったときは、インターフェアレンスピークが
瞬間的なシグナルの振幅を正負を問わずそれぞれのスレ
ッショルドを越えて大きくすると、図１に示すように、
固定されたスレッショルドに起因するピーク認定技術は
エラーを導入する。
【０００４】トラック間のインターフェアレンスが強い
条件下では、可変スレッショルドに基づくピーク認定シ
ステムがより効果的であることが証明されている。該シ
ステムは、そのレベルが最後に検出したピークのレベル
より大きいときにのみ最後に検出したピークの同じ符号
の検出ピークを認定し、一方検出ピークが最後に検出さ
れたピークと逆の符号である場合には認定は自動的にな
る。可変スレッショルドシステム（アダプティブ・スレ
ッショルド・クオリファイア）が図２に示されている。
図２から容易に分かるように、同じ極性の連続ピーク
（図示の場合は正）が認定される場合は、同じ符号の先
行する１又は２以上のピークより必然的に振幅が大きい
ため、正確である可能性の最も高いピークは最後のピー
クである。
条件下では、可変スレッショルドに基づくピーク認定シ
ステムがより効果的であることが証明されている。該シ
ステムは、そのレベルが最後に検出したピークのレベル
より大きいときにのみ最後に検出したピークの同じ符号
の検出ピークを認定し、一方検出ピークが最後に検出さ
れたピークと逆の符号である場合には認定は自動的にな
る。可変スレッショルドシステム（アダプティブ・スレ
ッショルド・クオリファイア）が図２に示されている。
図２から容易に分かるように、同じ極性の連続ピーク
（図示の場合は正）が認定される場合は、同じ符号の先
行する１又は２以上のピークより必然的に振幅が大きい
ため、正確である可能性の最も高いピークは最後のピー
クである。
【０００５】実際に可変スレッショルド認定回路（ＡＴ
Ｑ）はデジタルデータの２種類のストリームつまり第１
のストリーム（ＳＷＰ）の論理「１」に対応する認定さ
れた正のピーク、及び第２のストリーム（ＳＷＮ）の論
理「１」に対応する認定された負のピークを生成する。
勿論認定回路（ＡＴＱ）により認定されたスプリアスピ
ークを無視すると、コード化データの出力シリアルスト
リームは、２種類のデジタルデータストリーム（ＳＷＰ
及びＳＷＮ）の論理和により単純に与えられる。スプリ
アスピークの認定の場合には、スプリアスと認識された
「１」を除去することが必要である。
Ｑ）はデジタルデータの２種類のストリームつまり第１
のストリーム（ＳＷＰ）の論理「１」に対応する認定さ
れた正のピーク、及び第２のストリーム（ＳＷＮ）の論
理「１」に対応する認定された負のピークを生成する。
勿論認定回路（ＡＴＱ）により認定されたスプリアスピ
ークを無視すると、コード化データの出力シリアルスト
リームは、２種類のデジタルデータストリーム（ＳＷＰ
及びＳＷＮ）の論理和により単純に与えられる。スプリ
アスピークの認定の場合には、スプリアスと認識された
「１」を除去することが必要である。
【０００６】前記システムは、その存在が逆極性の２個
のパルス間の同じ極性の２以上のパルスが同時に存在す
ることにより認識される読出ピックアップによるスプリ
アスピークの検出から誘導されるスプリアスパルスを除
去する特別な回路の使用を必要とする。更に可変スレッ
ショルド認定システムは同じ極性の一連のパルスの最後
のものを有効と考えることを可能にし、従って最後のパ
ルス以外のパルスを除去する。このタイプのシステム
が、1990年24回ＡＣＳＳＣのＫ．コプラ、Ｄ．ゲミンデ
ン及びＤ．ウッドによる「ランレングスが認定された記
録チャンネル用のソフトデシジョン法」と題する報文に
記載されている。
のパルス間の同じ極性の２以上のパルスが同時に存在す
ることにより認識される読出ピックアップによるスプリ
アスピークの検出から誘導されるスプリアスパルスを除
去する特別な回路の使用を必要とする。更に可変スレッ
ショルド認定システムは同じ極性の一連のパルスの最後
のものを有効と考えることを可能にし、従って最後のパ
ルス以外のパルスを除去する。このタイプのシステム
が、1990年24回ＡＣＳＳＣのＫ．コプラ、Ｄ．ゲミンデ
ン及びＤ．ウッドによる「ランレングスが認定された記
録チャンネル用のソフトデシジョン法」と題する報文に
記載されている。
【０００７】
【発明の構成】本発明の主目的は、簡単な構造と高い信
頼性を有するサバイバルシーケンスレジスタ（ＳＳＲ）
を提供することであり、該レジスタは、可変スレッショ
ルド回路（ＡＴＱ）により生成する２種類のシリアルデ
ータストリームをプロセスでき、最終的に一方又は他方
のストリームを読出ピックアップにより同じ極性のピー
クのピックアップに帰せられるパルスの連続であると認
識し、従って前記読出ピックアップにより時間的に最後
に検出されるものを除いて「モノポーラ」（シーケン
ス）の全てのパルスを除去することを可能とする。
頼性を有するサバイバルシーケンスレジスタ（ＳＳＲ）
を提供することであり、該レジスタは、可変スレッショ
ルド回路（ＡＴＱ）により生成する２種類のシリアルデ
ータストリームをプロセスでき、最終的に一方又は他方
のストリームを読出ピックアップにより同じ極性のピー
クのピックアップに帰せられるパルスの連続であると認
識し、従って前記読出ピックアップにより時間的に最後
に検出されるものを除いて「モノポーラ」（シーケン
ス）の全てのパルスを除去することを可能とする。
【０００８】本発明のシステムは、同じ極性のピークの
ピックアップから誘導されるパルスの存在に起因する不
法な連続性の認識及びそれに続くコード化データのシリ
アルストリームからのスプリアス「１」のキャンセルに
基づき、前記ストリームは可変スレッショルド認定回路
（ＡＴＱ）により生成する２種のストリームの論理和に
相当し、シフトレジスタが常に使用される読出／書込コ
ード化に依存して少なくとも１個の論理「１」を含むよ
うに、コード化されたシリアルデータのシーケンスの十
分な「深さ」を記憶できるレジスタを通してシフトす
る。
ピックアップから誘導されるパルスの存在に起因する不
法な連続性の認識及びそれに続くコード化データのシリ
アルストリームからのスプリアス「１」のキャンセルに
基づき、前記ストリームは可変スレッショルド認定回路
（ＡＴＱ）により生成する２種のストリームの論理和に
相当し、シフトレジスタが常に使用される読出／書込コ
ード化に依存して少なくとも１個の論理「１」を含むよ
うに、コード化されたシリアルデータのシーケンスの十
分な「深さ」を記憶できるレジスタを通してシフトす
る。
【０００９】読出ピックアップによるスプリアスピーク
の読出に起因すると特定されかつＡＴＱ回路により認定
されるため、シフトレジスタ中に記憶されるシーケンス
からのスプリアス「１」のキャンセルは、フリップフロ
ップのリセットターミナルを駆動する少なくとも３個の
入力を有する論理ゲートを通してシフトレジスタの対応
するフリップフロップをリセットすることにより起こ
る。逆極性のピークと噛み合わない同じ極性の検出ピー
クに対応するパルス（「１」）の連続を認識できる回路
により発生する消去シグナルは、最終的に消去論理ゲー
トの第１の入力に印加される。
の読出に起因すると特定されかつＡＴＱ回路により認定
されるため、シフトレジスタ中に記憶されるシーケンス
からのスプリアス「１」のキャンセルは、フリップフロ
ップのリセットターミナルを駆動する少なくとも３個の
入力を有する論理ゲートを通してシフトレジスタの対応
するフリップフロップをリセットすることにより起こ
る。逆極性のピークと噛み合わない同じ極性の検出ピー
クに対応するパルス（「１」）の連続を認識できる回路
により発生する消去シグナルは、最終的に消去論理ゲー
トの第１の入力に印加される。
【００１０】第１のシフトレジスタに記憶されるシーケ
ンスからキャンセルされるべきスプリアス「１」を指摘
する第２の（ポインター）レジスタの対応するタップか
ら誘導されるシグナルは、消去論理ゲートの第２の入力
に供給される。それぞれの論理ゲートによりリセットさ
れた同じフリップフロップのＱ出力から誘導される使用
不能シグナルが、その第３の入力に印加される。このよ
うなフィードバックシグナルにより、消去論理ゲート
が、ポインターレジスタにより指摘されるスプリアスビ
ット（「１」）を消去するために必要な時間だけそのア
クチベートされた出力を有することにより、自己同期化
する。スプリアスビットがキャンセルされると直ちに、
消去ゲートが使用不能にされ、従ってそのリセットター
ミナルを通してフリップフロップに印加されるキャンセ
ル入力が終了する。消去入力の寿命は従って明らかにク
ロックピリオドより短く、これにより正確なビットのシ
ーケンスがシフトレジスタを通してシフトする間のデー
タのロスを回避できる。
ンスからキャンセルされるべきスプリアス「１」を指摘
する第２の（ポインター）レジスタの対応するタップか
ら誘導されるシグナルは、消去論理ゲートの第２の入力
に供給される。それぞれの論理ゲートによりリセットさ
れた同じフリップフロップのＱ出力から誘導される使用
不能シグナルが、その第３の入力に印加される。このよ
うなフィードバックシグナルにより、消去論理ゲート
が、ポインターレジスタにより指摘されるスプリアスビ
ット（「１」）を消去するために必要な時間だけそのア
クチベートされた出力を有することにより、自己同期化
する。スプリアスビットがキャンセルされると直ちに、
消去ゲートが使用不能にされ、従ってそのリセットター
ミナルを通してフリップフロップに印加されるキャンセ
ル入力が終了する。消去入力の寿命は従って明らかにク
ロックピリオドより短く、これにより正確なビットのシ
ーケンスがシフトレジスタを通してシフトする間のデー
タのロスを回避できる。
【００１１】添付図面を参照して行なう引き続く重要な
態様の説明により、本発明の異なった態様及び利点は更
に良好に理解されるであろう。図１は、上述の通り、固
定されたスレッショルド認定システムの動作原理を示す
図である。図２は、上述の通り、可変スレッショルド認
定システムを示す図である。図３は、本発明の対象であ
るサバイバルシーケンスレジスタ（ＳＳＲ）の機能的な
ダイアグラムである。図４は、図３に示したようなレジ
スタ用の消去シグナルを発生する回路の一態様である。
図５は、本発明のレジスタの動作を示す一連のタイミン
グダイアグラムである。
態様の説明により、本発明の異なった態様及び利点は更
に良好に理解されるであろう。図１は、上述の通り、固
定されたスレッショルド認定システムの動作原理を示す
図である。図２は、上述の通り、可変スレッショルド認
定システムを示す図である。図３は、本発明の対象であ
るサバイバルシーケンスレジスタ（ＳＳＲ）の機能的な
ダイアグラムである。図４は、図３に示したようなレジ
スタ用の消去シグナルを発生する回路の一態様である。
図５は、本発明のレジスタの動作を示す一連のタイミン
グダイアグラムである。
【００１２】２種類の入力デジタルデータストリームＳ
ＷＰ及びＳＷＮは、図２に示されたような及び上述の動
作原理に従って、図３には図示されていない任意の既知
の可変スレッショルド認定回路（ＡＴＱ）により生成す
ると考えられる。図３の回路ダイアグラムでは、２種の
入力ストリームＳＷＰ及びＳＷＮの論理和と等価なコー
ド化データのシリアルストリームが、ＯＲ回路Ｇ１を使
用することにより、又はそれと等価な任意の組合せ論理
回路により生成する。
ＷＰ及びＳＷＮは、図２に示されたような及び上述の動
作原理に従って、図３には図示されていない任意の既知
の可変スレッショルド認定回路（ＡＴＱ）により生成す
ると考えられる。図３の回路ダイアグラムでは、２種の
入力ストリームＳＷＰ及びＳＷＮの論理和と等価なコー
ド化データのシリアルストリームが、ＯＲ回路Ｇ１を使
用することにより、又はそれと等価な任意の組合せ論理
回路により生成する。
【００１３】大容量記憶サポートへ又は該サポートから
のデータの読出／書込コード化は、一般にＲＬＬ（ラン
・レングス・リミテッド）コード化であり、これはハー
ドディスクの読出／書込チャンネルで最も広く使用され
るタイプのコード化である。このタイプのコード化は、
任意の２個の連続する「１」（記録されたピーク）間の
「０」の最小数及び最大数を設定することにより、連続
する「１」の記録（ピーク）の物理的近接性により生ず
るインターフェアレンスの問題を考慮しなければなら
ず、例えばＲＬＬ（１，７）コードは、２個の連続する
「１」の間に少なくとも１個の「１」及び最大で７個の
「１」が存在することを義務付け、一方ＲＬＬ（２，
７）コードは、２個の連続する「１」の間に少なくとも
２個の「０」及び最大で７個の「０」が存在することを
義務付ける。
のデータの読出／書込コード化は、一般にＲＬＬ（ラン
・レングス・リミテッド）コード化であり、これはハー
ドディスクの読出／書込チャンネルで最も広く使用され
るタイプのコード化である。このタイプのコード化は、
任意の２個の連続する「１」（記録されたピーク）間の
「０」の最小数及び最大数を設定することにより、連続
する「１」の記録（ピーク）の物理的近接性により生ず
るインターフェアレンスの問題を考慮しなければなら
ず、例えばＲＬＬ（１，７）コードは、２個の連続する
「１」の間に少なくとも１個の「１」及び最大で７個の
「１」が存在することを義務付け、一方ＲＬＬ（２，
７）コードは、２個の連続する「１」の間に少なくとも
２個の「０」及び最大で７個の「０」が存在することを
義務付ける。
【００１４】Ｇ１により生成する同期シリアルストリー
ム（ＲＬＬ ＩＮ）が、第１の（データ）シフトレジス
タＦ７−Ｆ14の入力に供給され、これはシーケンスのあ
る「深さ」を記憶するために十分な数のフリップフロッ
プから成っている。データシフトレジスタ記憶の「深
さ」を、特別なコード化により可能になる任意の２個の
連続する「１」間の最大の「分離」より大きくすること
は、このような状況の発生が、エラーが読出ピックアッ
プから来るパルスの有効化のフェーズで起こっているこ
とを意味するため、役に立たない。一般に十分に広が
り、少なくとも１個の「１」が常に存在するシフトレジ
スタは、満足して使用できる。
ム（ＲＬＬ ＩＮ）が、第１の（データ）シフトレジス
タＦ７−Ｆ14の入力に供給され、これはシーケンスのあ
る「深さ」を記憶するために十分な数のフリップフロッ
プから成っている。データシフトレジスタ記憶の「深
さ」を、特別なコード化により可能になる任意の２個の
連続する「１」間の最大の「分離」より大きくすること
は、このような状況の発生が、エラーが読出ピックアッ
プから来るパルスの有効化のフェーズで起こっているこ
とを意味するため、役に立たない。一般に十分に広が
り、少なくとも１個の「１」が常に存在するシフトレジ
スタは、満足して使用できる。
【００１５】第１のフリップフロップＦ７を除いて、第
１の（データ）シフトレジスタを構成する全ての他のフ
リップフロップＦ８−Ｆ14は、３種類の入力ＮＡＮＤゲ
ートＧ６−Ｇ12により駆動されるリセットターミナルを
有している。各ＮＡＮＤゲートの入力には、フリップフ
ロップＦ15−Ｆ22により構成され、かつ同じシリアルデ
ータストリーム（ＲＬＬ−ＩＮ）が供給される入力シー
ケンスの最後の「１」のポインター「１」含む第２の
（ポインター）シフトレジスタのそれぞれのタップ（対
応するフリップフロップのＱ出力により示される）に存
在するシグナルが印加される。
１の（データ）シフトレジスタを構成する全ての他のフ
リップフロップＦ８−Ｆ14は、３種類の入力ＮＡＮＤゲ
ートＧ６−Ｇ12により駆動されるリセットターミナルを
有している。各ＮＡＮＤゲートの入力には、フリップフ
ロップＦ15−Ｆ22により構成され、かつ同じシリアルデ
ータストリーム（ＲＬＬ−ＩＮ）が供給される入力シー
ケンスの最後の「１」のポインター「１」含む第２の
（ポインター）シフトレジスタのそれぞれのタップ（対
応するフリップフロップのＱ出力により示される）に存
在するシグナルが印加される。
【００１６】後述するように、第１のフリップフロップ
Ｆ15を例外として、ポインターレジスタの他の全てのフ
リップフロップＦ16−Ｆ22は、ＳＷＰストリーム（回路
ＡＴＱにより認定される正のピークの検出に相当する）
とともに又はＳＷＮストリーム（回路ＡＴＱにより認定
される負のピークの検出に相当する）とともに到達する
入力ビットがそれに先行するものの逆の符号の検出ピー
クの表示である場合に、ポインターをキャンセルする単
一のＮＡＮＤゲートＧ４の出力に生成するシグナルによ
りリセットされる（つまりそれはポインターレジスタを
通してシフトする「１」のみをキャンセルする）。
Ｆ15を例外として、ポインターレジスタの他の全てのフ
リップフロップＦ16−Ｆ22は、ＳＷＰストリーム（回路
ＡＴＱにより認定される正のピークの検出に相当する）
とともに又はＳＷＮストリーム（回路ＡＴＱにより認定
される負のピークの検出に相当する）とともに到達する
入力ビットがそれに先行するものの逆の符号の検出ピー
クの表示である場合に、ポインターをキャンセルする単
一のＮＡＮＤゲートＧ４の出力に生成するシグナルによ
りリセットされる（つまりそれはポインターレジスタを
通してシフトする「１」のみをキャンセルする）。
【００１７】２種の入力シリアルストリームＳＷＰ及び
ＳＷＮは、相補シグナル対ＥＱ及びＥＱ（上線付）を生
成できるコントロール回路の２個の入力に供給される。
コントロール回路が最後に検出したピークの符号に等し
い符号のピークに起因して「１」の到達を検出したとき
に（つまり同じ符号のピークの読出ピックアップによる
検出に対応する連続パルス）、ＥＱシグナルは論理
「１」値を取る（図２）。その第２の入力にＧ１により
生成するＲＬＬシリアルシグナルが印加される論理ＡＮ
ＤゲートＧ３の入力に印加されるＥＱシグナルは、Ｇ３
の出力に消去シグナルＤＥＬを発生させることを決定
し、該シグナルは第１のデータレジスタＦ７−Ｆ14を通
してＲＬＬストリームシフトでそれと同期化するため
に、フリップフロップＦ６によりクロックピリオドだけ
遅れる。
ＳＷＮは、相補シグナル対ＥＱ及びＥＱ（上線付）を生
成できるコントロール回路の２個の入力に供給される。
コントロール回路が最後に検出したピークの符号に等し
い符号のピークに起因して「１」の到達を検出したとき
に（つまり同じ符号のピークの読出ピックアップによる
検出に対応する連続パルス）、ＥＱシグナルは論理
「１」値を取る（図２）。その第２の入力にＧ１により
生成するＲＬＬシリアルシグナルが印加される論理ＡＮ
ＤゲートＧ３の入力に印加されるＥＱシグナルは、Ｇ３
の出力に消去シグナルＤＥＬを発生させることを決定
し、該シグナルは第１のデータレジスタＦ７−Ｆ14を通
してＲＬＬストリームシフトでそれと同期化するため
に、フリップフロップＦ６によりクロックピリオドだけ
遅れる。
【００１８】相補シグナルＥＱ（上線付）は、他の入力
にシリアルＲＬＬシグナルが印加されるＮＡＮＤゲート
Ｇ４の入力に印加される。入力データ（ＳＷＰ又はＳＷ
Ｎストリームとともに到達した）が参照される逆符号の
ピークの検出に起因して最後の検出ピークである場合
に、ゲートＧ４は第２のポインターレジスタＦ15−Ｆ22
を通してシフトするポインターシグナル（「１」）を消
去する。データシフトレジスタのＮＡＮＤゲートＧ６−
Ｇ12及び対応するフリップフロップＦ８−Ｆ14は同数の
自己同期化ネットワークを構成する。実際に、各ＮＡＮ
ＤゲートＧ６−Ｇ12の第３の入力は、第１のデータシフ
トレジスタのそれぞれの（コントロールされた）フリッ
プフロップ（Ｆ８−Ｆ14）のＱ出力に接続されている。
にシリアルＲＬＬシグナルが印加されるＮＡＮＤゲート
Ｇ４の入力に印加される。入力データ（ＳＷＰ又はＳＷ
Ｎストリームとともに到達した）が参照される逆符号の
ピークの検出に起因して最後の検出ピークである場合
に、ゲートＧ４は第２のポインターレジスタＦ15−Ｆ22
を通してシフトするポインターシグナル（「１」）を消
去する。データシフトレジスタのＮＡＮＤゲートＧ６−
Ｇ12及び対応するフリップフロップＦ８−Ｆ14は同数の
自己同期化ネットワークを構成する。実際に、各ＮＡＮ
ＤゲートＧ６−Ｇ12の第３の入力は、第１のデータシフ
トレジスタのそれぞれの（コントロールされた）フリッ
プフロップ（Ｆ８−Ｆ14）のＱ出力に接続されている。
【００１９】これにより、次の各プロセス、つまり、
(a) 消去シグナルＤＥＬの発生、及び(b) 消去シグナル
ＤＥＬを、第２の（ポインター）レジスタＦ15−Ｆ22の
それぞれのタップ（それぞれのフリップフロップの出力
Ｑ）から誘導されるポインターシグナルと組合せ、これ
によりそれぞれのフリップフロップＦ８−Ｆ14をリセッ
トし、(c) ＮＡＮＤゲートを使用不能にしかつポイント
ビットがキャンセルされた直後に消去コマンドを終了す
る、の結果として、ＮＡＮＤゲートの出力で最終的に生
成するシグナルがＲＬＬシーケンスに存在する最終的な
スプリアス論理「１」を消去する。
(a) 消去シグナルＤＥＬの発生、及び(b) 消去シグナル
ＤＥＬを、第２の（ポインター）レジスタＦ15−Ｆ22の
それぞれのタップ（それぞれのフリップフロップの出力
Ｑ）から誘導されるポインターシグナルと組合せ、これ
によりそれぞれのフリップフロップＦ８−Ｆ14をリセッ
トし、(c) ＮＡＮＤゲートを使用不能にしかつポイント
ビットがキャンセルされた直後に消去コマンドを終了す
る、の結果として、ＮＡＮＤゲートの出力で最終的に生
成するシグナルがＲＬＬシーケンスに存在する最終的な
スプリアス論理「１」を消去する。
【００２０】これにより、正確なＲＬＬのシーケンスを
含み、レジスタＦ７−Ｆ14を通るデータストリームのシ
フトの間のデータのロスが、消去シグナルデータの寿命
が全回路と同期化するクロックシグナルＣＬＫの周期よ
り常に小さくなることを確保することにより、積極的に
防止される。コントロール回路の態様が図４に示されて
いる。
含み、レジスタＦ７−Ｆ14を通るデータストリームのシ
フトの間のデータのロスが、消去シグナルデータの寿命
が全回路と同期化するクロックシグナルＣＬＫの周期よ
り常に小さくなることを確保することにより、積極的に
防止される。コントロール回路の態様が図４に示されて
いる。
【００２１】フリップフロップＦ１及びＦ２は入力ＳＷ
Ｎ及びＳＷＰデータストリームをクロックシグナルＣＬ
Ｋと同期化させる。フリップフロップＦ３は最後の認定
されたピーク（ＯＬＤ ＳＩＧＮ）の符号を記憶するた
めに使用される。フリップフロップＦ３は入ってくる最
後の「１」の符号を記憶する。特にＯＬＤ ＳＩＧＮシ
グナルは、ＳＷＰ又はＳＷＮストリームとともに到達す
るときに、それぞれ「１」又は「０」である。その入力
に「１」がないと、マルチプレクサＭ１はその出力をＦ
３の入力に接続し、各クロックパルスについて記憶され
た符号を保持する。入ってくる「１」があると、Ｍ１は
コミュートして符号が新しくなる。
Ｎ及びＳＷＰデータストリームをクロックシグナルＣＬ
Ｋと同期化させる。フリップフロップＦ３は最後の認定
されたピーク（ＯＬＤ ＳＩＧＮ）の符号を記憶するた
めに使用される。フリップフロップＦ３は入ってくる最
後の「１」の符号を記憶する。特にＯＬＤ ＳＩＧＮシ
グナルは、ＳＷＰ又はＳＷＮストリームとともに到達す
るときに、それぞれ「１」又は「０」である。その入力
に「１」がないと、マルチプレクサＭ１はその出力をＦ
３の入力に接続し、各クロックパルスについて記憶され
た符号を保持する。入ってくる「１」があると、Ｍ１は
コミュートして符号が新しくなる。
【００２２】マルチプレクサＭ２はコンパレータとして
使用される。ＯＬＤ ＳＩＧＮが「１」であるとき、Ｍ
２の出力はＳＷＰに接続され、ＳＷＰが「１」であると
きに、つまり入ってくるビットの符号がそれに先行する
ビットの符号と一致するときに、「１」値を有する。Ｏ
ＬＤ ＳＩＧＮが「０」に等しく、かつＳＷＰが「０」
に等しいとき、Ｍ２の出力は「１」になる。フリップフ
ロップＦ４及びＦ５はシステムの動作に必ずしも必要と
いう訳ではない。これらは２個のストリーム（ＲＬＬ
ＩＮ及びＭ２の出力）のタイミングを決定するために好
適に使用され、Ｍ２により導入される遅れを回復できる
所謂「パイプライン」構造を形成する。
使用される。ＯＬＤ ＳＩＧＮが「１」であるとき、Ｍ
２の出力はＳＷＰに接続され、ＳＷＰが「１」であると
きに、つまり入ってくるビットの符号がそれに先行する
ビットの符号と一致するときに、「１」値を有する。Ｏ
ＬＤ ＳＩＧＮが「０」に等しく、かつＳＷＰが「０」
に等しいとき、Ｍ２の出力は「１」になる。フリップフ
ロップＦ４及びＦ５はシステムの動作に必ずしも必要と
いう訳ではない。これらは２個のストリーム（ＲＬＬ
ＩＮ及びＭ２の出力）のタイミングを決定するために好
適に使用され、Ｍ２により導入される遅れを回復できる
所謂「パイプライン」構造を形成する。
【００２３】フリップフロップＦ６の出力の消去シグナ
ルＤＥＬはインバータＧ５により複製でき、フリップフ
ロップＦ６の出力Ｑ（上線付）の負荷を減少させる。図
３及び４に示した回路の重要なシグナルのタイミングダ
イアグラムが図５に示されている。図から分かるよう
に、符号Ｘで特定されたスプリアス「１」はレジスタか
らキャンセルされ、出力シリアルストリームＲＬＬ Ｏ
ＵＴは、２種類の入力シリアルストリームＳＷＮ及びＳ
ＷＰに存在したスプリアス「１」（Ｘ）が除去された、
一連の正確な符号ＡＢＣＤＥＦＧＨを含む。
ルＤＥＬはインバータＧ５により複製でき、フリップフ
ロップＦ６の出力Ｑ（上線付）の負荷を減少させる。図
３及び４に示した回路の重要なシグナルのタイミングダ
イアグラムが図５に示されている。図から分かるよう
に、符号Ｘで特定されたスプリアス「１」はレジスタか
らキャンセルされ、出力シリアルストリームＲＬＬ Ｏ
ＵＴは、２種類の入力シリアルストリームＳＷＮ及びＳ
ＷＰに存在したスプリアス「１」（Ｘ）が除去された、
一連の正確な符号ＡＢＣＤＥＦＧＨを含む。
【図１】固定されたスレッショルド認定システムの動作
原理を示す図。
原理を示す図。
【図２】可変スレッショルド認定システムを示す図。
【図３】本発明の対象であるサバイバルシーケンスレジ
スタ（ＳＳＲ）の機能的なダイアグラム。
スタ（ＳＳＲ）の機能的なダイアグラム。
【図４】図３に示したレジスタ用の消去シグナルを発生
する回路の一態様を示す図。
する回路の一態様を示す図。
【図５】本発明のレジスタの動作を示す一連のタイミン
グダイアグラム。
グダイアグラム。
ＳＷＰ、ＳＷＮ・・・入力ストリーム Ｇ１・・・ＯＲ
回路 Ｆ・・・フリップフロップ ＣＬＫ・・・クロッ
クシグナル Ｇ６−Ｇ12・・・入力ＮＡＮＤゲート
回路 Ｆ・・・フリップフロップ ＣＬＫ・・・クロッ
クシグナル Ｇ６−Ｇ12・・・入力ＮＡＮＤゲート
フロントページの続き (72)発明者 デビッド・モロニー イタリア国 コルナレド 20010 ヴィ ア・ブレラ24 (72)発明者 ジョルジョ・ベッティ イタリア国 ミラノ 20129 ヴィアレ・ プレムダ24
Claims (8)
- 【請求項１】 読出ピックアップにより検出されるそれ
ぞれ正及び負の符号の認定ピークに対応する２種類のコ
ード化デジタルデータのシリアルストリームを受け取る
ための第１及び第２の入力、クロックシグナルを受け取
る第３の入力、リセットシグナルを受け取る第４の入
力、及び前記２種類の入力シリアルストリームに最終的
に存在するスプリアス「１」が除去されスプリアス認定
ピークに相当する前記２種類のストリームの論理和に等
しいシリアルデジタルデータストリームをそれを通して
伝達する出力を含んで成る可変スレッショルド認定回路
を使用する読出チャンネル用サバイバルシーケンスレジ
スタにおいて、 前記２種類の入力シリアルストリームの論理和に等しい
シリアルストリームを生成できる手段、 前記シリアル和ストリームを受け取り前記除去されたシ
リアルストリームを出力するための第１のシフトレジス
タ、 第１及び第２の入力を通して前記シリアル入力ストリー
ムを受け取り、前記入力の一方又は他方を通して先行す
る検出ピークと同じ符号を有する検出ピークに対応する
パルスを受け取った後に、消去シグナルを発生するため
に適したコントロール回路、 前記第１のレジスタを通してシフトし、かつ先行する論
理「１」に対応するピークと同じ符号の検出ピークに対
応する論理「１」に先行するシーケンスの論理「１」を
指摘できる第２のポインターシフトレジスタ、 前記ポインターにより選択された前記論理「１」を消去
できる前記消去シグナル及び前記ポインターに応答する
手段、 を含んで成るサバイバルシーケンスレジスタ。 - 【請求項２】 デジタルデータの前記入力シリアルスト
リームがコード化され、前記第１のシフトレジスタが、
少なくとも１個の「１」がシフトレジスタに記憶される
正確なシーケンス中に存在するために十分な数のフリッ
プフロップから構成される請求項１に記載のレジスタ。 - 【請求項３】 前記シリアル入力データストリームがＲ
ＬＬに従ってコード化されている請求項２に記載のレジ
スタ。 - 【請求項４】 前記応答手段が、レジスタの第１のフリ
ップフロップを例外として前記第１のシフトレジスタを
構成する各フリップフロップ用のリセット入力を駆動す
るのに適し、かつ前記消去シグナルを受け取る第１の入
力、前記ポインターレジスタの対応するタップに接続さ
れた第２の入力、及び論理ＮＡＮＤゲートによりリセッ
トされたそれぞれのフリップフロップのＱ出力に接続さ
れた第３の入力を有する論理ＮＡＮＤゲートを含んで成
る請求項１に記載のレジスタ。 - 【請求項５】 前記２種類のシリアルストリームの一方
又は他方の「１」が、先行する「１」に対応するピーク
と逆の極性のピークに帰されるときに、第１のフリップ
フロップを例外として前記第２のポインターレジスタを
構成する全てのフリップフロップが、ポインターの消去
シグナルにより他方と共通して駆動されるリセットター
ミナルを有している請求項４に記載のレジスタ。 - 【請求項６】 前記コントロール回路が、その入力に、
同じ入力を通して受け取った論理「１」に続いて論理
「１」及び相補シグナルが到達した後に第１のシグナル
を発生する請求項１から５のいずれかに記載のレジス
タ。 - 【請求項７】 前記論理和シリアルストリームが印加さ
れる第２の入力を有するＡＮＤゲートの第１の入力に前
記第１のシグナルが印加され、前記ＡＮＤゲートの出力
が、その出力Ｑシグナルが前記消去ＮＡＮＤゲートの前
記第１の入力に供給されるフリップフロップによりタイ
ミングが図られる請求項６に記載のレジスタ。 - 【請求項８】 前記相補シグナルが、前記論理和シリア
ルストリームが印加される第２の入力を有する論理ＮＡ
ＮＤゲートの第１の入力に供給され、該論理ＮＡＮＤゲ
ートの出力が、第１のフリップフロップを例外として前
記第２のポインターレジスタを構成する全てのフリップ
フロップのリセットターミナルに接続されている請求項
６に記載のレジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT93830485.4 | 1993-11-30 | ||
| EP93830485A EP0655737A1 (en) | 1993-11-30 | 1993-11-30 | Register for variable threshold peak qualification for recording channels |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855436A true JPH0855436A (ja) | 1996-02-27 |
Family
ID=8215265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6323782A Pending JPH0855436A (ja) | 1993-11-30 | 1994-11-30 | チャンネル記録用の可変スレッショルド認定用サバイバルシーケンスレジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5570380A (ja) |
| EP (1) | EP0655737A1 (ja) |
| JP (1) | JPH0855436A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013109263A1 (en) * | 2012-01-18 | 2013-07-25 | Intel Corporation | Self correction logic for serial-to-parallel converters |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4000513A (en) * | 1975-07-28 | 1976-12-28 | Computer Peripherals, Inc. | Apparatus and method for data recording with peak shift compensation |
| US4626933A (en) * | 1983-08-18 | 1986-12-02 | Amcodyne Incorporated | Method and apparatus for qualifying data |
| US4634896A (en) * | 1984-11-30 | 1987-01-06 | Storage Technology Corporation | Method and apparatus for qualifying valid data peaks in a read/write channel |
-
1993
- 1993-11-30 EP EP93830485A patent/EP0655737A1/en not_active Withdrawn
-
1994
- 1994-11-29 US US08/346,601 patent/US5570380A/en not_active Expired - Lifetime
- 1994-11-30 JP JP6323782A patent/JPH0855436A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0655737A1 (en) | 1995-05-31 |
| US5570380A (en) | 1996-10-29 |
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