JPH0855487A - メモリセルが消去された後にフラッシュメモリアレイにおけるメモリセルのしきい値電圧を収束する方法、およびその方法に従ってメモリセルのしきい値電圧を収束するためのゲート電圧およびドレイン電圧を印加するよう電力源が制御されるフラッシュメモリアレイ - Google Patents

メモリセルが消去された後にフラッシュメモリアレイにおけるメモリセルのしきい値電圧を収束する方法、およびその方法に従ってメモリセルのしきい値電圧を収束するためのゲート電圧およびドレイン電圧を印加するよう電力源が制御されるフラッシュメモリアレイ

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JPH0855487A
JPH0855487A JP16552695A JP16552695A JPH0855487A JP H0855487 A JPH0855487 A JP H0855487A JP 16552695 A JP16552695 A JP 16552695A JP 16552695 A JP16552695 A JP 16552695A JP H0855487 A JPH0855487 A JP H0855487A
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ナダー・ラジー
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Abstract

(57)【要約】 【目的】 メモリセルが消去された後、フラッシュＥＥ
ＰＲＯＭアレイにおいてメモリセルのしきい値電圧を収
束する方法を提供する。 【構成】 方法は、ドレイン妨害電圧の印加中に段階的
により正の値へ増大される負の初期値を有するゲート電
圧を印加するステップを含む。負の初期値を有するゲー
ト電圧を印加することによって、収束中の漏洩電流が低
減されてアレイのビット線上のすべてのセルが並列して
収束されることを可能にする。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
１．発明の分野 この発明はフラッシュメモリアレイに関する。より特定
的にはこの発明は、消去後のフラッシュメモリアレイに
おけるメモリセルのしきい値電圧分布を収束するための
方法に関する。
【０００２】２．関連技術の説明 消去後のメモリセルのしきい値電圧分布を収束する方法
は典型的には製造業者によってフラッシュメモリアレイ
において提供される。消去後にしきい値電圧を収束する
ことによって、過剰に消去されたセルからの漏洩電流が
読出誤りおよびプログラム誤りを生じさせるのを防ぐ。
しきい値収束方法の理解を容易にするために、フラッシ
ュメモリセルの構成要素とメモリセルをプログラミング
および消去するための手順とをまず説明する。
【０００３】図１は典型的なフラッシュＥＥＰＲＯＭア
レイセル２の断面図を示す。セル２はソース６およびド
レイン８がその表面に隣接して設けられる基板４上に形
成される。基板４から酸化物層によって分離されている
のはフローティングゲート１０であり、それはさらなる
酸化物層により制御ゲート１２からさらに分離される。
【０００４】セル２をプログラムするためには、大きな
正の電圧が典型的には制御ゲート１２とドレイン８との
間に確率される。たとえば、典型的な制御ゲート電圧Ｖ
G は１３Ｖに設定される一方で、ドレイン電圧ＶD は６
Ｖに設定され、ソース電圧Ｖ S は接地される。この大き
な正のゲート対ドレイン電圧により、電子は基板４とフ
ローティングゲート１０の下の酸化物との間に存在する
エネルギのバリアを克服することができて、電子がドレ
イン８からフローティングゲート１０上へ注入される。
フローティングゲート１０上にストアされる電子はセル
のしきい値電圧（セルがオンにされるまたは導通するの
に必要なゲート対ソース電圧）を増大させる。
【０００５】データビットを表わすために、フローティ
ングゲート１０は電荷を上述のようにストアするようプ
ログラムされる。プログラムされた状態においては、セ
ルのしきい値電圧は典型的には６．５ボルトより大きく
設定され、一方消去された状態にあるセルのしきい値電
圧は典型的には０．５ボルトから３．０ボルトまでに制
限される。セルを読取るためには、３．０〜６．５ボル
トの範囲の間にある、典型的には５Ｖの制御ゲート電圧
が印加される。５Ｖがゲートに印加される状態だと、し
きい値が６．５Ｖより上であるプログラムされた状態で
は電流はドレインとソースとの間を通電しないが、しき
い値が３．０Ｖより下である消去された状態では電流は
通電する。
【０００６】セル２を消去するためには、ソースからゲ
ートへの大きな正の電圧が確立される。たとえば、典型
的な制御ゲート電圧ＶG は−１０Ｖに設定されてもよ
く、一方ソース電圧ＶS は＋５Ｖに設定され、ドレイン
は浮動させられる。この大きな正のソース対ゲート電圧
により電子はフローティングゲート１０からトンネリン
グすることが可能となってセルのしきい値電圧を減少さ
せる。
【０００７】図２は、図１のメモリセルがアレイ２００
においてどのように構成されるかを示す。１列のメモリ
セルのドレインはビット線ＢＬ０−ＢＬ２の１つに接続
される。１行のメモリセルのゲートはワード線ＷＬ０−
ＷＬ２の１つに接続される。メモリセルのブロックにあ
るすべてのメモリセルのソースは典型的には、ソース線
ＳＬを形成するようにともに接続される。電力は電力供
給源２０２によって個々のワード線、ビット線、および
ソース線に与えられて、プログラミング、消去、および
読出動作を制御する。
【０００８】フラッシュメモリアレイにおいてすべての
セルは典型的には同時に消去される。メモリセルの消去
は典型的には、ソース線およびワード線で各セルに印加
される、約１０ミリ秒の上述の短いソース対ゲート消去
電圧を繰返し印加することによってなされる。消去電圧
の各印加後、典型的には３．２Ｖないし５．０Ｖの、読
出または検査のゲート対ソース電圧がメモリセルに印加
される。検査中は、上述のように消去されるセルに必要
な、３．０Ｖの制限より小さいしきい値をすべてのセル
が確実に有するよう電流は測定される。検査中セルのし
きい値が３．０Ｖの制限を超えることを示して、セルが
電流を通電しない場合には、すべてのセルが導通するま
で消去パルスがさらに与えられる。
【０００９】既に適当に消去されているセルに消去パル
スを与え続けることによって、過消去として知られる現
象が生ずる。過消去は、消去パルスの各印加によって、
既に適当に消去されているセルを含むメモリセルのフロ
ーティングゲートから電子が取除かれるために生ずる。
あまりに多くの電子が取除かれると、フローティングゲ
ートは正に荷電されて、過剰に消去される状態を引起こ
す。メモリセルが過剰に消去される状態では、そのしき
い値は０ボルトより小さくなる。
【００１０】過剰に消去されたセルによって起こる１つ
の問題は読取誤りである。図２におけるようなアレイの
所与のメモリセルを読むためには、正のビット線電圧が
セルの選択される列に印加され、正のワード線電圧は選
択されないワード線が接地される状態でセルの選択され
る行に印加される。ゲート電圧が０ボルトに接地されて
いて、０ボルトより下のしきい値を有する、選択される
ビット線上のメモリセルが過剰に消去された状態では、
セルは導通して誤った読出を引起こす。
【００１１】過剰に消去されたセルによって生ずる別の
問題はプログラミング中の漏洩電流である。読出の場合
のように、プログラミングでは、正のビット線電圧がセ
ルの選択される列に印加され、正のワード線電圧は選択
されないワード線が接地される状態でセルの選択される
行に印加される。過剰に消去されたセルが選択されるビ
ット線上にあると、そのゲート上の０ボルトによりそれ
は漏洩電流を通電させる。特にプログラミング中にＶCC
を超えるビット線電圧を供給するためにチャージポンプ
が電力供給源２０２に必要な場合には、漏洩電流は選択
されるビット線上で利用可能な電力供給電流をオーバロ
ードするかもしれない。
【００１２】プログラミング中のこのような読出誤りお
よび漏洩電流を防止するために、上で論じた０．５Ｖの
制限のような最小のしきい値の制限値がすべてのセルに
おかれる。消去されたセルに対して最小のしきい値電圧
制限値を与えるために、しきい値収束法が用いられなけ
ればならない。いくつかの異なる収束法が製造業者によ
って用いられる。
【００１３】１つの収束法は、エス・ヤマダ（S.Yamad
a）らによる「単純なスタック化されたゲートフラッシ
ュＥＥＰＲＯＭのための自己収束消去スキーム（A Self
-Convergence Erasing Scheme For A Simple Stacked G
ate Flash EEPROM）」と題される論文に記載される（IE
EE技術要覧（IEEE Tech. Dig. ） IEDM １９９１、３
０７−３１０頁）。ヤマダに開示されるように、自己収
束は、消去されたメモリセルに約６ボルトのソース電圧
を印加する一方でセルのゲートおよびドレインを接地す
ることによって行なわれる。ヤマダにおいて達成される
自己収束の結果は、ソースおよびドレインに同じ電圧を
印加する一方で（これ以降ドレイン妨害電圧と呼ぶ）ソ
ースを接地することによって達成されてもよい。
【００１４】自己収束を説明するために、図３は、フラ
ッシュメモリセルのためのしきい値電圧（Ｖｔ）を、各
印加に対して異なる開始しきい値電圧での、ドレイン妨
害電圧印加時間の関数としてグラフで表したものであ
る。ｘ軸はドレイン妨害時間をミリ秒で表わし、ｙ軸は
メモリセルのしきい値電圧を表わす。図３に示されるよ
うに、約２Ｖより上のしきい値電圧、つまり紫外線（Ｕ
Ｖ）光によって消去される場合に得られるしきい値はド
レイン妨害電圧の影響を受けない。ドレイン妨害電圧の
影響によって、ＵＶ消去によるしきい値より下で消去さ
れる場合に得られるしきい値電圧は約０Ｖの定常状態の
しきい値電圧３００に収束する。
【００１５】ヤマダに記載される自己収束に伴う１つの
問題は、しきい値電圧を定常状態に収束するのに雪崩状
の熱い電子の注入と雪崩状の熱い正孔の注入との両方が
用いられるということである。ゲートへの雪崩状の熱い
正孔の注入は素子の劣化を引起こすことが知られてい
る。素子の劣化は素子の寿命および信頼性に影響する。
【００１６】図４は、しきい値電圧の定常状態への収束
を示すグラフ４０２とともに消去しきい値分布４００を
示すことによって、熱い電子注入と比較した熱い正孔注
入を示す。領域４１０は、線４２０によって示されるよ
うに、ドレイン妨害電圧が印加される場合に収束しな
い、ＵＶ消去しきい値より上のしきい値電圧を有するメ
モリセルを表わす。領域４１２は、メモリセルのしきい
値を定常状態のしきい値電圧４２２に減少させるために
ドレイン妨害電圧が印加される場合にフローティングゲ
ートに正孔が注入されるメモリセルを表わす。領域４１
４は、メモリセルのしきい値電圧を定常状態のしきい値
電圧４２２に増大させるために電子が注入されるメモリ
セルを表わす。
【００１７】ヤマダによって記載される自己収束に関連
する別の問題は、収束後に、収束されたしきい値と収束
されずにＵＶ消去しきい値の上に残るしきい値との間に
幅広いしきい値分布が存在するということである。
【００１８】ヤマダの自己収束法を改善する収束法は、
平成６年１１月３０日出願のジェイ・チェン（J.Chen）
ら（チェン）による「フラッシュＥＰＲＯＭおよびそれ
を動作させる方法」と題される平成６年特許願第２９６
７００号に開示される。チェンの収束法は、素子の劣化
を防ぐために熱い正孔注入を減少させ、収束後のしきい
値分布を少なくする。
【００１９】チェンの収束法においては、ヤマダと同様
に、ソースを接地した状態でドレイン妨害電圧が印加さ
れる。しかしながら、ヤマダにあるようにゲートを接地
する代わりに、チェンはより正のゲート電圧を印加して
しきい値電圧をより高い、より正の値に収束させる。
【００２０】図５は、しきい値電圧をドレイン妨害時間
の関数および異なるゲート電圧の関数としてグラフで表
わすことによって、自己収束中のより正のゲート電圧の
印加の効果を示す。データの３つのセットが図５に表わ
される。６．５ボルトのドレイン妨害電圧Ｖｄが３つの
データセットの各々に印加される。データトレース５０
２は、ヤマダにあるようにメモリセルのゲートで０ボル
トを印加することによって引出される。データトレース
５０４は０．５ボルトのゲート電圧を印加することによ
って引出され、データトレース５０６はゲートで１．０
ボルトを印加することによって引出される。データは、
ゲート電圧ＶG と収束されるセルの定常状態のしきい値
電圧との間に直接的な関係が本質的に存在することを示
す。
【００２１】図６は図４と同様に、しきい値電圧の定常
状態への収束を示すグラフ６０２とともに消去しきい値
分布６００を示すことによって、熱い正孔注入での自己
収束中のゲート電圧の印加の効果を示す。破線６２２は
しきい値分布６００への０Ｖのゲート電圧の印加によっ
て得られる定常状態のしきい値の位置を示す。線６２０
はドレイン妨害電圧の印加中に１．０Ｖのゲート電圧が
印加される定常状態のしきい値の位置を示す。消去分布
６００の領域６１４は、しきい値電圧を定常状態のしき
い値電圧に増加させるために、電子がフローティングゲ
ートに注入される領域を表わす。消去分布６００の領域
６１２は、しきい値電圧を定常状態のしきい値電圧に減
少させるために、正孔がフローティングゲートに注入さ
れる領域を表わす。ゲートに注入される電子の数つまり
領域６１４は、ゲートに注入される正孔の数つまり領域
６１２よりもはるかに大きい。図６の領域６１２および
６１４を図４の領域４１２および４１４と比較すると、
自己収束中のより正のゲート電圧ＶG の印加は電子注入
を実質的に増大させ正孔注入を実質的に減少させたこと
が示される。
【００２２】図６において線６２２に対立するものとし
ての線６２０によって示されるように、自己収束中によ
り正のゲート電圧を印加することによって、定常状態の
しきい値電圧はＵＶ消去しきい値より上のしきい値を有
するセルのしきい値に近づけられ得て、よりばらつきの
少ない消去後のしきい値電圧分布を与えることができ
る。
【００２３】ヤマダおよびチェンの収束法に伴う問題
は、収束のためにかなりの電力が必要なことである。消
去後において、有意な数の過剰に消去されたセルが０ボ
ルトより小さいしきい値電圧を有する。ドレイン妨害電
圧が印加されると、０ボルトのゲート電圧では過剰に消
去されたセルは導通する。セルが導通する状態では、ド
レイン妨害電圧を維持するためにさらに電流が必要であ
る。チェンに開示されるようにゲート電圧を増大させる
ことによって、より多くのセルが導通し、したがってド
レイン妨害電圧に必要な電流をさらに増大させる。
【００２４】電力が問題なのであれば、アレイセルのよ
り大きな部分を一度に消去するよりもむしろバイト単位
で収束を行なうことによって必要な電力が削減されても
よい、とチェンは提案した。しかしながら、バイト単位
の収束のために特定のセルを選択するための回路を加え
ることは、複雑性が増すとともに回路のためにさらなる
空間を必要として望ましくない。さらに、メモリ全体を
一度に消去することに対立することとしての、一度にメ
モリのわずかな部分のみを収束することのためにさらに
時間を必要とすることは望ましくない。
【００２５】電力供給を増大させることはさらに望まし
くない。バッテリにより電力供給されるノートブック型
コンピュータとともに現在利用される３Ｖ素子のような
低電力素子としてフラッシュメモリを提供するために
は、２０２のような電力供給源にチャージポンプを要し
て、プログラムおよび消去中に３Ｖより上の電圧を与え
てもよい。収束中の漏洩電流を克服するためにチャージ
ポンプのサイズを大きくするよう要求することは好まし
くない。
【００２６】
【発明の概要】この発明は、消去されたセルのしきい値
を、ヤマダおよびチェンと同様の、より大きい、より正
の値に収束するためにしきい値自己収束を利用する。
【００２７】この発明はさらに、熱い正孔注入を減少さ
せ、ヤマダよりばらつきの少ない、チェンと同等のしき
い値分布を達成する。
【００２８】この発明はさらに、ビット線上のすべての
過剰に消去されたビットがチェンにおいて提案されるよ
うにバイト単位でよりもむしろ並列に修正され得るよ
う、ヤマダおよびチェンの両方と比較して、しきい値収
束に必要な全電流を減少させる。
【００２９】必要な全電流を減少させることにより、こ
の発明は３Ｖ素子のような低電力素子において収束を可
能にするためにチャージポンプのサイズを大きくする必
要性をさらになくす。
【００３０】この発明は消去後にメモリセルのしきい値
電圧分布を収束するための方法である。この発明の方法
においては、ヤマダおよびチェンと同様に、ドレイン妨
害電圧はメモリアレイの１つ以上のビット線に印加され
る。しかしながら、ヤマダにあるような０Ｖの単一のゲ
ート電圧を印加するかまたはチェンにあるようにより正
の値を与える代わりに、この発明は負のゲート電圧ＶG
で過消去の修正を開始して次いで所望される最小のしき
い値に達するまでゲート電圧ＶG を段階的に増大させ
る。各ゲート電圧のステップは、熱い正孔注入を防止す
るために、ほんの短い時間期間の間印加される。
【００３１】自己収束を利用することによって、ヤマダ
およびチェンにあるように、この発明は消去されたセル
のしきい値が、より大きい、より正の値に収束すること
を可能にする。さらに、０より大きくなる、自己収束中
に印加されるゲート電圧を利用することによって、この
発明はヤマダよりもばらつきの小さい、チェンと同様の
しきい値分布をさらに達成する。
【００３２】負の初期値を有するゲート電圧を印加する
ことによって、ゲート電圧よりも高いしきい値を有する
過剰に消去されたセルであっても導通せず、ヤマダおよ
びチェンの両方と比較して収束中の漏洩電流を減少させ
る。収束中の漏洩電流を減少させることによって、この
発明は電力供給が制限される際にチェンにあるようなバ
イト単位よりもむしろ並列して過剰に消去されたビット
が修正されることを可能にして、チェンと比較して全体
の収束時間を短縮する。漏洩電流を低減することによっ
て、より小型のチャージポンプが利用されるかもしれな
いためチャージポンプがＶｃｃを超えて電圧を増大させ
るよう要求される場合に、この発明は３Ｖ素子のような
低電力素子において有用である。
【００３３】この発明のさらなる詳細は、添付される図
面を参照して説明される。
【００３４】
【詳細な説明】この発明は消去後のメモリセルのしきい
値電圧分布を収束するための方法である。この収束法
は、図１に示されるフラッシュＥＥＰＲＯＭセルおよび
図２に示されるアレイにおいて構成されるセルを含むメ
モリ構造に適用可能である。この発明の収束法は、既に
説明されたように消去パルスを絶え間なく与えることに
よって作り出されるであろう過剰に消去されたセルのし
きい値電圧を上昇するために適用される。
【００３５】この発明の収束法においては、ヤマダおよ
びチェンと同様に、ドレイン妨害電圧ＶD はメモリアレ
イの１つ以上のビット線に印加される。しかしながら、
ヤマダにあるように０Ｖの単一のゲート電圧を印加する
かまたはチェンにあるように単一のより正の値を与える
代わりに、この発明は負のゲート電圧ＶG で過消去の修
正を開始して次いで所望される最小のしきい値に達する
までゲート電圧ＶG を段階的に増大させる。
【００３６】自己収束を利用することによって、ヤマダ
およびチェンにあるように、この発明は消去されたセル
のしきい値を、ヤマダおよびチェンと同様の、より大き
い、より正の値に収束することを可能にする。さらに、
０より大きくなる、自己収束中に印加されるゲート電圧
を利用することによって、この発明はヤマダよりばらつ
きの小さい、チェンと同様のしきい値分布を達成する。
【００３７】このゲート電圧を印加することにおける１
つの問題は、チェンにおいて確認されるように、増加し
た熱い正孔注入が生じて素子の劣化を引起こすことであ
る。しかしながらこの発明は、各ゲート電圧を１００ミ
リ秒のようなほんのわずかな時間期間の間印加すること
によって、そのような熱い正孔注入を防止する。
【００３８】図７は、短いステップのゲートパルスを与
えることによって、収束するのに熱い電子注入を要する
セルは定常状態のしきい値に収束するが、収束するのに
熱い正孔注入を要するセルは定常状態のしきい値に収束
しないことを示す。図７は、メモリセルのためのしきい
値電圧を、ドレイン妨害電圧時間の関数として、および
図５と同様ではあるが印加される負のゲート電圧がさら
に加わった異なるゲート電圧の関数としてグラフに示
す。図７に示されるように、ＶG ＝−１．０Ｖの場合、
Ｖｔ＝−３．０Ｖで始まるしきい値を有するセルは１０
ｍｓでＶｔ＝−２．０Ｖに達することが期待され、Ｖｔ
＝−１．５Ｖのしきい値では１００ｍｓで達することが
期待される。しかしながら、ＶG ＝−１．０Ｖの場合で
は、熱い正孔注入を要する、Ｖｔ＝１．０Ｖで始まるセ
ルはＶｔ＝−１．５Ｖに達するのに１秒より長くかか
る。
【００３９】図８はこの発明の収束法のためにメモリセ
ルのアレイのすべてのビット線に印加されるゲート電圧
の例を示す。この例においては、ソースが接地される状
態で６．０Ｖのドレイン妨害電圧が印加される間に、ス
テップ状のゲート電圧ＶG が印加される。最初のゲート
電圧ＶG ＝−１．０Ｖでは、図７に示される特性を有す
る、すべてのセルのゲート電圧は１００ｍｓ後にＶｔ≧
−１．５Ｖでしきい値を有する。ゲート電圧ＶG は次い
で−０．７５Ｖに低減されて、最も負で消去されるしき
い値を１００ｍｓでＶｔ≧−１．０Ｖに再びシフトす
る。この手順は、ビット線上のセルのしきい値を予め定
められる値に徐々にシフトするために、Ｖ G レベルを徐
々に増加させる状態で繰返される。
【００４０】図８は印加されてもよい１続きのゲート電
圧のほんの一例である。チェンにおいて説明され、ジェ
イ・チェンらによる「過消去修正収束点Ｖｔｈの考察★
（Study of Over Erase Correction Convergence Point
Vth★）」と題される論文（ＡＭＤ技術会議（AMD Tec
h.Conf.）１９９４、６８頁）で説明されるように、セ
ルが収束する定常状態のしきい値Ｖｔｈ★は、各フラッ
シュＥＥＰＲＯＭセルの熱い電子の発生効率を含む他の
ファクタとともに与えられるゲート電圧ＶG およびドレ
イン妨害電圧ＶD の関数である。熱い電子の発生効率
は、個々の素子に対してばらつきがあるフローティング
ゲートへの熱い電子注入が生じる場合のチャネルにおけ
る電界の関数である。ゆえに、この発明の収束法のため
に印加されるソースおよびドレイン電圧と同様、ゲート
電圧の範囲はアレイにおける最初のしきい値分布と、セ
ルの電気的特性と、所望される収束しきい値Ｖｔｈ★と
に依存する。この発明に従う収束を与えるために、図２
の２０２のような電力供給源は素子の個々のパラメータ
に従ってゲート電圧とドレイン電圧とソース電圧とを印
加するよう制御されてもよい。
【００４１】自己収束中に負のゲート電圧をまず印加す
ることによって、この発明は漏洩電流における有意な低
減を可能にする。負のゲート電圧なら、過剰に消去され
たセルのしきい値が負のゲート電圧より上である場合、
過剰に消去されたセルであっても導通しない。導通する
過剰に消去されたセルがより少なければ、ヤマダにある
ような０ボルトのゲート電圧またはチェンにあるような
より正のゲート電圧を印加する場合に比べて、収束に必
要とされる電流がより少ない。
【００４２】収束中に必要とされる電流を低減すること
によって、この発明は電力供給が制限される際に、チェ
ンにあるようなバイト単位よりもむしろ並列して、ビッ
ト線上の過剰に消去されたビットを修正することを可能
にする。
【００４３】より小さい電流を利用することによって、
この発明は、３Ｖ素子のような低電力素子において必要
とされるであろうようにビット線の電圧がしきい値収束
中にチャージポンプによってチップＶｃｃを超えてポン
ピングされる必要がある場合に特に有益である。より小
さな電流が利用されるので、チャージポンプ回路のサイ
ズおよびしたがって全体のチップのダイのサイズが低減
され得る。
【００４４】この発明は特定性を持って上述されたが、
これは単に当業者に対してこの発明をどのように実施す
るかを教示するためだけのものである。多くの修正が前
掲の特許請求の範囲によって定義されるこの発明の範囲
内に入る。
【図面の簡単な説明】
【図１】典型的なフラッシュＥＥＰＲＯＭアレイセル２
の断面図である。
【図２】図１のメモリセルがアレイにおいてどのように
構成されるかを示す図である。
【図３】フラッシュメモリセルのためのしきい値電圧を
ドレイン妨害電圧印加時間の関数としてグラフで表わし
た図である。
【図４】熱い電子注入と比較した場合の熱い正孔注入を
示すために、しきい値電圧の定常状態への収束を示すグ
ラフとともに消去しきい値分布を示す図である。
【図５】自己収束中に異なるゲート電圧を印加すること
の効果を示すために、しきい値電圧をドレイン妨害時間
の関数および異なるゲート電圧の関数としてグラフで示
した図である。
【図６】熱い正孔注入でゲート電圧を印加することの効
果を示すために、しきい値電圧の定常状態への収束を示
すグラフとともに消去しきい値分布を示す図である。
【図７】図５と同様に、フラッシュメモリセルのための
しきい値電圧をドレイン妨害電圧時間の関数および異な
るゲート電圧の関数としてグラフで示して、この発明に
おいて短いゲートパルスを与えることが熱い正孔注入を
最小限にすることを示す図である。
【図８】この発明の収束法のための、メモリセルのアレ
イのすべてのビット線に印加されるゲート電圧の例を示
す図である。
【符号の説明】
２ フラッシュＥＥＰＲＯＭアレイセル ４ 基板 ６ ソース ８ ドレイン １０ フローティングゲート １２ 制御ゲート ２００ メモリセルアレイ ２０２ 電力供給源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナダー・ラジー アメリカ合衆国、94303 カリフォルニア 州、パロ・アルト、グリーア・ロード、 614 (72)発明者 リー・イー・クリーブランド アメリカ合衆国、95051 カリフォルニア 州、サンタ・クラーラ、セント・マリス・ プレイス、3428 (72)発明者 ジアン・チェン アメリカ合衆国、94129 カリフォルニア 州、サン・ホーゼイ、キャッスル・グレ ン・アベニュ、5476 (72)発明者 シェーン・ホルマー アメリカ合衆国、95129 カリフォルニア 州、サン・ホーゼイ、ブラックフォード・ アベニュ、4390 (54)【発明の名称】 メモリセルが消去された後にフラッシュメモリアレイにおけるメモリセルのしきい値電圧を収束 する方法、およびその方法に従ってメモリセルのしきい値電圧を収束するためのゲート電圧およ びドレイン電圧を印加するよう電力源が制御されるフラッシュメモリアレイ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルが消去された後でフラッシュ
    メモリアレイにおいてメモリセルのしきい値電圧を収束
    する方法であって、 ゲート電圧を初期値に設定するステップと、 メモリセルのゲートにゲート電圧を印加しながらある時
    間メモリセルのドレインにドレイン電圧を印加するステ
    ップと、 ゲート電圧を正の方向に増加させ、ゲート電圧が予め定
    められる値よりも下である場合には前のステップを繰返
    すステップとの連続するステップを含む、メモリセルが
    消去された後でフラッシュメモリアレイにおいてメモリ
    セルのしきい値電圧を収束する方法。
  2. 【請求項２】 ゲート電圧の初期値は負の値である、請
    求項１に記載の方法。
  3. 【請求項３】 ドレイン電圧が印加される時間期間は、
    熱い電子注入によってセルが定常状態のしきい値電圧に
    収束するのに十分長く、かつ熱い正孔注入によってセル
    が定常状態のしきい値電圧に収束するのを防ぐよう十分
    短い、請求項１に記載の方法。
  4. 【請求項４】 ドレイン電圧が印加される時間期間は、
    熱い正孔注入を実質的に防止するほど十分短い、請求項
    １に記載の方法。
  5. 【請求項５】 ドレイン電圧が印加される時間期間は、
    実質的に１００ｍｓである、請求項１に記載の方法。
  6. 【請求項６】 ゲート電圧が予め定められる値に達する
    ときメモリセルのしきい値電圧は０ボルトより上であ
    る、請求項１に記載の方法。
  7. 【請求項７】 請求項１の方法に従ってメモリセルのし
    きい値電圧を収束するためのゲート電圧およびドレイン
    電圧を印加するよう電力源が制御されるフラッシュメモ
    リアレイ。
  8. 【請求項８】 メモリセルが消去された後でフラッシュ
    メモリアレイにおいてメモリセルのしきい値電圧を収束
    する方法であって、 メモリセルのドレインにドレイン電圧を印加する一方
    で、いくつかのメモリセルが定常状態の電圧に収束する
    のを可能にするほど十分長くかつ定常状態の電圧に収束
    するであろうすべてのセルが収束するのを防ぐほど十分
    短い時間期間の間、第１のゲート電圧を印加するステッ
    プと、 メモリセルのドレインにドレイン電圧を印加する一方
    で、定常状態の電圧に収束するすべてのメモリセルが収
    束することを可能にするほど十分長い時間期間の間、第
    １のゲート電圧よりも正の値を有する第２のゲート電圧
    を印加するステップとの連続するステップを含む方法。
  9. 【請求項９】 電力源はドレイン電圧を与えるためにチ
    ャージポンプを利用し、チャージポンプは、ドレイン電
    圧を供給するのに必要なサイズが、請求項８の第１のス
    テップを用いることなく第２のステップを用いることに
    よってしきい値を収束するのに利用されるチャージポン
    プのために必要なサイズより小さい、請求項８に記載の
    方法。
  10. 【請求項１０】 ドレイン電圧を供給するのに必要な電
    流は、請求項８の第１のステップを用いることなく第２
    のステップを用いることによってしきい値を収束するの
    に必要な電流よりも小さい、請求項８に記載の方法。
  11. 【請求項１１】 メモリセルが消去された後でフラッシ
    ュメモリアレイにおいてメモリセルのしきい値電圧を収
    束する方法であって、 メモリセルのドレインにドレイン電圧を印加しながら複
    数のゲート電圧パルスを与えるステップを含み、第１の
    ゲート電圧パルス後の各ゲート電圧パルスは前のゲート
    電圧パルスよりも正の値を有し、各ゲート電圧パルス
    は、熱い電子注入によってセルが定常状態のしきい値電
    圧に収束するのに十分長くかつ熱い正孔注入によってセ
    ルが定常状態のしきい値電圧に収束するのを防ぐほど十
    分短い時間期間の間印加される、方法。
  12. 【請求項１２】 与えられる第１のゲート電圧パルスは
    負の値を有する、請求項１１に記載の方法。
  13. 【請求項１３】 複数のゲート電圧パルスの最後のパル
    スが与えられた後、メモリセルのしきい値電圧は０ボル
    トより上である、請求項１１に記載の方法。
JP16552695A 1994-07-01 1995-06-30 メモリセルが消去された後にフラッシュメモリアレイにおけるメモリセルのしきい値電圧を収束する方法、およびその方法に従ってメモリセルのしきい値電圧を収束するためのゲート電圧およびドレイン電圧を印加するよう電力源が制御されるフラッシュメモリアレイ Withdrawn JPH0855487A (ja)

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