JPH0855845A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0855845A JPH0855845A JP18917394A JP18917394A JPH0855845A JP H0855845 A JPH0855845 A JP H0855845A JP 18917394 A JP18917394 A JP 18917394A JP 18917394 A JP18917394 A JP 18917394A JP H0855845 A JPH0855845 A JP H0855845A
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- selective
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し、従来の通常の
ＬＯＣＯＳ法を用いながらバーズ・ビークを減少させ、
素子活性領域の面積占有比率を大きくすることによりコ
ンタクトホールと素子活性領域との位置合わせの余裕度
を確保する。 【構成】 一度の製造工程で形成した選択酸化用マスク
層３を、二度パターニングすることにより二度の選択酸
化を行い、内部回路領域には相対的に薄い素子間分離用
選択酸化膜１０を形成し、周辺回路領域には内部回路領
域の選択酸化膜よりも厚い素子間分離用選択酸化膜１１
を形成する。
ＬＯＣＯＳ法を用いながらバーズ・ビークを減少させ、
素子活性領域の面積占有比率を大きくすることによりコ
ンタクトホールと素子活性領域との位置合わせの余裕度
を確保する。 【構成】 一度の製造工程で形成した選択酸化用マスク
層３を、二度パターニングすることにより二度の選択酸
化を行い、内部回路領域には相対的に薄い素子間分離用
選択酸化膜１０を形成し、周辺回路領域には内部回路領
域の選択酸化膜よりも厚い素子間分離用選択酸化膜１１
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、特に、ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）やＳＲＡＭ（スタティック
・ランダム・アクセス・メモリ）等のＭＯＳ型半導体集
積回路装置の素子間分離領域の形成方法に関するもので
ある。
関するものであり、特に、ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）やＳＲＡＭ（スタティック
・ランダム・アクセス・メモリ）等のＭＯＳ型半導体集
積回路装置の素子間分離領域の形成方法に関するもので
ある。
【０００２】
【従来の技術】従来、半導体集積回路装置の集積度を向
上させていく場合に、コンタクトホールとトランジスタ
等の素子活性領域との位置合わせが問題になっていた。
集積度の向上に伴って、コンタクトホールの径も素子活
性領域及び配線層の線幅も共に縮小されるが、コンタク
トホールの縮率（縮尺率）の方が素子活性領域及び配線
層の線幅の縮率よりも小さくなる。
上させていく場合に、コンタクトホールとトランジスタ
等の素子活性領域との位置合わせが問題になっていた。
集積度の向上に伴って、コンタクトホールの径も素子活
性領域及び配線層の線幅も共に縮小されるが、コンタク
トホールの縮率（縮尺率）の方が素子活性領域及び配線
層の線幅の縮率よりも小さくなる。
【０００３】これは、コンタクトホール或いは配線パタ
ーンを形成するためのレジストの形状、即ち、残しパタ
ーンと抜きパターンとの精度の差によるものであり、精
度の良いパターンの形成が容易な残しパターン、即ち、
配線パターンの線幅の寸法は容易に小さくできるが、精
度の良いパターンの形成が難しい抜きパターン、即ち、
コンタクトホールの寸法は容易に小さくできないためで
ある。
ーンを形成するためのレジストの形状、即ち、残しパタ
ーンと抜きパターンとの精度の差によるものであり、精
度の良いパターンの形成が容易な残しパターン、即ち、
配線パターンの線幅の寸法は容易に小さくできるが、精
度の良いパターンの形成が難しい抜きパターン、即ち、
コンタクトホールの寸法は容易に小さくできないためで
ある。
【０００４】また、素子動作からみて、未開口のコンタ
クトホールが存在した場合、素子の動作に与える影響が
大きいため、コンタクトホールにマージンをもたせる場
合もあり、この場合にもコンタクトホールの縮率の方が
素子活性領域及び配線層の線幅の縮率よりも小さくな
る。
クトホールが存在した場合、素子の動作に与える影響が
大きいため、コンタクトホールにマージンをもたせる場
合もあり、この場合にもコンタクトホールの縮率の方が
素子活性領域及び配線層の線幅の縮率よりも小さくな
る。
【０００５】したがって、集積度を向上させていった場
合には、コンタクトホールと素子活性領域との位置合わ
せの際に、コンタクトホールの径の縮率が素子活性領域
の縮率よりも小さくなり、そのしわ寄せが位置合わせに
きてしまい、位置合わせ余裕を十分にとれないという問
題があった。
合には、コンタクトホールと素子活性領域との位置合わ
せの際に、コンタクトホールの径の縮率が素子活性領域
の縮率よりも小さくなり、そのしわ寄せが位置合わせに
きてしまい、位置合わせ余裕を十分にとれないという問
題があった。
【０００６】このような問題は、特に、ＤＲＡＭやＳＲ
ＡＭ等のセル領域の位置合わせにおいて重要な問題とな
り、このコンタクトホールの位置ずれがＤＲＡＭやＳＲ
ＡＭ等の製造歩留りに大きく影響している。
ＡＭ等のセル領域の位置合わせにおいて重要な問題とな
り、このコンタクトホールの位置ずれがＤＲＡＭやＳＲ
ＡＭ等の製造歩留りに大きく影響している。
【０００７】このような問題を解決するために、同じ面
積のセル領域の中においてトランジスタ等の素子活性領
域をなるべく大きく取るために素子間分離用絶縁膜、即
ち、ＬＯＣＯＳ膜（選択酸化膜）のバーズ・ビークを減
少させることが試みられている。
積のセル領域の中においてトランジスタ等の素子活性領
域をなるべく大きく取るために素子間分離用絶縁膜、即
ち、ＬＯＣＯＳ膜（選択酸化膜）のバーズ・ビークを減
少させることが試みられている。
【０００８】その一つの解決方法として、従来の通常の
ＬＯＣＯＳ法を改良したポリバッファＬＯＣＯＳ法があ
り、これは、半導体基板の全面に多結晶シリコン膜を堆
積させたのち、シリコン窒化膜パターンをマスクとして
ウエット酸化（Ｗｅｔ酸化）することにより多結晶シリ
コンを酸化して素子間分離用絶縁膜を形成するものであ
る。
ＬＯＣＯＳ法を改良したポリバッファＬＯＣＯＳ法があ
り、これは、半導体基板の全面に多結晶シリコン膜を堆
積させたのち、シリコン窒化膜パターンをマスクとして
ウエット酸化（Ｗｅｔ酸化）することにより多結晶シリ
コンを酸化して素子間分離用絶縁膜を形成するものであ
る。
【０００９】
【発明が解決しようとする課題】しかし、上記のような
ポリバッファＬＯＣＯＳ法を用いた場合にも、未だ十分
にバーズ・ビークを減少させることができず、また、得
られた素子分離形状が良好でないという問題もあり、集
積度を十分向上させることが困難であった。
ポリバッファＬＯＣＯＳ法を用いた場合にも、未だ十分
にバーズ・ビークを減少させることができず、また、得
られた素子分離形状が良好でないという問題もあり、集
積度を十分向上させることが困難であった。
【００１０】したがって、本発明は、従来の通常のＬＯ
ＣＯＳ法を用いながらバーズ・ビークを減少させ、素子
活性領域の面積占有比率を大きくすることによりコンタ
クトホールと素子活性領域との位置合わせの余裕度を確
保することを目的とする。
ＣＯＳ法を用いながらバーズ・ビークを減少させ、素子
活性領域の面積占有比率を大きくすることによりコンタ
クトホールと素子活性領域との位置合わせの余裕度を確
保することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、半導体装置の
製造方法において、一度の製造工程で形成した選択酸化
用マスク層（図２の３）を、二度パターニングすること
により二度の選択酸化を行い、内部回路領域には相対的
に薄い素子間分離用選択酸化膜（図２の１０）を形成
し、周辺回路領域には内部回路領域の選択酸化膜（図２
の１０）よりも厚い素子間分離用選択酸化膜（図２の１
１）を形成したことを特徴とするものである。
製造方法において、一度の製造工程で形成した選択酸化
用マスク層（図２の３）を、二度パターニングすること
により二度の選択酸化を行い、内部回路領域には相対的
に薄い素子間分離用選択酸化膜（図２の１０）を形成
し、周辺回路領域には内部回路領域の選択酸化膜（図２
の１０）よりも厚い素子間分離用選択酸化膜（図２の１
１）を形成したことを特徴とするものである。
【００１２】
【作用】内部回路用素子領域における素子間分離用選択
酸化膜は一度の選択酸化工程で形成されるので、二度の
選択酸化工程で形成される周辺回路用素子領域における
素子間分離用選択酸化膜より薄くすることができるの
で、内部回路用素子領域においてバーズ・ビークが減少
し、周辺回路用素子領域においては相対的に厚い素子間
分離用選択酸化膜によって高い絶縁耐圧を維持する。
酸化膜は一度の選択酸化工程で形成されるので、二度の
選択酸化工程で形成される周辺回路用素子領域における
素子間分離用選択酸化膜より薄くすることができるの
で、内部回路用素子領域においてバーズ・ビークが減少
し、周辺回路用素子領域においては相対的に厚い素子間
分離用選択酸化膜によって高い絶縁耐圧を維持する。
【００１３】
【実施例】図１及び図２は本発明の第１実施例である第
１の選択酸化工程で周辺回路用素子領域（周辺部）に厚
い選択酸化膜を形成する素子間分離領域の製造工程を説
明する図である。なお、図においては、便宜上、内部回
路領域（セル部）及び周辺回路領域（周辺部）とを一領
域ずつ近接させて表すものである。
１の選択酸化工程で周辺回路用素子領域（周辺部）に厚
い選択酸化膜を形成する素子間分離領域の製造工程を説
明する図である。なお、図においては、便宜上、内部回
路領域（セル部）及び周辺回路領域（周辺部）とを一領
域ずつ近接させて表すものである。
【００１４】図１（ａ）参照 まず、シリコン半導体基板１の温度を９００℃にした状
態で塩酸酸化法により初期酸化して１００Åの厚さのパ
ッド酸化膜２を形成した後、その上にＣＶＤ法により１
５００Åの厚さのシリコン窒化膜３を堆積する。 図１（ｂ）参照 次いで、周辺回路領域の選択酸化領域に対応するパター
ンが、抜けパターンになるようにフォトレジストをエッ
チングすることにより、フォトレジストパターン４を形
成する。
態で塩酸酸化法により初期酸化して１００Åの厚さのパ
ッド酸化膜２を形成した後、その上にＣＶＤ法により１
５００Åの厚さのシリコン窒化膜３を堆積する。 図１（ｂ）参照 次いで、周辺回路領域の選択酸化領域に対応するパター
ンが、抜けパターンになるようにフォトレジストをエッ
チングすることにより、フォトレジストパターン４を形
成する。
【００１５】図１（ｃ）参照 次いで、フォトレジストパターン４をマスクとしてシリ
コン窒化膜３の露出部をエッチング除去した後、フォト
レジストパターン４を除去する。 図１（ｄ）参照 次いで、基板温度を９００℃にした状態でＷｅｔ酸化す
ることにより２５００Åの厚の選択酸化膜６を形成す
る。
コン窒化膜３の露出部をエッチング除去した後、フォト
レジストパターン４を除去する。 図１（ｄ）参照 次いで、基板温度を９００℃にした状態でＷｅｔ酸化す
ることにより２５００Åの厚の選択酸化膜６を形成す
る。
【００１６】図２（ｅ）参照 次いで、新たなフォトレジストを塗布したのち、内部回
路領域（セル部）の選択酸化領域、即ち、ウエル酸化領
域８に対応するパターンが、抜けパターンになるように
フォトレジストをエッチングすることにより、第２のフ
ォトレジストパターン７を形成する。
路領域（セル部）の選択酸化領域、即ち、ウエル酸化領
域８に対応するパターンが、抜けパターンになるように
フォトレジストをエッチングすることにより、第２のフ
ォトレジストパターン７を形成する。
【００１７】図２（ｆ）参照 次いで、フォトレジストパターン７をマスクとしてシリ
コン窒化膜３の露出部をエッチング除去したのち、フォ
トレジストパターン７を除去し、ウエル形成用のボロン
（Ｂ）を１８０ＫｅＶの加速エネルギーで１×１０13ｃ
ｍ-2のドーズ量をイオン注入することにより約０．６μ
ｍの深さにイオン注入領域９を形成する。
コン窒化膜３の露出部をエッチング除去したのち、フォ
トレジストパターン７を除去し、ウエル形成用のボロン
（Ｂ）を１８０ＫｅＶの加速エネルギーで１×１０13ｃ
ｍ-2のドーズ量をイオン注入することにより約０．６μ
ｍの深さにイオン注入領域９を形成する。
【００１８】図２（ｇ）参照 次いで、基板温度を９００℃にした状態で塩酸酸化する
ことにより約５００Åのウエル酸化膜１０を形成する
が、このウエル酸化の際に、選択酸化領域５もさらに酸
化されて厚さの増大した選択酸化膜１１が形成される。
なお、ウエル酸化とは、窒素雰囲気中でのウエル領域の
活性化アニールの際に、シリコン半導体基板１の表面に
シリコン窒化膜或いはシリコンオキシナイトライド膜が
形成され、ゲート酸化膜の膜質に悪影響を及ぼすのを防
止するために、アニールに先立って形成する５００Å程
度の酸化膜を形成するための酸化である。
ことにより約５００Åのウエル酸化膜１０を形成する
が、このウエル酸化の際に、選択酸化領域５もさらに酸
化されて厚さの増大した選択酸化膜１１が形成される。
なお、ウエル酸化とは、窒素雰囲気中でのウエル領域の
活性化アニールの際に、シリコン半導体基板１の表面に
シリコン窒化膜或いはシリコンオキシナイトライド膜が
形成され、ゲート酸化膜の膜質に悪影響を及ぼすのを防
止するために、アニールに先立って形成する５００Å程
度の酸化膜を形成するための酸化である。
【００１９】ついで、基板温度を約１１００℃にした状
態で、窒素雰囲気中で３００分アニールすることによ
り、注入したイオンを拡散・活性化することにより深さ
約３．０μｍのウエル領域１２を形成したのち、ボロン
を１８０ＫｅＶの加速エネルギーで５×１０13ｃｍ-2の
ドーズ量をイオン注入することにより増大した選択酸化
膜１１に接するようにチャネルカット領域１３を形成す
る。
態で、窒素雰囲気中で３００分アニールすることによ
り、注入したイオンを拡散・活性化することにより深さ
約３．０μｍのウエル領域１２を形成したのち、ボロン
を１８０ＫｅＶの加速エネルギーで５×１０13ｃｍ-2の
ドーズ量をイオン注入することにより増大した選択酸化
膜１１に接するようにチャネルカット領域１３を形成す
る。
【００２０】この場合、内部回路領域においては、深い
領域にチャネルカット用のイオンが注入されチャネルカ
ット領域としてはあまり機能しないものの、内部回路領
域において必要とされる絶縁耐圧はあまり高くないの
で、格別の問題は生じない。
領域にチャネルカット用のイオンが注入されチャネルカ
ット領域としてはあまり機能しないものの、内部回路領
域において必要とされる絶縁耐圧はあまり高くないの
で、格別の問題は生じない。
【００２１】図２（ｈ）参照 最後に、選択酸化の際のマスクとなったシリコン窒化膜
３を除去することにより、ウエル酸化膜１０、即ち、薄
い選択酸化膜で分離された内部回路用素子活性領域と厚
い選択酸化膜１１で分離された周辺回路素子用活性領域
とが画定される。
３を除去することにより、ウエル酸化膜１０、即ち、薄
い選択酸化膜で分離された内部回路用素子活性領域と厚
い選択酸化膜１１で分離された周辺回路素子用活性領域
とが画定される。
【００２２】なお、上記実施例における各製造条件は、
記載されている具体的数値に限定されるものではなく、
例えば、初期酸化膜２の厚さは５０〜１００Åの範囲
で、窒化膜３の厚さは１０００〜１５００Åの範囲で、
選択酸化膜６の厚さは２０００〜４０００Åの範囲で、
ウエル酸化膜１０の厚さは３００〜６００Åの範囲であ
れば良い。また、ウエル形成用のイオン注入も、シリコ
ン窒化膜３や選択酸化膜６を透過する加速エネルギーで
イオンを打ち込む必要があり、シリコン窒化膜３や選択
酸化膜６の厚さに応じて、加速エネルギーを適宜決定す
るものである。
記載されている具体的数値に限定されるものではなく、
例えば、初期酸化膜２の厚さは５０〜１００Åの範囲
で、窒化膜３の厚さは１０００〜１５００Åの範囲で、
選択酸化膜６の厚さは２０００〜４０００Åの範囲で、
ウエル酸化膜１０の厚さは３００〜６００Åの範囲であ
れば良い。また、ウエル形成用のイオン注入も、シリコ
ン窒化膜３や選択酸化膜６を透過する加速エネルギーで
イオンを打ち込む必要があり、シリコン窒化膜３や選択
酸化膜６の厚さに応じて、加速エネルギーを適宜決定す
るものである。
【００２３】図３及び図４は本発明の第２実施例である
第１の選択酸化工程で周辺回路領域（周辺部）に薄いウ
エル酸化膜を形成する素子間分離領域の製造工程を説明
する図である。なお、図においては、便宜上、内部回路
領域（セル部）及び周辺回路領域（周辺部）とを一領域
ずつ近接させて表すものである。
第１の選択酸化工程で周辺回路領域（周辺部）に薄いウ
エル酸化膜を形成する素子間分離領域の製造工程を説明
する図である。なお、図においては、便宜上、内部回路
領域（セル部）及び周辺回路領域（周辺部）とを一領域
ずつ近接させて表すものである。
【００２４】図３（ａ）乃至（ｃ）参照 第２の実施例における図３（ａ）乃至（ｃ）の工程のシ
リコン窒化膜３パターンを形成する目的はウエル酸化膜
形成用であり、第１の実施例における選択酸化膜形成用
という目的と相違しているものの、工程自体は第１の実
施例における図１（ａ）乃至（ｃ）の工程と全く同一で
あるので説明を省略する。
リコン窒化膜３パターンを形成する目的はウエル酸化膜
形成用であり、第１の実施例における選択酸化膜形成用
という目的と相違しているものの、工程自体は第１の実
施例における図１（ａ）乃至（ｃ）の工程と全く同一で
あるので説明を省略する。
【００２５】図３（ｄ）参照 図３（ｃ）に示すシリコン窒化膜３にウエル酸化領域８
に相当する開口部を形成したのち、ウエル形成用のボロ
ンを１８０ＫｅＶの加速エネルギーで１×１０ 13ｃｍ-2
のドーズ量をイオン注入することにより約０．６μｍの
深さにイオン注入領域を形成する。次いで、基板温度を
９００℃にした状態で塩酸酸化することにより約５００
Åのウエル酸化膜１０を形成したのち、基板温度を約１
１００℃の温度にした状態で窒素雰囲気中で３００分ア
ニールすることにより注入した不純物を拡散・活性化し
てウエル領域１２を形成する。
に相当する開口部を形成したのち、ウエル形成用のボロ
ンを１８０ＫｅＶの加速エネルギーで１×１０ 13ｃｍ-2
のドーズ量をイオン注入することにより約０．６μｍの
深さにイオン注入領域を形成する。次いで、基板温度を
９００℃にした状態で塩酸酸化することにより約５００
Åのウエル酸化膜１０を形成したのち、基板温度を約１
１００℃の温度にした状態で窒素雰囲気中で３００分ア
ニールすることにより注入した不純物を拡散・活性化し
てウエル領域１２を形成する。
【００２６】図４（ｅ）参照 次いで、新たなフォトレジストを塗布したのち、内部回
路領域（セル部）の選択酸化領域５に対応するパターン
が、抜けパターンになるようにフォトレジストをエッチ
ングすることにより、第２のフォトレジストパターン７
を形成する。
路領域（セル部）の選択酸化領域５に対応するパターン
が、抜けパターンになるようにフォトレジストをエッチ
ングすることにより、第２のフォトレジストパターン７
を形成する。
【００２７】図４（ｆ）参照 次いで、フォトレジストパターン７をマスクとしてシリ
コン窒化膜３の露出部をエッチング除去したのち、フォ
トレジストパターン７を除去し、チャネルカット領域形
成用のボロンをシリコン窒化膜３を透過しない程度の２
０ＫｅＶの加速エネルギーで５×１０13ｃｍ-2のドーズ
量をイオン注入することにより浅いチャネルカット領域
１３を形成する。
コン窒化膜３の露出部をエッチング除去したのち、フォ
トレジストパターン７を除去し、チャネルカット領域形
成用のボロンをシリコン窒化膜３を透過しない程度の２
０ＫｅＶの加速エネルギーで５×１０13ｃｍ-2のドーズ
量をイオン注入することにより浅いチャネルカット領域
１３を形成する。
【００２８】図４（ｇ）参照 次いで、基板温度を９００℃にした状態でＷｅｔ酸化す
ることにより約２５００Åの選択酸化膜６を形成する
が、この選択酸化の際に、ウエル酸化領域８もさらに酸
化されて厚さの増大した選択酸化膜１１が形成される。
ることにより約２５００Åの選択酸化膜６を形成する
が、この選択酸化の際に、ウエル酸化領域８もさらに酸
化されて厚さの増大した選択酸化膜１１が形成される。
【００２９】図４（ｈ）参照 最後に、選択酸化の際のマスクとなったシリコン窒化膜
３を除去することにより、選択酸化膜６で分離された内
部回路用素子活性領域と厚い増大した選択酸化膜１１で
分離された周辺回路素子用活性領域とが画定される。
３を除去することにより、選択酸化膜６で分離された内
部回路用素子活性領域と厚い増大した選択酸化膜１１で
分離された周辺回路素子用活性領域とが画定される。
【００３０】第２の実施例においては、内部回路領域の
素子間分離用の選択酸化膜は第１の実施例と比べて厚く
なっているものの、従来の一度の選択酸化工程により内
部回路領域及び周辺回路領域の素子間分離用選択酸化膜
を形成した場合と比べて、集積度が向上する。
素子間分離用の選択酸化膜は第１の実施例と比べて厚く
なっているものの、従来の一度の選択酸化工程により内
部回路領域及び周辺回路領域の素子間分離用選択酸化膜
を形成した場合と比べて、集積度が向上する。
【００３１】なお、上記第２の実施例における各製造条
件は、記載されている具体的数値に限定されるものでは
なく、上記の第１の実施例と同様工程においては第１の
実施例と同様の範囲で行っても良いものである。
件は、記載されている具体的数値に限定されるものでは
なく、上記の第１の実施例と同様工程においては第１の
実施例と同様の範囲で行っても良いものである。
【００３２】また、上記の各実施例においては、シリコ
ン半導体基板の導電型については言及されていないもの
の、ＤＲＡＭ等においては、一般的にはｎチャネル型Ｍ
ＯＳＦＥＴを形成するものであるので、ｐ型不純物であ
るボロンのイオン注入によりｐ型ウエルが形成されれば
良く、ｎ型基板でもｐ型基板でも良いものである。
ン半導体基板の導電型については言及されていないもの
の、ＤＲＡＭ等においては、一般的にはｎチャネル型Ｍ
ＯＳＦＥＴを形成するものであるので、ｐ型不純物であ
るボロンのイオン注入によりｐ型ウエルが形成されれば
良く、ｎ型基板でもｐ型基板でも良いものである。
【００３３】また、上記各実施例においては、各領域に
設ける具体的素子構造は示していないものの、本発明
は、ＤＲＡＭ或いはＳＲＡＭ等のＭＯＳ型半導体集積回
路装置に限られるものでなく、バイポーラ型半導体集積
回路装置或いはＢＩ−ＭＯＳ型半導体集積回路装置も対
象とするものである。
設ける具体的素子構造は示していないものの、本発明
は、ＤＲＡＭ或いはＳＲＡＭ等のＭＯＳ型半導体集積回
路装置に限られるものでなく、バイポーラ型半導体集積
回路装置或いはＢＩ−ＭＯＳ型半導体集積回路装置も対
象とするものである。
【００３４】
【発明の効果】本発明によれば、従来の通常のＬＯＣＯ
Ｓ法を用いながら二度選択酸化を行うことにより、周辺
回路領域においては、素子間分離用の選択酸化膜を厚く
形成して絶縁耐圧を高くすると共に、高集積化が要求さ
れる内部回路領域においては、素子間分離用の選択酸化
膜を薄く形成してバーズ・ビークを減少させることがで
きる。したがって、素子活性領域の面積占有比率を大き
くすることによりコンタクトホールと素子活性領域との
位置合わせの余裕度を確保することができるので、製造
歩留りを向上することができる。
Ｓ法を用いながら二度選択酸化を行うことにより、周辺
回路領域においては、素子間分離用の選択酸化膜を厚く
形成して絶縁耐圧を高くすると共に、高集積化が要求さ
れる内部回路領域においては、素子間分離用の選択酸化
膜を薄く形成してバーズ・ビークを減少させることがで
きる。したがって、素子活性領域の面積占有比率を大き
くすることによりコンタクトホールと素子活性領域との
位置合わせの余裕度を確保することができるので、製造
歩留りを向上することができる。
【図１】本発明の第１の実施例の途中までの製造工程を
説明する図である。
説明する図である。
【図２】本発明の第１の実施例の図１以降の製造工程を
説明する図である。
説明する図である。
【図３】本発明の第２の実施例の途中までの製造工程を
説明する図である。
説明する図である。
【図４】本発明の第２の実施例の図３以降の製造工程を
説明する図である。
説明する図である。
１ シリコン半導体基板 ２ パッド酸化膜 ３ シリコン窒化膜 ４ フォトレジストパターン ５ 選択酸化領域 ６ 選択酸化膜 ７ 第２のフォトレジストパターン ８ ウエル酸化領域 ９ イオン注入領域 １０ ウエル酸化膜 １１ 増大した選択酸化膜 １２ ウエル領域 １３ チャネルカット領域
Claims (8)
- 【請求項１】 一度の製造工程で形成した選択酸化用マ
スク層を、二度パターニングすることにより二度の選択
酸化を行い、内部回路領域には相対的に薄い素子間分離
用選択酸化膜を形成し、周辺回路領域には内部回路領域
の選択酸化膜よりも厚い素子間分離用選択酸化膜を形成
することを特徴とする半導体装置の製造方法。 - 【請求項２】 上記周辺回路領域に設ける上記選択酸化
膜は、二度の選択酸化工程で形成されることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記二度の選択酸化工程のうちの二度目
の選択酸化工程がウエル酸化工程であることを特徴とす
る請求項２記載の半導体装置の製造方法。 - 【請求項４】 上記二度の選択酸化工程における二度目
の選択酸化工程の後に、チャネルカット領域を形成する
ためにイオン注入を行うことを特徴とする請求項３記載
の半導体装置の製造方法。 - 【請求項５】 上記二度の選択酸化工程のうちの一度目
の選択酸化工程がウエル酸化工程であることを特徴とす
る請求項２記載の半導体装置の製造方法。 - 【請求項６】 上記二度の選択酸化工程における一度目
の選択酸化工程の後で、且つ、二度目の選択酸化工程の
前にチャネルカット領域を形成するためにイオン注入を
行うことを特徴とする請求項５記載の半導体装置の製造
方法。 - 【請求項７】 上記内部回路領域に設ける上記選択酸化
膜は、二度目の選択酸化工程により形成されることを特
徴とする請求項１乃至６のいずれか１項に記載の半導体
装置の製造方法。 - 【請求項８】 上記二度の選択酸化工程における一度目
の選択酸化工程の後に、ウエル領域を形成するための不
純物を半導体基板にイオン注入することを特徴とする請
求項１乃至７のいずれか１項に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18917394A JPH0855845A (ja) | 1994-08-11 | 1994-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18917394A JPH0855845A (ja) | 1994-08-11 | 1994-08-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855845A true JPH0855845A (ja) | 1996-02-27 |
Family
ID=16236709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18917394A Withdrawn JPH0855845A (ja) | 1994-08-11 | 1994-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008252A1 (en) * | 1996-08-22 | 1998-02-26 | Advanced Micro Devices, Inc. | Method for differential fieldox growth |
-
1994
- 1994-08-11 JP JP18917394A patent/JPH0855845A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008252A1 (en) * | 1996-08-22 | 1998-02-26 | Advanced Micro Devices, Inc. | Method for differential fieldox growth |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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