JPH0855921A - フラッシュｅｅｐｒｏｍメモリ・アレイおよびそのバイアス方法 - Google Patents

フラッシュｅｅｐｒｏｍメモリ・アレイおよびそのバイアス方法

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JPH0855921A
JPH0855921A JP7093229A JP9322995A JPH0855921A JP H0855921 A JPH0855921 A JP H0855921A JP 7093229 A JP7093229 A JP 7093229A JP 9322995 A JP9322995 A JP 9322995A JP H0855921 A JPH0855921 A JP H0855921A
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/681—Floating-gate IGFETs having only two programming levels
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Abstract

(57)【要約】 （修正有） 【目的】 デコード、感知、および負荷素子などの補助
要素を変更せずに小電流のプログラミングに対応するＮ
ＯＲフラッシュ・タイプのメモリ・アレイを提供する。 【構成】 フラッシュＥＥＰＲＯＭメモリ・アレイ３５
において、行／列形式で構成され、それぞれのビット線
ＢＬに接続されたドレイン領域と、共通ソース線ＢＬＳ
に接続されたソース領域と、それぞれのワード線ＷＬに
接続された制御ゲート領域とを有するメモリ・セル３６
が非対称構造を提供し、その非対称構造において、ソー
ス領域およびドレイン領域の一方が高抵抗部分を提供し
て各種領域のセルのプログラミングおよび消去を可能に
する。メモリ・アレイ３５は、プログラミング時にアド
レス指定されていないビット線に接続されたセルのドレ
イン領域とソース領域を同一電位に維持し、擬似書込み
を防止するために、バイアス・トランジスタ４１を含ん
でいる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フラッシュＥＥＰＲＯ
Ｍメモリ・アレイおよびそのバイアス方法に関する。
【０００２】
【従来の技術】不揮発性メモリは、読取り専用メモリか
ら電気的消去可能プログラム可能読取り専用メモリすな
わちＥＥＰＲＯＭへと急速に発展してきた。このうち、
現在、関心が高まっているのはフラッシュ・タイプのも
ので、そのセルはスタック・ゲート構造を基礎とし、ド
レイン領域でのチャネル・ホット電子注入によってプロ
グラミング（書込み）が行われ、ファウラーノルドハイ
ム・トンネルによって消去が行われている。
【０００３】他の不揮発性メモリと同様、フラッシュ・
メモリは、同一行内のすべてのセルが制御ゲート端子側
で同一ワード線に接続され、同一列内のすべてのセルが
ドレイン端子側で同一ビット線に接続される、行／列セ
ル配置に応じて様々な構成が可能である。ＮＯＲアーキ
テクチャという１つの既知の構成では、アレイの少なく
とも一部のソース端子が共通ソース線に接続されている
ため、それぞれのビットにはセルが並列構成で接続（Ｎ
ＯＲ接続）されている。
【０００４】現在、フラッシュ・メモリでは、１バイト
ずつまたは１ワードずつ、読取り／プログラミングが行
われ、広域消去（フル・チップ消去）またはアレイ全体
の特定部分での消去（セクタ消去）が行われている。ま
た、現行世代の多くのフラッシュ・メモリ素子は、単一
電源による解決策がいくつかあるにもかかわらず、二重
電圧電源（通常、ＶCC＝５ＶとＶPP＝１２Ｖ）を使用し
ている。
【０００５】上記のタイプの標準的なフラッシュ・メモ
リでは、プログラミングに大電流を要するため、５Ｖ未
満の電源電圧ＶCCでは動作できない。
【０００６】このプログラミング電流を低減するため、
標準的なセルにおけるドレイン側注入とは対照的に、ソ
ース側でのホット電子注入によるプログラミングを行う
ための新しいセル構造が提案されている。このような新
しいセルは、標準的なセルより低い電流でプログラミン
グが可能であり、しかもプログラミング効率を１桁向上
させるので、相当な関心を集めている。
【０００７】ＳＳＩプログラミング構造の一例は、１９
８８年１２月２７日に許諾された米国特許第４７９４５
６５号に記載されているが、非対称形のドレイン領域と
ソース領域を含むものである。より具体的には、ソース
領域付近に高抵抗領域が設けられているため、その導電
率は制御ゲート電圧によって容易に変更されず、ドレイ
ンから酸化物内の垂直方向の電界が最高になるソースに
向かって横方向の強い電界をシリコン内に発生させるこ
とを基礎としてプログラミングが行われる。
【０００８】プログラミング中はドレイン領域とソース
領域との間に電流が発生しないことが理想的である。し
かし、実際には電流を完全に除去することができないも
のの、標準構造に比べ、かなり小さくなっている。
【０００９】上記の基本概念を改善するため、他の構造
もいくつか提案されている。たとえば、このようなセル
の１つは、テキサス・インスツルメント社により１９９
２年８月２５日（優先権は１９９１年８月３０日）に出
願されたヨーロッパ特許出願第０５３０６４４号および
Cetin Kaya、David K. Y. Liu 、Jim Paterson、Pradee
p Shahによる"Buried Source-Side Injection (BSSI) f
or Flash EPROM Programming" （IEEE Electron Device
Letters, Vol. 13, No. 9, １９９２年９月）に記載さ
れているが、ソース領域に隣接し、そのため浮遊ゲート
領域の下にあるが基板表面から離れているチャネル領域
に深く注入された低ドープ領域の存在を基礎とするもの
である。
【００１０】ＢＳＳＩまたはＳＳＩセルのプログラミン
グは、ソース端子を接地し、ゲート端子に高電圧（１０
〜１３Ｖ）、ドレイン端子に低電圧（３〜３．５Ｖ）を
印加することで行われるため、この印加された電界によ
って低ドープ領域から基板表面に向かって電子の流れが
発生する。この電子は、高電界値によって加速され、ゲ
ート酸化物を通過し、浮遊ゲート領域にトラップされ、
その結果、セルの書込みが行われる。
【００１１】ＳＳＩまたはＢＳＳＩセルの消去は、制御
ゲート端子に負の高電圧（−１０Ｖ）、（浮遊ソース端
子とともに）ドレイン端子に低電圧（４〜６Ｖ）を印加
して、浮遊ゲートからドレイン領域に電子の流れを発生
することで行われる。したがって、プログラミングと消
去は別々の領域（プログラミングはソース、消去はドレ
イン）で行われる。
【００１２】ＳＳＩまたはＢＳＳＩセルの読取りは、ド
レインおよびソース端子のバイアスを標準セルとは逆に
して十分な読取り電流を達成し、ゲート端子に高電圧
（５Ｖ程度の電源電圧ＶCC）、ソース端子に低電圧（１
〜２Ｖ）を印加し、ドレイン端子を接地することで行わ
れる。
【００１３】
【発明が解決しようとする課題】本発明の目的は、デコ
ード、感知、および負荷素子などの補助要素を変更せず
に小電流かつ高効率のプログラミングに対応するため
の、ＮＯＲフラッシュ・タイプのメモリ・アレイを提供
することにある。
【００１４】
【課題を解決するための手段】本発明によれば、請求項
１に記載のフラッシュＥＥＰＲＯＭメモリ・アレイが提
供される。
【００１５】本発明によれば、請求項７に記載の通り、
このようなメモリ・アレイにバイアスをかける方法も提
供される。
【００１６】添付図面に関連して一例として本発明の無
制限かつ好ましい実施例について説明する。
【００１７】
【実施例】図１の番号１は、前述のヨーロッパ特許出願
第０５３０６４４号に記載されている深部注入型非対称
セルを示し、基板１０の表面１３に対向する高ドープ領
域１１および１２を収容する基板１０を含んでいる。上
記のヨーロッパ特許出願によれば、領域１１および１２
は、それぞれ、チャネル１４で分離されたソース領域と
ドレイン領域であり、ソース領域１１は低ドープ部分１
５（高抵抗領域）を含み、チャネル１４の上には誘電層
１７に完全に埋め込まれた浮遊ゲート領域１６が設けら
れ、領域１６の上にはセル１が一部を形成しているメモ
リ・アレイのワード線（図示せず）に接続された制御ゲ
ート領域１８が設けられ、浮遊ゲート領域１６はドレイ
ン領域１２の一部と低ドープ部分１５の上に重なってい
るが、ソース領域１１の残りの（高ドープ）部分の上に
は一切重なっていない。
【００１８】前述の通り、ＢＳＳＩセル１は、低ドープ
領域１５の先端と基板表面１３との間に高電圧を発生
し、同一方向に高電界によって励起される電子の流れを
発生するようにバイアスがかけられる。
【００１９】図２は、標準のＮＯＲ構成を有するメモリ
・アレイ２５を示し、行／列形式に配置され、セクタ単
位に分割された複数のセル２６を含み、それぞれのセク
タは所定の数（たとえば、２５６）のローカルまたはグ
ローバル・デコード列を含んでいる。各セクタの同一行
のセルは同一ワード線ＷＬ０〜ＷＬ３などに接続された
ゲート領域を提供し、各セクタの同一列のセルは同一ビ
ット線ＢＬ０〜ＢＬ３、・・・、ＢＬ１６、ＢＬ１７な
どに接続されたドレイン領域を提供する。図示されてい
ないが、一部または全部のセクタのビット線を１本の連
続線で形成するか、または複数の部分に分割することも
できる。セクタの各行のセル２６のソース領域は、２つ
の隣接行のそれぞれに共通するソース線２８によって互
いに接続されている。また、セクタごとに、ビット線に
平行に伸び、ソース線２８と接触する複数の共通ソース
線ＳＬ（たとえば、１６本のビット線に１本ずつ）が設
けられているため、同一セクタのすべてのセルによって
互いに接続するソース領域が提供される。共通ソース線
ＳＬは、サブセクタ２９（この場合は１６列（ビット
線）を含む）を定義するもので、メモリ・アレイの外部
回路の一部を形成する一対のスイッチ（図示せず）によ
って接地されるか、電源に接続され、メモリの各種動作
モードで交互に制御される。
【００２０】図３は、本発明によるＮＯＲメモリ・アレ
イ３５を示す。したがって、この場合も、行／列形式に
配置され、セクタ単位に構成された複数のセル３６を含
んでいるため、各セクタの同一列のセル３６は同一ビッ
ト線ＢＬ０〜ＢＬ３、・・・、ＢＬ１６、ＢＬ１７など
に接続されたドレイン領域を提供し、各セクタの同一行
のセルは同一ワード線ＷＬ０〜ＷＬ３などに接続された
ゲート領域を提供する。同一行のセル３６のソース端子
はアレイ内の２行ずつに共通する同一ソース線３８に接
続され、ソース線３８はビット線に平行に伸びる共通ソ
ース線ＢＬＳ（たとえば、１６本のビット線に１本ず
つ）に接続されている。
【００２１】セル３６は非対称形であり、そのソース領
域またはドレイン領域によって、両側セル・プログラミ
ング／消去原理を活用するための注入型、好ましくは深
部注入型の部分が提供される。セル３６は、図１に示す
タイプなどの既知の構造を提供することもできる。
【００２２】アレイ３５は、各種動作モード（消去、書
込み、読取り）でビット線に適切なバイアスをかけるた
めに１つまたは複数のバイアス行を提供する。より具体
的には、図３は、ゲート端子がバイアス・ワード線ＷＬ
Ｂに接続され、ドレイン端子がそれぞれのビット線ＢＬ
０〜ＢＬ３、・・・、ＢＬ１６、ＢＬ１７などに接続さ
れ、ソース端子がソース線３８と同一のそれぞれのソー
ス線４２に接続された複数のＭＯＳトランジスタ４１で
形成されたバイアス行４０を示している。
【００２３】トランジスタ４１は、メモリ・セルと同じ
タイプ（たとえば、Ｎ型）であり、高導電率用に設計さ
れているが、様々なドレイン領域とソース領域を有する
非対称形であってもよい。
【００２４】次に、本発明のバイアス方法によりアレイ
３５の読取り、プログラミング、および消去を行う方法
について説明する。ここに記載する例では、ドレイン領
域（すなわち、ビット線に接続された領域）側に低ドー
プの深部領域が形成される。
【００２５】読取りモード 読取り対象のセルが接続されているビット線（アドレス
指定されたビット線）に正電圧（約２Ｖ）を印加し、読
取り対象のセルが接続されているワード線（アドレス指
定されたワード線）に電源電圧ＶCCを印加し、共通ソー
ス線ＢＬＳを接地することで、読取りが行われる。バイ
アス・ワード線ＷＬＢは、電源電圧までバイアスをかけ
るか、接地してもよい。残りの（アドレス指定されてい
ない）ワード線は接地され、残りの（アドレス指定され
ていない）ビット線は浮遊状態のままになる。
【００２６】したがって、アドレス指定されたセルは、
現行世代のメモリと同様、従来の方法で読み取られる。
【００２７】これに対して、アドレス指定されていない
ビット線に接続されたセルのバイアスは、バイアス・ワ
ード線ＷＬＢのバイアスによって決まる。より具体的に
は、ＷＬＢが接地されている場合、バイアス・トランジ
スタ４１はオフになり、アドレス指定されていないビッ
ト線は浮遊状態になるため、ビット線（すでにバイアス
がかけられて読取り電圧などに達している場合）は電力
損のために自動的に徐々に接地される。これに対して、
ワード線ＷＬＢがＶCCに接続されている場合は、バイア
ス・トランジスタ４１がオンになり、アドレス指定され
ていないビット線を共通ソース線ＢＬＳに接続するた
め、アドレス指定されていないビット線は急速かつ確実
に接地される。これは、ノイズが問題になり、明確な電
圧レベルが要求されるなどの所与の状況あるいはリセッ
ト状況を確保する場合に有用である。
【００２８】この動作条件では、各バイアス・トランジ
スタ４１は約１μＡ程度の電流を伝導すればよく、この
電流は、バイアス・ワード線ＷＬＢのバイアスまたはト
ランジスタの特性あるいはその両方を操作すれば達成で
き、より具体的には、そのＶT 値およびｇm 値を適切に
選択すれば達成できる。
【００２９】プログラミング・モード アドレス指定されたセルのバイアスを読取りモードとは
逆にし、所定のシーケンスに応じて様々なバイアス電圧
を印加することで、プログラミングが行われる。
【００３０】より具体的には、書込み（プログラミン
グ）用のセルに接続されたワード線が高電圧（１０〜１
３Ｖ）になり、書込み用のセルに接続されたビット線が
接地され、共通ソース線ＢＬＳが中間電圧（４〜６Ｖ）
になる。したがって、アドレス指定されたセルはドレイ
ン領域を介して書き込むことができ、ドレイン・ソース
間電流が小さくなり、効率が高まる。
【００３１】上記のバイアス方法が必要とするバイアス
電流は小さい（数μＡ）ので、プログラム負荷線の構成
およびサイズ決定の点では問題が発生せず、このため、
バイアス・トランジスタ４１によって励起される電流は
１０μＡのオーダになる。この値は、セル３６のように
非対称形の場合はトランジスタ４１の形状によって、そ
れ以外の場合は適切な設計上の選択によって自動的に達
成される。
【００３２】しかし、このようなバイアスでは、アドレ
ス指定されたワード線に接続され、ゲート端子が高書込
み電圧までバイアスがかけられている未使用（未書込
み）セルの擬似書込みが行われ、ソース端子がＢＬＳ上
と同じ中間電圧に接続されてしまう場合もある。事実、
前記セルのうち、そのビット線が事前放電されて０Ｖに
なっているセルが１つでもあると、（たとえ小さくて
も）分布キャパシタンスと同等になることによって、ア
ドレス指定されていないセルのソース端子側の電圧まで
帯電しがちである。この帯電によって小さい変位電流が
発生し、メモリ・アレイ・セルの書込み効率が高いこと
を考慮すると、結果的に数ｍＶのしきい値ジャンプによ
ってアドレス指定されていないセルに対してわずかな書
込みが行われる。この現象は連続するプログラミング・
サイクルで繰り返されるので、アドレス指定されていな
いセルは最終的に書込み済みセルの一般的なしきい値に
達するまで帯電し続け、そのしきい値はますます上昇
し、その結果、格納されているデータが変更されてしま
う。
【００３３】セルの擬似プログラミングを防止するた
め、本発明のバイアス方法では、アドレス指定された行
のアドレス指定されていないセル（ならびに、アドレス
指定されていないビット線に接続されたほぼすべてのセ
ル）に対して、ドレイン端子とソース端子との電位差が
ゼロになるようにバイアスがかけられ、その結果、その
セルへの書込みが防止される。このようなバイアスは、
アドレス指定されていないビット線を共通ソース線ＢＬ
Ｓに接続するバイアス・トランジスタ４１によって達成
される。
【００３４】より具体的には、プログラミング中のごく
わずかな時間でも擬似書込みが行われないように確実に
防止するため、まず中間電圧が共通ソース線ＢＬＳに印
加され、次にバイアス・ワード線ＷＬＢに高電圧を印加
することでバイアス・トランジスタ４１がオンになり、
その結果、すべてのビット線ＢＬがソース線３８と同じ
電位になり、すべてのセルによってソースとドレインと
の間の電圧降下がゼロになる。その後、アドレス指定さ
れたワード線が高書込み電圧（１０Ｖ）になり、アドレ
ス指定されたビット線が接地（０Ｖ）されるため、アド
レス指定されたセルだけに書込みが行われる。
【００３５】消去モード １つのセクタ全体またはアレイ全体の消去は、ワード線
に負の高電圧を印加し、共通ソース線ＢＬＳを電源電圧
ＶCCから直接得た正電圧に導くことで行われる。ドレイ
ン端子は浮遊状態のままになる。
【００３６】消去は、標準的な消去アーキテクチャまた
はアルゴリズム（たとえば、帯域間のトンネル現象によ
る電流を制限するためにソース端子側に配置されたフィ
ードバック抵抗器）を使用して実行することもできる。
【００３７】以下の表は、上記のバイアス電圧の要約を
示すものである。
【００３８】
【表１】
【００３９】表１のＢＬa とＷＬa はアドレス指定され
たビット線とワード線を意味し、ＢＬi とＷＬi はアド
レス指定されていないビット線とワード線を意味し、Ｗ
ＬＢとＢＬＳは図３に示すバイアス・ワード線と共通ソ
ース線を意味する。
【００４０】本発明の変形態様によれば、深部注入領域
（図１の領域１５）は、ソース領域、すなわち、メモリ
・アレイ３５内でそれぞれのソース線に接続された領域
を構成し、深部注入領域を持たない領域（図１の領域１
２）は、ドレイン領域、すなわち、それぞれのビット線
に接続された領域を構成する。このため、（中間電圧
の）消去端子はビット線に接続されたドレイン端子にな
り、プログラミング端子はソース端子になる。
【００４１】この場合も、アドレス指定されたセルのプ
ログラミング時に、アドレス指定されていないすべての
ビット線をソース線と同じ電位に維持することで、バイ
アス・トランジスタ４１が同一行のセルに対する書込み
を防止する。また、バイアス・シーケンスには、共通ソ
ース線ＢＬＳにバイアスをかけて０Ｖにし、ワード線Ｗ
ＬＢにバイアスをかけて高電圧にし、アドレス指定され
たワード線にバイアスをかけて高電圧にし、最後に、ア
ドレス指定されたビット線にバイアスをかけて中間電圧
にする操作が含まれる。
【００４２】以下の表２は、上記の変形態様によるセル
のバイアス方法を示している。
【００４３】
【表２】
【００４４】上記の表のＢＬa 、ＢＬi 、ＷＬa 、ＷＬ
i 、ＷＬＢ、およびＢＬＳは、表１と同じ意味を持つ。
【００４５】上記の実施例では、プログラム負荷線が従
来通り列デコード回路に接続されているが、読取りに
は、電源側ではなく接地側に電流を引き寄せるための列
負荷配置が必要になる。
【００４６】したがって、上記のバイアス方法およびア
ーキテクチャは、デコード、負荷、または感知構造の変
更を一切含まないＮＯＲ構成を使用し、その結果、高度
の信頼性と簡単な設計を有する標準タイプのフラッシュ
・メモリから得た膨大な経験を活用することで、高抵抗
領域により両側セル・プログラミング／消去に対応する
ものである。
【００４７】より具体的には、バイアス・トランジスタ
のためにアレイの面積がいくらか増加（６４〜２５６本
のワード線を含むセクタの場合は、１〜２％のオーダ）
し、プログラミング・モードのバイアス・シーケンスの
ために複雑さもいくらか増すが、ストレスを受けるセル
を削減することで得られる高度の信頼性によってこのよ
うな増加は十分補われる。
【００４８】標準のアレイに比べ、小電流でセルのプロ
グラミングが可能になるため、本発明によるアーキテク
チャおよびバイアス方法は、低電圧（３Ｖ）単一電源メ
モリの場合に特に有利である。
【００４９】しかし、本発明の範囲を逸脱せずに本明細
書に記載し例示したアーキテクチャおよび方法の変更が
可能であることは明らかである。特に、このアーキテク
チャおよび方法は、ドレイン端子とソース端子の両方の
プログラミングを伴うメモリ・アレイに適用可能であ
る。
【００５０】さらに、アレイ全体用として１本の共通ソ
ース線ＢＬＳを設けるか、各セクタまたはサブセクタご
とに１本ずつの割合で複数のソース線を設けるための対
応も可能である。また、このサブセクタは、１６本のビ
ット線を含むアレイ部分を２本の共通ソース線によって
定義するなど、様々な定義が可能である。
【図面の簡単な説明】
【図１】既知の深部注入型非対称セルを示す図である。
【図２】標準のＮＯＲ構成を有するメモリ・アレイのア
ーキテクチャを示す図である。
【図３】本発明によるメモリ・アレイのアーキテクチャ
を示す図である。
【符号の説明】
１ 深部注入型非対称セル １０ 基板 １１ ソース領域 １２ ドレイン領域 １３ 表面 １４ チャネル １５ 低ドープ部分（高抵抗領域） １６ 浮遊ゲート領域 １７ 誘電層 １８ 制御ゲート領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 モーロ ルイージ サリ イタリー国， 20079 サン アンジェロ ロディジアーノ， ビア ジ． ベルデ ィ， 17番地 (72)発明者 ファビオ タッサン カセル イタリー国， 20100 ミラノ， ビア マッサレンティ， 27番地 (72)発明者 コラード ビラ イタリー国， 20050 ソビコ， ビア サン フランチェスコ， 31番地

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 行／列形式で構成された少なくとも所定
    の数のメモリ・セル（３６）を含み、それぞれのビット
    線（ＢＬ）に接続されたドレイン領域と、共通ソース線
    （ＢＬＳ）に接続されたソース領域と、それぞれのワー
    ド線（ＷＬ）に接続された制御ゲート領域とを提供する
    フラッシュＥＥＰＲＯＭメモリ・アレイ（３５）におい
    て、前記メモリ・セルの前記ソース領域とドレイン領域
    が非対称形であり、前記ソース領域とドレイン領域の一
    方（１１）が高抵抗のプログラミング部分（１５）を含
    み、前記ソース領域とドレイン領域のもう一方（１２）
    が前記セルを消去するための部分を含むことを特徴とす
    る、フラッシュＥＥＰＲＯＭメモリ・アレイ。
  2. 【請求項２】 前記メモリ・アレイ（３５）の各列ごと
    に１つずつの割合で複数のバイアス・スイッチ手段（４
    １）を含み、前記バイアス・スイッチ手段（４１）が第
    一の端子と、第二の端子と、制御端子とを提供し、前記
    第一の端子がそれぞれのビット線（ＢＬ）に接続され、
    前記第二の端子が前記共通ソース線（ＢＬＳ）に接続さ
    れ、前記制御端子に制御電圧が供給されることを特徴と
    する、請求項１に記載のメモリ・アレイ。
  3. 【請求項３】 前記バイアス・スイッチ手段が高導電性
    ＭＯＳトランジスタ（４１）を含むことを特徴とする、
    請求項２に記載のメモリ・アレイ。
  4. 【請求項４】 前記所定の数のメモリ・セル（３６）の
    それぞれについて、前記バイアス・スイッチ手段（４
    １）が１行に配置され、前記バイアス・スイッチ手段
    （４１）が前記ワード線（ＷＬ）に平行なバイアス線
    （ＷＬＢ）に接続された制御端子を提供することを特徴
    とする、請求項２または３に記載のメモリ・アレイ。
  5. 【請求項５】 前記メモリ・セル（３６）が、それぞれ
    のビット線（ＢＬ）に接続されたドレイン領域で前記高
    抵抗部分（１５）を提供することを特徴とする、請求項
    ２ないし４のいずれかに記載のメモリ・アレイ。
  6. 【請求項６】 前記メモリ・セル（３６）が、前記共通
    ソース線（ＢＬＳ）に接続されたソース領域で前記高抵
    抗部分（１５）を提供することを特徴とする、請求項２
    ないし４のいずれかに記載のメモリ・アレイ。
  7. 【請求項７】 行／列形式で構成された少なくとも所定
    の数のメモリ・セル（３６）を含み、それぞれのビット
    線（ＢＬ）に接続されたドレイン領域と、共通ソース線
    （ＢＬＳ）に接続されたソース領域と、それぞれのワー
    ド線（ＷＬ）に接続された制御ゲート領域と、浮遊ゲー
    ト領域（１６）とを有するフラッシュＥＥＰＲＯＭメモ
    リ・アレイ（３５）にバイアスをかける方法において、
    前記方法が、前記所定の数のメモリ・セルのうちのアド
    レス指定されたセルをプログラミングするステップと、
    前記所定の数のメモリ・セルの少なくとも１つを消去す
    るステップとを含み、アドレス指定されたセルをプログ
    ラミングする前記ステップが、前記浮遊ゲート領域と、
    前記ゲート領域およびソース領域の一方（１１）に位置
    する高抵抗領域（１５）との間に書込み電流を発生する
    ステップを含み、前記消去ステップが、前記浮遊ゲート
    領域と、前記ソース領域およびドレイン領域のもう一方
    （１２）との間に消去電流を発生するステップを含むこ
    とを特徴とする方法。
  8. 【請求項８】 アドレス指定されたセル（３６）をプロ
    グラミングする前記ステップが、前記共通ソース線（Ｂ
    ＬＳ）とアドレス指定されていないビット線（ＢＬ）に
    バイアスをかけて第一の所定の電圧値にするステップを
    含むことを特徴とする、請求項７に記載の方法。
  9. 【請求項９】 アドレス指定されたセル（３６）をプロ
    グラミングする前記ステップが、前記第一の所定の電圧
    値までバイアスをかける前記ステップの後で、アドレス
    指定されたワード線（ＷＬ）にバイアスをかけて高バイ
    アス電圧にするステップと、アドレス指定されたビット
    線（ＢＬ）にバイアスをかけて第二の所定の電圧値にす
    るステップとを含むことを特徴とする、請求項８に記載
    の方法。
  10. 【請求項１０】 アドレス指定されたセルをプログラミ
    ングする前記ステップが、前記アドレス指定されたセル
    の前記ドレイン領域と前記浮遊ゲート領域との間に前記
    書込み電流を発生するステップを含み、少なくとも１つ
    のセルを消去する前記ステップが、前記アドレス指定さ
    れたセルの前記浮遊ゲート領域と前記ソース領域との間
    に消去電流を発生するステップを含むことを特徴とす
    る、請求項７ないし９のいずれかに記載の方法。
  11. 【請求項１１】 アドレス指定されたセルをプログラミ
    ングする前記ステップが、前記少なくとも１つのセルの
    前記ソース領域と前記浮遊ゲート領域との間に前記書込
    み電流を発生するステップを含み、少なくとも１つのセ
    ルを消去する前記ステップが、前記少なくとも１つのセ
    ルの前記浮遊ゲート領域と前記ドレイン領域との間に消
    去電流を発生するステップを含むことを特徴とする、請
    求項７ないし９のいずれかに記載の方法。
  12. 【請求項１２】 アドレス指定されたセルを読み取るス
    テップを含み、前記読取りステップが、アドレス指定さ
    れていないビット線を前記共通ソース線に接続するステ
    ップを含むことを特徴とする、請求項７ないし１１のい
    ずれかに記載の方法。
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