JPH0855983A - 導体およびゲート電極構造の製造方法 - Google Patents
導体およびゲート電極構造の製造方法Info
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- JPH0855983A JPH0855983A JP7137702A JP13770295A JPH0855983A JP H0855983 A JPH0855983 A JP H0855983A JP 7137702 A JP7137702 A JP 7137702A JP 13770295 A JP13770295 A JP 13770295A JP H0855983 A JPH0855983 A JP H0855983A
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- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
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- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】半導体ポリサイド処理における集塊および転移
を防止する。 【構成】半導体基板５上にドープ・ポリシリコン層１５
を形成し、ドープ・ポリシリコン層の上に窒素含有導電
層２０を形成し、窒素含有導電層に含まれる窒素がこの
導電層の熱安定性を改善し、窒素含有導電層およびドー
プされたポリシリコン層をパターニングして導体２５を
形成する。
を防止する。 【構成】半導体基板５上にドープ・ポリシリコン層１５
を形成し、ドープ・ポリシリコン層の上に窒素含有導電
層２０を形成し、窒素含有導電層に含まれる窒素がこの
導電層の熱安定性を改善し、窒素含有導電層およびドー
プされたポリシリコン層をパターニングして導体２５を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体の製造方
法に関し、特に半導体ポリサイド処理に関し、さらに半
導体ポリサイド処理における集塊（ａｇｇｌｏｍｅｒａ
ｔｉｏｎ）と転移（ｉｎｖｅｒｓｉｏｎ）の防止に関す
る。また、この出願は、米国特許出願第０８／２８２６
８０号明細書に関連している。
法に関し、特に半導体ポリサイド処理に関し、さらに半
導体ポリサイド処理における集塊（ａｇｇｌｏｍｅｒａ
ｔｉｏｎ）と転移（ｉｎｖｅｒｓｉｏｎ）の防止に関す
る。また、この出願は、米国特許出願第０８／２８２６
８０号明細書に関連している。
【０００２】
【従来の技術】進歩した半導体リソグラフィおよびエッ
チング処理の使用は、半導体デバイスの寸法の縮小およ
びそれに伴ってデバイス動作速度の増大を可能にした。
しかしながら、寸法の縮小は、相互接続領域の断面積を
対応して減少させ、それゆえ、材料と回路パラメータの
両方から生じる相互接続時間遅延を増大させる。相互接
続時間遅延の増大に対する１つの解決法は、ドープされ
た多結晶シリコンの上部に金属シリサイド層を設けて、
多結晶シリコン相互接続のシート抵抗を低下させ、回路
速度を増大させることである（米国特許第４１８０５９
６号明細書参照）。
チング処理の使用は、半導体デバイスの寸法の縮小およ
びそれに伴ってデバイス動作速度の増大を可能にした。
しかしながら、寸法の縮小は、相互接続領域の断面積を
対応して減少させ、それゆえ、材料と回路パラメータの
両方から生じる相互接続時間遅延を増大させる。相互接
続時間遅延の増大に対する１つの解決法は、ドープされ
た多結晶シリコンの上部に金属シリサイド層を設けて、
多結晶シリコン相互接続のシート抵抗を低下させ、回路
速度を増大させることである（米国特許第４１８０５９
６号明細書参照）。
【０００３】ポリサイド処理において、ＣＭＯＳゲート
のシリサイド導体は、パターニングされていないドープ
・ポリシリコン上に化学量論的組成で付着される。この
処理では、絶縁層の付着の前にアモルファス・シリサイ
ドは、ポリシリコン上に全面付着される。次に、ウエハ
は、パターニングされ、さらに加熱されて、アモルファ
ス・シリコン・ゲート導体を低抵抗率を有する単結晶シ
リサイドに変える。絶縁側壁スペーサの付着の後に、ソ
ースおよびドレイン領域が、シリサイド化される。
のシリサイド導体は、パターニングされていないドープ
・ポリシリコン上に化学量論的組成で付着される。この
処理では、絶縁層の付着の前にアモルファス・シリサイ
ドは、ポリシリコン上に全面付着される。次に、ウエハ
は、パターニングされ、さらに加熱されて、アモルファ
ス・シリコン・ゲート導体を低抵抗率を有する単結晶シ
リサイドに変える。絶縁側壁スペーサの付着の後に、ソ
ースおよびドレイン領域が、シリサイド化される。
【０００４】金属シリサイド層の付加は、シート抵抗を
減少させ、それにより回路速度を増大させる。しかしな
がら、以下に述べられている理由のために、金属シリサ
イドは、次のアニーリングの際に熱安定性を示すことが
必要である。
減少させ、それにより回路速度を増大させる。しかしな
がら、以下に述べられている理由のために、金属シリサ
イドは、次のアニーリングの際に熱安定性を示すことが
必要である。
【０００５】主要な技術的問題は、高温アニーリング、
すなわち、約８００℃よりも高い温度のアニーリングに
おける金属シリサイドの集塊である。集塊は、金属シリ
サイド膜がシリコン拡散と結晶粒成長によって生じた不
連続性を有する状態である。上昇した温度では、金属シ
リサイド内および金属シリサイド下のシリコンは拡散
し、最後には合体して、元の金属シリサイド膜の連続性
を壊す大きなシリコン粒子を形成する。したがって、集
塊したシリサイドで構成された狭い導体は、平均シート
抵抗の大きな増加を示しがちである。これに関して、シ
リサイドが、ラインの幅を全体にわたって形成されてい
るならば、金属シリサイド膜の局部的な破壊は、非常に
高い抵抗を有することがある。このように、低抵抗シリ
サイド導体を必要とする高速回路応用では、集塊は、性
能低下または完全な機能欠陥を生じる。
すなわち、約８００℃よりも高い温度のアニーリングに
おける金属シリサイドの集塊である。集塊は、金属シリ
サイド膜がシリコン拡散と結晶粒成長によって生じた不
連続性を有する状態である。上昇した温度では、金属シ
リサイド内および金属シリサイド下のシリコンは拡散
し、最後には合体して、元の金属シリサイド膜の連続性
を壊す大きなシリコン粒子を形成する。したがって、集
塊したシリサイドで構成された狭い導体は、平均シート
抵抗の大きな増加を示しがちである。これに関して、シ
リサイドが、ラインの幅を全体にわたって形成されてい
るならば、金属シリサイド膜の局部的な破壊は、非常に
高い抵抗を有することがある。このように、低抵抗シリ
サイド導体を必要とする高速回路応用では、集塊は、性
能低下または完全な機能欠陥を生じる。
【０００６】したがって、デバイス製造方法の目的は、
低抵抗シリサイドが形成され、集塊を生じない熱処理ウ
ィンドウを確立することである。この処理ウィンドウ
は、不完全なシリサイドの転化または集塊を生じること
なく温度と時間変化に対応するために十分に大きくなけ
ればならない。例えばＰ+ ドープ・ポリシリコン上にチ
タン・シリサイド（ＴｉＳｉ2 ）を形成するときに、特
に問題となる。Ｐ+ ドープ・ポリシリコン上に低抵抗率
のＣ５４ ＴｉＳｉ2 を形成するための活性化エネルギ
ーは、ドープされていないポリシリコン上に低抵抗率の
Ｃ５４ ＴｉＳｉ2 を形成するための活性化エネルギー
よりも高く、この増大した活性化エネルギーは、製造処
理ウィンドウをさらに小さくする。
低抵抗シリサイドが形成され、集塊を生じない熱処理ウ
ィンドウを確立することである。この処理ウィンドウ
は、不完全なシリサイドの転化または集塊を生じること
なく温度と時間変化に対応するために十分に大きくなけ
ればならない。例えばＰ+ ドープ・ポリシリコン上にチ
タン・シリサイド（ＴｉＳｉ2 ）を形成するときに、特
に問題となる。Ｐ+ ドープ・ポリシリコン上に低抵抗率
のＣ５４ ＴｉＳｉ2 を形成するための活性化エネルギ
ーは、ドープされていないポリシリコン上に低抵抗率の
Ｃ５４ ＴｉＳｉ2 を形成するための活性化エネルギー
よりも高く、この増大した活性化エネルギーは、製造処
理ウィンドウをさらに小さくする。
【０００７】関連したシリサイド導体の熱安定性の問題
は、Ｎ型またはＰ型ＭＯＳトランジスタのゲートに用い
られるポリ／シリサイド導体間で特に起こる。高温アニ
ールにより、集塊の状態は、シリサイドと下層ポリシリ
コンが位置を交換する“転移（ｉｎｖｅｒｓｉｏｎ）”
と呼ばれる状態に進展する。高温では、シリコンとシリ
サイドは反対方向に拡散し、最終的には、ＭＯＳデバイ
スの薄いゲートシリコン酸化物に接触するシリサイドを
生じる。シリサイド内の金属は、電圧印加による絶縁破
壊と偶発的な電流漏れを減少させるゲート酸化物を害す
る、即ちゲート酸化物の劣化を生じさせる傾向を有す
る。これは、高速応用またはＤＣ応用におけるデバイス
および回路の急速な故障を導く。この点に関しては、Ｔ
ｉＳｉ2 ポリサイド導体の物理的解析は、欠陥場所にＣ
４９ ＴｉＳｉ2 相の存在を示した。これは、低抵抗Ｃ
５４相への不完全転化が、高温における転移プロセスを
助けることを示唆している。集塊と転移は、通常一緒に
起こり、後者は、より高温なおよび／または長時間のア
ニール温度を必要とする。
は、Ｎ型またはＰ型ＭＯＳトランジスタのゲートに用い
られるポリ／シリサイド導体間で特に起こる。高温アニ
ールにより、集塊の状態は、シリサイドと下層ポリシリ
コンが位置を交換する“転移（ｉｎｖｅｒｓｉｏｎ）”
と呼ばれる状態に進展する。高温では、シリコンとシリ
サイドは反対方向に拡散し、最終的には、ＭＯＳデバイ
スの薄いゲートシリコン酸化物に接触するシリサイドを
生じる。シリサイド内の金属は、電圧印加による絶縁破
壊と偶発的な電流漏れを減少させるゲート酸化物を害す
る、即ちゲート酸化物の劣化を生じさせる傾向を有す
る。これは、高速応用またはＤＣ応用におけるデバイス
および回路の急速な故障を導く。この点に関しては、Ｔ
ｉＳｉ2 ポリサイド導体の物理的解析は、欠陥場所にＣ
４９ ＴｉＳｉ2 相の存在を示した。これは、低抵抗Ｃ
５４相への不完全転化が、高温における転移プロセスを
助けることを示唆している。集塊と転移は、通常一緒に
起こり、後者は、より高温なおよび／または長時間のア
ニール温度を必要とする。
【０００８】現在のＵＬＳＩ製造プロセスでは、急速熱
アニーリング（ＲＴＡ）を利用し、高温とより短いアニ
ーリング時間の使用を許容することによって低抵抗率の
シリサイド膜に対する処理ウィンドウを拡大する。ＲＴ
Ａで達成できる、より高温のアニーリング温度は、変換
率を変え、低抵抗シリサイドの形成を改良する。短いア
ニーリング時間は、集塊の傾向を減少させる。しかしな
がら、ＲＴＡの限界は、ライン幅および拡散が０．５μ
ｍ以下に減少すると、集塊のない低抵抗率のシリサイド
の形成に対する処理ウィンドウが消滅するということで
ある。
アニーリング（ＲＴＡ）を利用し、高温とより短いアニ
ーリング時間の使用を許容することによって低抵抗率の
シリサイド膜に対する処理ウィンドウを拡大する。ＲＴ
Ａで達成できる、より高温のアニーリング温度は、変換
率を変え、低抵抗シリサイドの形成を改良する。短いア
ニーリング時間は、集塊の傾向を減少させる。しかしな
がら、ＲＴＡの限界は、ライン幅および拡散が０．５μ
ｍ以下に減少すると、集塊のない低抵抗率のシリサイド
の形成に対する処理ウィンドウが消滅するということで
ある。
【０００９】他の製造プロセスでは、シリサイド膜の厚
さを増大させて、膜が集塊する傾向を抑制している。し
かしながら、０．５μｍ以下の構造に関しては、非常に
厚いシリサイド膜は、次の絶縁体充填付着の可能性を困
難にする大きいアスペクト比を与える。
さを増大させて、膜が集塊する傾向を抑制している。し
かしながら、０．５μｍ以下の構造に関しては、非常に
厚いシリサイド膜は、次の絶縁体充填付着の可能性を困
難にする大きいアスペクト比を与える。
【００１０】さらに他の製造プロセスは、アニーリング
温度を８５０℃以下に制限して、全体的熱供給を制限し
ている。
温度を８５０℃以下に制限して、全体的熱供給を制限し
ている。
【００１１】したがって、低抵抗シリサイドの形成を促
進し、高温アニーリングの際に膜の集塊を防ぐのが望ま
しい。さらに、シリサイド構造を製造する方法は、高融
点金属または金属シリサイドの金属原子が、次の加熱処
理の際にポリシリコンを介しておよびゲート酸化物内に
拡散するのを防ぐことが必要である。
進し、高温アニーリングの際に膜の集塊を防ぐのが望ま
しい。さらに、シリサイド構造を製造する方法は、高融
点金属または金属シリサイドの金属原子が、次の加熱処
理の際にポリシリコンを介しておよびゲート酸化物内に
拡散するのを防ぐことが必要である。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的は、改良された半導体ポリサイド処理を提供するこ
とにある。
目的は、改良された半導体ポリサイド処理を提供するこ
とにある。
【００１３】本発明の他の目的は、ゲート電極を形成す
る改良された半導体ポリサイド処理を提供することにあ
る。
る改良された半導体ポリサイド処理を提供することにあ
る。
【００１４】本発明のさらに他の目的は、熱安定性を増
大させた金属シリサイド膜を生じる半導体ポリサイド処
理を提供することにある。
大させた金属シリサイド膜を生じる半導体ポリサイド処
理を提供することにある。
【００１５】本発明のさらに他の目的は、金属シリサイ
ドの崩壊を抑制し、それによって、集塊による薄膜のシ
ート抵抗の増大を抑制することにある。
ドの崩壊を抑制し、それによって、集塊による薄膜のシ
ート抵抗の増大を抑制することにある。
【００１６】本発明のさらに他の目的は、転移の発生を
防ぐ半導体ポリサイド処理を提供することにある。
防ぐ半導体ポリサイド処理を提供することにある。
【００１７】
【課題を解決するための手段】本発明の上記目的および
他の目的を果たすため、導体を製造する方法は、半導体
基板上にドープ・ポリシリコン層を形成する工程と、ド
ープ・ポリシリコン層の上に窒素含有導電層を形成する
工程とを含み、窒素含有導電層に含まれる窒素がこの導
電層の熱安定性を改善し、さらに窒素含有導電層および
ドープされたポリシリコン層をパターニングして導体を
形成する工程を含む。
他の目的を果たすため、導体を製造する方法は、半導体
基板上にドープ・ポリシリコン層を形成する工程と、ド
ープ・ポリシリコン層の上に窒素含有導電層を形成する
工程とを含み、窒素含有導電層に含まれる窒素がこの導
電層の熱安定性を改善し、さらに窒素含有導電層および
ドープされたポリシリコン層をパターニングして導体を
形成する工程を含む。
【００１８】
【実施例】図１において、しきい値電圧を制御するため
に通常のイオン注入が基板５に実施され、次に、ゲート
酸化物膜１０が基板５上に形成される。ゲート酸化物膜
１０は、例えば約８０〜１００オングストロームの厚さ
を有している。必要な場合には、デバイスを分離するた
めの素子分離領域１２を基板５に通常のように形成する
こともできる。次の工程では、ポリシリコン層１５が、
約１００〜２００ｎｍの厚さまで付着され、続いて、仕
事関数を安定させる濃度に通常のイオン注入（Ｎ+ に対
し砒素またはリン、またはＰ+ に対しホウ素）が行われ
る。次に、イオン注入されたポリシリコン層１５を、例
えば約９００℃の温度でアニールして、ドーパントを拡
散し、活性化する。
に通常のイオン注入が基板５に実施され、次に、ゲート
酸化物膜１０が基板５上に形成される。ゲート酸化物膜
１０は、例えば約８０〜１００オングストロームの厚さ
を有している。必要な場合には、デバイスを分離するた
めの素子分離領域１２を基板５に通常のように形成する
こともできる。次の工程では、ポリシリコン層１５が、
約１００〜２００ｎｍの厚さまで付着され、続いて、仕
事関数を安定させる濃度に通常のイオン注入（Ｎ+ に対
し砒素またはリン、またはＰ+ に対しホウ素）が行われ
る。次に、イオン注入されたポリシリコン層１５を、例
えば約９００℃の温度でアニールして、ドーパントを拡
散し、活性化する。
【００１９】次に、本発明にしたがって、窒素含有（ｎ
ｉｔｒｏｇｅｎ−ｅｎｒｉｃｈｅｄ）導電層、たとえば
窒素含有金属シリサイド層２０が、ポリシリコン層１５
の上に形成される。後のアニーリングの際に集塊と転移
を抑制する利益を実現する熱的に安定な窒素含有金属シ
リサイド層２０を与えるためには、窒素含有金属シリサ
イド層２０は、好適には約１原子％〜約３原子％の窒素
を含むべきであることが分かった。金属シリサイド層２
０が導電層の特定の例として用いられているが、ある応
用は、金属シリサイド層２０の代わりに、高融点金属層
がポリシリコン層１５の上に形成されなければならない
かもしれないことに注意すべきである。したがって、そ
のような応用に関しては、金属シリサイド層２０は、例
えば、Ｗ，Ｔｉ，Ｔａを含む高融点金属層によって置き
換えられ、高融点金属層は、また、本発明にしたがって
窒素を高濃度で含むことができる。
ｉｔｒｏｇｅｎ−ｅｎｒｉｃｈｅｄ）導電層、たとえば
窒素含有金属シリサイド層２０が、ポリシリコン層１５
の上に形成される。後のアニーリングの際に集塊と転移
を抑制する利益を実現する熱的に安定な窒素含有金属シ
リサイド層２０を与えるためには、窒素含有金属シリサ
イド層２０は、好適には約１原子％〜約３原子％の窒素
を含むべきであることが分かった。金属シリサイド層２
０が導電層の特定の例として用いられているが、ある応
用は、金属シリサイド層２０の代わりに、高融点金属層
がポリシリコン層１５の上に形成されなければならない
かもしれないことに注意すべきである。したがって、そ
のような応用に関しては、金属シリサイド層２０は、例
えば、Ｗ，Ｔｉ，Ｔａを含む高融点金属層によって置き
換えられ、高融点金属層は、また、本発明にしたがって
窒素を高濃度で含むことができる。
【００２０】好適な実施例では、窒素含有金属シリサイ
ド層２０は、スパッタ付着によって形成される。本発明
によれば、窒素が、スパッタ処理プラズマ中に入れら
れ、窒素含有スパッタ処理プラズマが形成される。次
に、スパッタ付着処理は、窒素含有スパッタ処理プラズ
マのイオンによって金属シリサイド・ターゲット（また
は適切な他の導電性ターゲット）に衝撃を与え、金属シ
リサイド・ターゲットから分子を蒸発させる。これによ
り、窒素含有スパッタ処理プラズマから窒素は、金属シ
リサイド・ターゲットから蒸発した分子と混合されて、
窒素含有金属シリサイド層２０を形成する。
ド層２０は、スパッタ付着によって形成される。本発明
によれば、窒素が、スパッタ処理プラズマ中に入れら
れ、窒素含有スパッタ処理プラズマが形成される。次
に、スパッタ付着処理は、窒素含有スパッタ処理プラズ
マのイオンによって金属シリサイド・ターゲット（また
は適切な他の導電性ターゲット）に衝撃を与え、金属シ
リサイド・ターゲットから分子を蒸発させる。これによ
り、窒素含有スパッタ処理プラズマから窒素は、金属シ
リサイド・ターゲットから蒸発した分子と混合されて、
窒素含有金属シリサイド層２０を形成する。
【００２１】製造可能性の点から、スパッタ処理プラズ
マへの窒素の添加または混入は、次のようにして行われ
る。通常のＤＣマグネトロン・スパッタ付着装置が使用
でき、アルゴン・プラズマがスパッタ処理プラズマとし
て一般に用いられる。窒素は、校正されたマスフロー・
コントローラを介して与えられる。典型的なスパッタリ
ング条件は、約６ミリトルのスパッタリング・プラズマ
圧力で２２２０ワット（ＤＣ）パワー、および１００℃
〜３００℃の範囲に設定されたウエハ・チャック温度を
含んでいる。得られた金属シリサイド膜に約１原子％〜
約３原子％の窒素を混入するためには、スパッタリング
処理の際に、約０．５原子％〜約３原子％の窒素が、ス
パッタ処理アルゴン・プラズマと混合され、アルゴン窒
素プラズマを形成する。アルゴン窒素プラズマは、アル
ゴン・プラズマと同じ条件のもとで、イグナイト（ｉｇ
ｎｉｔｅ）される。得られた窒素含有金属シリサイド層
の組成は、２００ｍｍのウエハに渡って１％の均一性を
示す。適切な条件では、高温（１０５０℃）アニーリン
グの際に安定なシリサイド膜となるシリサイド中の窒素
が１〜３原子％のレベルの一様な窒化を示す。
マへの窒素の添加または混入は、次のようにして行われ
る。通常のＤＣマグネトロン・スパッタ付着装置が使用
でき、アルゴン・プラズマがスパッタ処理プラズマとし
て一般に用いられる。窒素は、校正されたマスフロー・
コントローラを介して与えられる。典型的なスパッタリ
ング条件は、約６ミリトルのスパッタリング・プラズマ
圧力で２２２０ワット（ＤＣ）パワー、および１００℃
〜３００℃の範囲に設定されたウエハ・チャック温度を
含んでいる。得られた金属シリサイド膜に約１原子％〜
約３原子％の窒素を混入するためには、スパッタリング
処理の際に、約０．５原子％〜約３原子％の窒素が、ス
パッタ処理アルゴン・プラズマと混合され、アルゴン窒
素プラズマを形成する。アルゴン窒素プラズマは、アル
ゴン・プラズマと同じ条件のもとで、イグナイト（ｉｇ
ｎｉｔｅ）される。得られた窒素含有金属シリサイド層
の組成は、２００ｍｍのウエハに渡って１％の均一性を
示す。適切な条件では、高温（１０５０℃）アニーリン
グの際に安定なシリサイド膜となるシリサイド中の窒素
が１〜３原子％のレベルの一様な窒化を示す。
【００２２】得られた積層構造は、次に、通常の誘電体
膜２２で覆われ、フォトレジストでパターニングされ
る。さらに、（１個以上の）ゲート電極構造２５が、通
常の異方性エッチングによって形成される。
膜２２で覆われ、フォトレジストでパターニングされ
る。さらに、（１個以上の）ゲート電極構造２５が、通
常の異方性エッチングによって形成される。
【００２３】次に、通常の処理工程を用いてデバイスを
完成することができる。そのような処理工程は、スペー
サでゲート電極構造２５の側壁を不動体化すること、ソ
ースおよびドレイン領域の注入、およびドーパントを添
加する加熱処理を含んでいる。
完成することができる。そのような処理工程は、スペー
サでゲート電極構造２５の側壁を不動体化すること、ソ
ースおよびドレイン領域の注入、およびドーパントを添
加する加熱処理を含んでいる。
【００２４】ＶＬＳＩ半導体メモリチップで用いられる
高密度ゲート導体ラインをシミュレートする試験構造に
おいて、シート抵抗は、ライン幅１μｍ〜０．４μｍ、
間隔１．３μｍ〜０．４μｍの種々のラインで測定され
た。表１は、ガス中の窒素量の関数として、得られた結
果を示している。欠陥のあるラインは、３オーム／□よ
りも大きいシート抵抗（１００ｎｍ ＴｉＳｉ2 ）を有
するものである。窒素でスパッタされたＴｉＳｉ2 ライ
ンの平均シート抵抗は、１．８オーム／□であった。
高密度ゲート導体ラインをシミュレートする試験構造に
おいて、シート抵抗は、ライン幅１μｍ〜０．４μｍ、
間隔１．３μｍ〜０．４μｍの種々のラインで測定され
た。表１は、ガス中の窒素量の関数として、得られた結
果を示している。欠陥のあるラインは、３オーム／□よ
りも大きいシート抵抗（１００ｎｍ ＴｉＳｉ2 ）を有
するものである。窒素でスパッタされたＴｉＳｉ2 ライ
ンの平均シート抵抗は、１．８オーム／□であった。
【００２５】
【表１】
【００２６】スパッタ付着の際にシリサイド膜に混入さ
れる窒素は、長時間の高温アニーリングの際にシリサイ
ドを安定化させる機能を果たす。図２は、窒素が含有さ
れない１００ｎｍのＴｉＳｉ2 膜のシート抵抗（“制
御”）が、シリサイド膜の熱集塊のために急速に増大し
始めることを示している。膜全体に１．０原子％の窒素
が混入された同じ厚さのＴｉＳｉ2 膜は、ほとんど集塊
を示さず、高温（１０５０℃）においてより強固な処理
ウィンドウを表している。シリサイド転移は、本発明し
たがって形成されたシリサイド膜に関しては、完全に抑
制されている。したがって、シリサイドへの窒素の添加
は、シリサイド膜の熱安定性を改善することが明らかに
された。
れる窒素は、長時間の高温アニーリングの際にシリサイ
ドを安定化させる機能を果たす。図２は、窒素が含有さ
れない１００ｎｍのＴｉＳｉ2 膜のシート抵抗（“制
御”）が、シリサイド膜の熱集塊のために急速に増大し
始めることを示している。膜全体に１．０原子％の窒素
が混入された同じ厚さのＴｉＳｉ2 膜は、ほとんど集塊
を示さず、高温（１０５０℃）においてより強固な処理
ウィンドウを表している。シリサイド転移は、本発明し
たがって形成されたシリサイド膜に関しては、完全に抑
制されている。したがって、シリサイドへの窒素の添加
は、シリサイド膜の熱安定性を改善することが明らかに
された。
【００２７】図３、図４は、０％窒素に比べて１原子％
窒素のドーズ量では、ＴｉＳｉ2 集塊が、シリサイド膜
が高抵抗のＴｉＮおよびＳｉに分解されることなく制御
されることを示している。窒素の含有されていないシリ
サイドに示されるシート抵抗ＲS の欠陥分布に比べ、窒
素含有シリサイドのシート抵抗ＲS の分布特徴が、高抵
抗の分布を欠いているので、全分布のシート抵抗Ｒ
S は、１原子％の窒素の添加によって低減されることが
容易に明らかである。
窒素のドーズ量では、ＴｉＳｉ2 集塊が、シリサイド膜
が高抵抗のＴｉＮおよびＳｉに分解されることなく制御
されることを示している。窒素の含有されていないシリ
サイドに示されるシート抵抗ＲS の欠陥分布に比べ、窒
素含有シリサイドのシート抵抗ＲS の分布特徴が、高抵
抗の分布を欠いているので、全分布のシート抵抗Ｒ
S は、１原子％の窒素の添加によって低減されることが
容易に明らかである。
【００２８】上述したようなＣＭＯＳゲート電極構造の
製造における有用性に加えて、本発明は、熱安定性が増
大したポリシリコン／金属シリサイドの積層を必要とす
るいかなる集積導体の製造にも広く応用可能であること
を、当事者は理解するであろう。このような応用は、バ
イポーラ、ＢｉＣＭＯＳまたはＳＯＩ（ｓｉｌｉｃｏｎ
−ｏｎ−ｉｎｓｕｌａｔｏｒ）応用を含むことができ、
また、種々の個別デバイスの相互接続を作る導体を含む
ことができる。
製造における有用性に加えて、本発明は、熱安定性が増
大したポリシリコン／金属シリサイドの積層を必要とす
るいかなる集積導体の製造にも広く応用可能であること
を、当事者は理解するであろう。このような応用は、バ
イポーラ、ＢｉＣＭＯＳまたはＳＯＩ（ｓｉｌｉｃｏｎ
−ｏｎ−ｉｎｓｕｌａｔｏｒ）応用を含むことができ、
また、種々の個別デバイスの相互接続を作る導体を含む
ことができる。
【００２９】
【発明の効果】本発明によれば、半導体基板上にドープ
・ポリシリコン層を形成し、ドープ・ポリシリコン層の
上に窒素含有導電層を形成し、窒素含有導電層およびド
ープされたポリシリコン層をパターニングして導体を形
成する導体形成方法において、窒素含有導電層に含まれ
る窒素がこの導電層の熱安定性を改善するので、半導体
ポリサイド処理における集塊および転移を防止すること
が可能となった。
・ポリシリコン層を形成し、ドープ・ポリシリコン層の
上に窒素含有導電層を形成し、窒素含有導電層およびド
ープされたポリシリコン層をパターニングして導体を形
成する導体形成方法において、窒素含有導電層に含まれ
る窒素がこの導電層の熱安定性を改善するので、半導体
ポリサイド処理における集塊および転移を防止すること
が可能となった。
【図１】本発明にしたがって半導体ポリサイド処理を用
いてゲート電極構造を製造する処理工程を示す図であ
る。
いてゲート電極構造を製造する処理工程を示す図であ
る。
【図２】制御膜と比較して本発明にしたがって製造され
た金属シリサイド膜の熱安定性を明らかにする総アニー
ル時間−抵抗特性を示す図である。
た金属シリサイド膜の熱安定性を明らかにする総アニー
ル時間−抵抗特性を示す図である。
【図３】窒素が全く混入されていない金属シリサイドで
作られたゲート導体のシート抵抗欠陥の頻度を示す図で
ある。
作られたゲート導体のシート抵抗欠陥の頻度を示す図で
ある。
【図４】１原子％の窒素が混入されている金属シリサイ
ドで作られたゲート導体のシート抵抗欠陥の頻度を示す
図である。
ドで作られたゲート導体のシート抵抗欠陥の頻度を示す
図である。
５ 基板 １０ ゲート酸化物膜 １２ 素子分離領域 １５ ポリシリコン層 ２０ 窒素含有金属シリサイド層 ２２ 誘電体膜 ２５ ゲート電極構造
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｚ (72)発明者 アンソニー・ジェイ・ユー アメリカ合衆国 ニューヨーク州 ポウク エイグ カニングハム レーン 57
Claims (12)
- 【請求項１】（ａ）半導体基板を設ける工程と、 （ｂ）前記半導体基板上にドープ・ポリシリコン層を形
成する工程と、 （ｃ）前記ドープ・ポリシリコン層上に窒素含有導電層
を形成する工程と、 （ｄ）前記窒素含有導電層およびドープ・ポリシリコン
層をパターニングして導体を形成する工程を含む、こと
を特徴とする導体の製造方法。 - 【請求項２】前記窒素含有導電層が窒素含有金属シリサ
イドおよび窒素含有高融点金属から選択された材料より
なることを特徴とする請求項１記載の導体の製造方法。 - 【請求項３】前記工程（ｃ）は、窒素含有スパッタ処理
プラズマを形成し、スパッタ付着する工程を含むことを
特徴とする請求項１記載の導体の製造方法。 - 【請求項４】０．５原子％〜３原子％の窒素が前記スパ
ッタ処理プラズマに混入されていることを特徴とする請
求項３記載の導体の製造方法。 - 【請求項５】前記スパッタ付着により形成された前記窒
素含有導電層が１原子％〜３原子％の窒素を含んでいる
ことを特徴とする請求項３記載の導体の製造方法。 - 【請求項６】前記スパッタ処理プラズマがアルゴンを含
んでいることを特徴とする請求項３記載の導体の製造方
法。 - 【請求項７】（ａ）半導体基板を備える工程と、 （ｂ）前記半導体基板上にゲート酸化膜を形成する工程
と、 （ｃ）前記ゲート酸化膜上にドープ・ポリシリコン層を
形成する工程と、 （ｄ）前記ドープ・ポリシリコン層上に窒素含有導電層
を形成する工程とを含み、前記窒素含有導電層に含まれ
る窒素がこの導電層の熱安定性を改善し、 （ｅ）前記窒素含有導電層、ドープ・ポリシリコン層お
よびゲート酸化膜をパターニングしてゲート電極構造を
形成する工程を含む、ことを特徴とする半導体装置のゲ
ート電極構造の製造方法。 - 【請求項８】前記窒素含有導電層が窒素含有金属シリサ
イドおよび窒素含有高融点金属から選択された材料より
なることを特徴とする請求項７記載の半導体装置のゲー
ト電極構造の製造方法。 - 【請求項９】前記工程（ｄ）が窒素含有スパッタ処理プ
ラズマを形成し、スパッタ付着する工程を含むことを特
徴とする請求項７記載の半導体装置のゲート電極構造の
製造方法。 - 【請求項１０】０．５原子％〜３原子％の窒素が前記ス
パッタ処理プラズマに混入されていることを特徴とする
請求項９記載の半導体装置のゲート電極構造の製造方
法。 - 【請求項１１】前記スパッタ付着により形成された前記
窒素含有導電層が１原子％〜３原子％の窒素を含んでい
ることを特徴とする請求項９記載の半導体装置のゲート
電極構造の製造方法。 - 【請求項１２】前記スパッタ処理プラズマがアルゴンを
含んでいることを特徴とする請求項９記載の半導体装置
のゲート電極構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/282,681 US5518958A (en) | 1994-07-29 | 1994-07-29 | Prevention of agglomeration and inversion in a semiconductor polycide process |
| US282681 | 1994-07-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855983A true JPH0855983A (ja) | 1996-02-27 |
| JP3137557B2 JP3137557B2 (ja) | 2001-02-26 |
Family
ID=23082656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07137702A Expired - Fee Related JP3137557B2 (ja) | 1994-07-29 | 1995-06-05 | ゲート電極構造の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5518958A (ja) |
| EP (1) | EP0694962A3 (ja) |
| JP (1) | JP3137557B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344748A (ja) * | 2005-06-08 | 2006-12-21 | Fujitsu Ltd | 半導体装置の製造方法 |
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|---|---|---|---|---|
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| US6087254A (en) * | 1996-07-16 | 2000-07-11 | Micron Technology, Inc. | Technique for elimination of pitting on silicon substrate during gate stack etch |
| US6613673B2 (en) | 1996-07-16 | 2003-09-02 | Micron Technology, Inc. | Technique for elimination of pitting on silicon substrate during gate stack etch |
| US7078342B1 (en) | 1996-07-16 | 2006-07-18 | Micron Technology, Inc. | Method of forming a gate stack |
| US5981367A (en) * | 1996-10-17 | 1999-11-09 | Micron Technology, Inc. | Method for making an access transistor |
| US6080629A (en) * | 1997-04-21 | 2000-06-27 | Advanced Micro Devices, Inc. | Ion implantation into a gate electrode layer using an implant profile displacement layer |
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| US6001718A (en) * | 1997-09-30 | 1999-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a ternary compound low resistive electrode |
| US6380055B2 (en) | 1998-10-22 | 2002-04-30 | Advanced Micro Devices, Inc. | Dopant diffusion-retarding barrier region formed within polysilicon gate layer |
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| US6162713A (en) * | 1999-06-17 | 2000-12-19 | United Microelectronics Corp. | Method for fabricating semiconductor structures having metal silicides |
| US6833329B1 (en) * | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
| US6649543B1 (en) | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
| US6686298B1 (en) * | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
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| US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
| US6723599B2 (en) * | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| DE102007045074B4 (de) * | 2006-12-27 | 2009-06-18 | Hynix Semiconductor Inc., Ichon | Halbleiterbauelement mit Gatestapelstruktur |
| US9401279B2 (en) | 2013-06-14 | 2016-07-26 | Sandisk Technologies Llc | Transistor gate and process for making transistor gate |
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| JPS60173872A (ja) * | 1984-02-10 | 1985-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
| US4760369A (en) * | 1985-08-23 | 1988-07-26 | Texas Instruments Incorporated | Thin film resistor and method |
| AT387354B (de) * | 1987-02-18 | 1989-01-10 | Heid Ag Maschf | Greifer fuer werkstuecke, spannpaletten, spannmittel od.dgl. |
| JP2538269B2 (ja) * | 1987-08-03 | 1996-09-25 | 富士通株式会社 | 半導体装置の製造方法 |
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| US5164333A (en) * | 1990-06-19 | 1992-11-17 | Siemens Aktiengesellschaft | Method for manufacturing a multi-layer gate electrode for a mos transistor |
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-
1994
- 1994-07-29 US US08/282,681 patent/US5518958A/en not_active Expired - Fee Related
-
1995
- 1995-06-05 JP JP07137702A patent/JP3137557B2/ja not_active Expired - Fee Related
- 1995-06-09 EP EP95480074A patent/EP0694962A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344748A (ja) * | 2005-06-08 | 2006-12-21 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0694962A2 (en) | 1996-01-31 |
| JP3137557B2 (ja) | 2001-02-26 |
| US5518958A (en) | 1996-05-21 |
| EP0694962A3 (en) | 1996-09-11 |
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