JPH0974195A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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JPH0974195A
JPH0974195A JP7244444A JP24444495A JPH0974195A JP H0974195 A JPH0974195 A JP H0974195A JP 7244444 A JP7244444 A JP 7244444A JP 24444495 A JP24444495 A JP 24444495A JP H0974195 A JPH0974195 A JP H0974195A
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film
titanium
silicide film
silicon film
semiconductor device
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隆 黒井
Shuichi Oda
秀一 尾田
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Abstract

(57)【要約】 【課題】 非単結晶シリコン膜に含有されている導電型
を決定するドーパントがメタルシリサイド膜に拡散し素
子特性が低下するという問題点があった。 【解決手段】 導電型を決定するドーパントとしてのリ
ンを含有する非多結晶シリコン膜６、Ｃ５４構造にて成
るチタンシリサイド膜４８および、タングステンシリサ
イド膜８が順次積層されてなるゲート電極３２を備え
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、非単結晶シリコ
ン膜に含有されている導電型を決定するドーパントがメ
タルシリサイド膜に拡散するのを抑制し素子特性を向上
することができる半導体装置および半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】図１７は第１の従来のＮＭＯＳトランジ
スタの半導体装置の構成を示す断面図である。図におい
て、１は半導体基板、２は半導体基板１上に形成された
素子分離酸化膜、３は半導体基板１の素子分離酸化膜２
にて囲まれた活性領域に形成されたソース／ドレイン領
域、４は半導体基板１上に形成されたゲート酸化膜、５
はゲート酸化膜４上に形成されたゲート電極で、導電型
を決定するドーパントとしての例えばリンがドーピング
された多結晶シリコン膜６、チタンシリサイド膜７およ
びタングステンシリサイド膜８が順次積層されて成る。
９はゲート電極５の側壁に形成されたサイドウォール酸
化膜である。
【０００３】次いで上記のように構成された第１の従来
のＮＭＯＳトランジスタの半導体装置の製造方法につい
て図１８を交えて説明する。まず、半導体基板１上にＬ
ＯＣＯＳ法により素子分離酸化膜２を形成する。次に、
例えば熱酸化により半導体基板１の上面を酸化して厚さ
６０オングストロームのゲート酸化膜４を形成する。次
に、例えばＣＶＤ法により導電型を決定するドーパント
としての例えばリンが５×１０20／ｃｍ2ドーピングさ
れた多結晶シリコン膜６を例えば厚さ８００オングスト
ローム積層する。次に、スパッタ法にてチタンシリサイ
ド膜７を例えば厚さ１５０オングストローム積層する。
次に、スパッタ法にてタングステンシリサイド膜８を例
えば厚さ８００オングストローム積層する（図１８
（ａ））。
【０００４】次に、写真製版技術を用いてタングステン
シリサイド膜８、チタンシリサイド膜７および多結晶シ
リコン膜６の所望の箇所のエッチングを行い、ゲート電
極５を形成する（図１８（ｂ））。次に、例えばヒ素イ
オンを例えば３０ＫｅＶ、４０×１０13／ｃｍ2の条件
で半導体基板１を例えば４０度傾けてイオン注入を行
い、ＬＤＤ層を形成する。次に、例えばＣＶＤ法により
厚さ８００オングストロームのシリコン酸化膜を堆積さ
せ、エッチバックを行いサイドウォール酸化膜９を形成
する。次に、例えばヒ素イオンを５０ＫｅＶ、４０×１
０15／ｃｍ2の条件でイオン注入を行い、ソース／ドレ
イン領域３を形成する。次に例えば８００℃６０分程度
の熱処理を施しＮＭＯＳトランジスタを形成する（図１
７）。
【０００５】図１９は第２の従来のＤＲＡＭセルの半導
体装置の構成を示す断面図である。図において、上記第
１の従来の場合と同様の部分は同一符号を付して説明を
省略する。１０は半導体基板１の素子分離酸化膜２にて
囲まれた活性領域に形成された拡散層、１１は半導体基
板１上に形成されたワード線、１２はワード線１１を覆
うように形成された第１の層間絶縁膜、１３はこの第１
の層間絶縁膜１２を拡散層１０の上面に至るまで開口し
た第１のコンタクトホール、１４は第１のコンタクトホ
ール１３を介して形成されたビット線で、導電型を決定
するドーパントとしての例えばリンがドーピングされた
多結晶シリコン膜１５、チタンシリサイド膜１６および
タングステンシリサイド膜１７が順次積層されて成る。
【０００６】１８はビット線１４を覆うように形成され
た第２の層間絶縁膜、１９は第１および第２の層間絶縁
膜１２、１８を拡散層１０の上面に至るまで開口した第
２のコンタクトホール、２０はこの第２のコンタクトホ
ール１９を介して形成されたキャパシタで、ストレージ
ノード２１、キャパシタ絶縁膜２２およびセルプレート
２３が順次積層されて成る。
【０００７】次いで上記のように構成された第２の従来
のＤＲＡＭセルの半導体装置の製造方法について図２０
を交えて説明する。まず、半導体基板１上にＬＯＣＯＳ
法にて素子分離酸化膜２を形成して、次に例えば多結晶
シリコン膜から成るワード線１１を形成する。次に、半
導体基板１に例えばヒ素のイオン注入を行い拡散層１０
を形成する。次に、例えばＣＶＤ法により第１の層間絶
縁膜１２を厚さ６０００オングストローム積層して、写
真製版技術を用いて第１の層間絶縁膜１２の所望の箇所
を拡散層１０上に至るまでエッチングを行い、第１のコ
ンタクトホール１３を形成する（図２０（ａ））。
【０００８】次に、ＣＶＤ法により導電型を決定するド
ーパントとしての例えばリンが５×１０20／ｃｍ2ドー
ピングされた多結晶シリコン膜１５を厚さ８００オング
ストローム積層する。次に、スパッタ法にてチタンシリ
サイド膜１６を例えば厚さ１５０オングストローム積層
する。次に、スパッタ法にてタングステンシリサイド膜
１７を例えば厚さ８００オングストローム積層する（図
２０（ｂ））。次に、写真製版技術を用いて多結晶シリ
コン膜１５、チタンシリサイド膜１６およびタングステ
ンシリサイド膜１７の所望の箇所のエッチングを行い、
ビット線１４を形成する（図２０（ｃ））。
【０００９】次に、例えばＣＶＤ法により第２の層間絶
縁膜１８を厚さ５０００オングストローム積層して、次
に、写真製版技術を用いて第１および第２の層間絶縁膜
１２、１８の所望の箇所を拡散層１０上に至るまでエッ
チングを行い、第２のコンタクトホール１９を形成す
る。次に、例えばリンがドーピングされた厚さ５０００
オングストロームの多結晶シリコンを積層して、パター
ニングを行いストレージノード２１を形成する。次に、
ストレージノード２１上に例えば厚さ１００オングスト
ロームのキャパシタ絶縁膜２２を形成して、次に例えば
多結晶シリコン膜から成る厚さ１０００オングストロー
ムのセルプレート２３を形成して、キャパシタ２０を形
成し、ＤＲＡＭセルを形成する（図１９）。
【００１０】図２１は第３の従来のデュアルゲートＣＭ
ＯＳの半導体装置の構成を示す断面図である。図におい
て、上記各従来の場合と同様の部分は同一符号を付して
説明を省略する。２４は半導体基板１のＮＭＯＳ形成領
域Ｉに形成されたＰウェル、２５は半導体基板１のＰＭ
ＯＳ形成領域ＩＩに形成されたＮウェル、２６はＮＭＯ
Ｓ形成領域Ｉの半導体基板１上に形成されたＮ型ソース
／ドレイン領域、２７はＰＭＯＳ形成領域ＩＩの半導体
基板１上に形成されたＰ型ソース／ドレイン領域であ
る。
【００１１】２８はＮＭＯＳ形成領域Ｉ上に形成された
ＮＭＯＳのゲート電極で、第１の導電型を決定するドー
パントとしての例えばヒ素がドーピングされたＮ型の多
結晶シリコン膜２９、チタンシリサイド膜７およびタン
グステンシリサイド膜８が順次積層されて成る。３０は
ＰＭＯＳ形成領域ＩＩ上に形成されたＰＭＯＳのゲート
電極で、第２の導電型を決定するドーパントとしての例
えばボロンがドーピングされたＰ型の多結晶シリコン膜
３１、チタンシリサイド膜７およびタングステンシリサ
イド膜８が順次積層されて成る。
【００１２】次いで上記のように構成された第３の従来
のデュアルゲートＣＭＯＳの半導体装置の製造方法につ
いて図２２を交えて説明する。まず、半導体基板１上に
ＬＯＣＯＳ法により素子分離酸化膜２を形成し、写真製
版技術を用いてＮＭＯＳ形成領域Ｉのみレジスト膜を開
口させ例えばボロンイオンをエネルギを変化させながら
注入しＰウェル２４を形成し、又、写真製版技術を用い
てＰＭＯＳ形成領域ＩＩのみレジスト膜を開口させ例え
ばリンイオンをエネルギを変化させながら注入しＮウェ
ル２５を形成する。次に、例えば熱酸化により半導体基
板１の上面を酸化し厚さ６０オングストロームのゲート
酸化膜４を形成する。次に、例えばＣＶＤ法により厚さ
８００オングストロームの多結晶シリコン膜を積層す
る。次に、写真製版技術を用いてＰウェル２４上のみレ
ジスト膜を開口させ、上記多結晶シリコン膜に例えばヒ
素を５０ＫｅＶ、４×１０15／ｃｍ2の条件でイオン注
入しＮ型の多結晶シリコン膜２９を形成し、次に、写真
製版技術を用いてＮウェル２５上のみレジスト膜を開口
させ、上記多結晶シリコン膜に例えばボロンを１０Ｋｅ
Ｖ、４×１０15／ｃｍ2の条件でイオン注入しＰ型の多
結晶シリコン膜３１を形成する（図２２（ａ））。
【００１３】次に、スパッタ法にて例えば厚さ１５０オ
ングストロームのチタンシリサイド膜７を積層する。次
に、スパッタ法にて例えば厚さ８００オングストローム
のタングステンシリサイド膜８を積層する（図２２
（ｂ））。次に、写真製版技術を用いてＮ型およびＰ型
の多結晶シリコン膜２９、３１、チタンシリサイド膜７
およびタングステンシリサイド膜８の所望の箇所をエッ
チングし、ＮＭＯＳおよびＰＭＯＳのゲート電極２８、
３０をそれぞれ形成する（図２２（ｃ））。
【００１４】次に、写真製版技術を用いて、ＮＭＯＳ形
成領域Ｉに例えばヒ素イオンを３０ＫｅＶ、４×１０13
／ｃｍ2の条件で半導体基板１を４０度に傾けてイオン
注入しＬＤＤ層を形成する。次に、例えばＣＶＤ法によ
り厚さ８００オングストロームのシリコン酸化膜を堆積
させ、エッチバックを行い、サイドウォール酸化膜９を
形成する。次に、写真製版技術を用いてＮＭＯＳ形成領
域Ｉのみレジスト膜を開口させ、例えばヒ素イオンを５
０ＫｅＶ、４×１０15／ｃｍ2の条件でイオン注入を行
いＮ型ソース／ドレイン領域２６を形成する。次に、写
真製版技術を用いてＰＭＯＳ形成領域ＩＩのみレジスト
膜を開口させ、例えばボロンイオンを１０ＫｅＶ、４×
１０15／ｃｍ2の条件でイオン注入を行いＰ型ソース／
ドレイン領域２７を形成する。次に、例えば８００℃６
０分程度の熱処理を施しデュアルゲートＣＭＯＳを形成
する（図２１）。
【００１５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので以下に示す種々の問題点
が生じる。まず、導電型を決定するドーパントを含有す
る各多結晶シリコン膜６、１５、２９、３１中のドーパ
ントが、これら膜上に積層されているチタンシリサイド
膜７、１６およびタングステンシリサイド膜８、１７に
これら膜形成後の様々な熱工程にて拡散し吸い上げら
れ、各多結晶シリコン膜６、１５、２９、３１中のドー
パントの濃度が低くなる。この現象により、各ゲート電
極５、２８、３０とゲート酸化膜４との界面に空乏層が
形成され、ゲート容量が増大し延いては電流駆動能力が
低下するとともに、しきい値電圧が上昇するという問題
点が発生する。又、ビット線１４では抵抗が上昇し読み
出し時間が長くなるという問題点が発生する。
【００１６】又、上記現象はデュアルゲートＣＭＯＳの
場合では、図２３に示すようにＮＭＯＳ形成領域ＩとＰ
ＭＯＳ形成領域ＩＩとが形成されているため、チタンシ
リサイド膜７およびタングステンシリサイド膜８にこれ
ら膜形成後の様々な熱工程にて吸い上げられたＰ型およ
びＮ型のドーパントは相互拡散をおこす。このことによ
りＮＭＯＳ形成領域ＩとＰＭＯＳ形成領域ＩＩとの間隔
ｄが所望の間隔より狭いと、各ゲート電極２８、３０の
仕事関数が変化しＮＭＯＳ、ＰＭＯＳの特性が変動する
ため間隔ｄを広くとり、上記相互拡散が生じたとしても
ＮＭＯＳ、ＰＭＯＳの特性が変動しないようにする必要
があり、微細化の妨げになるという問題点があった。
【００１７】又、各多結晶シリコン膜６、１５、２９、
３１の上面には、図示していないものの数オングストロ
ームの自然酸化膜が存在するため、この上に積層されて
いるチタンシリサイド７、１６およびタングステンシリ
サイド８、１７と各多結晶シリコン膜６、１５、２９、
３１との接触抵抗が増大する。この現象により、各ゲー
ト電極５、２８、３０の抵抗値が上昇し、印加した電圧
が抵抗により降下し、延いてはトランジスタの電流駆動
能力が低下するという問題点が発生し、又、ビット線１
４では抵抗が上昇し読み出し時間が長くなるという問題
点が発生する。
【００１８】この発明は上記のような問題点を解消する
ためになされたもので、非単結晶シリコン膜に含有され
ている導電型のドーパントの拡散を抑制することにより
素子特性を向上することができる半導体装置および半導
体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】この発明に係る請求項１
の半導体装置は、導電型を決定するドーパントを含有す
る非単結晶シリコン膜、Ｃ４９またはＣ５４構造にて成
るチタンシリサイド膜およびメタルシリサイド膜が順次
積層されてなる配線層を備えるものである。
【００２０】又、この発明に係る請求項２の半導体装置
は、導電型を決定するドーパントを含有する非単結晶シ
リコン膜、Ｃ４９またはＣ５４構造にて成るチタンシリ
サイド膜、窒化チタン膜およびメタルシリサイド膜が順
次積層されてなる配線層を備えるものである。
【００２１】又、この発明に係る請求項３の半導体装置
は、請求項１または請求項２において、配線層にてゲー
ト電極またはビット線が形成されているものである。
【００２２】又、この発明に係る請求項４の半導体装置
は、非単結晶シリコン膜の相互に異なる所定の箇所に第
１の導電型を決定するドーパントと第２の導電型を決定
するドーパントとをそれぞれ含有する請求項１または請
求項２記載の配線層をゲート電極としてデュアルゲート
ＣＭＯＳを形成したものである。
【００２３】又、この発明に係る請求項５の半導体装置
は、請求項１ないし請求項４のいずれかにおいて、非単
結晶シリコン膜中に窒素が含有しているものである。
【００２４】又、この発明に係る請求項６の半導体装置
は、請求項１ないし請求項５のいずれかにおいて、Ｃ４
９またはＣ５４構造にて成るチタンシリサイド膜の膜厚
が２０オングストローム以上の厚みにて形成するもので
ある。
【００２５】又、この発明に係る請求項７の半導体装置
の製造方法は、基板上に導電型を決定するドーパントを
含有する非単結晶シリコン膜、チタン膜およびメタルシ
リサイド膜を順次積層し、熱処理を行いチタン膜と非単
結晶シリコン膜とを反応させＣ４９またはＣ５４構造に
て成るチタンシリサイド膜を形成するものである。
【００２６】又、この発明に係る請求項８の半導体装置
の製造方法は、基板上に導電型を決定するドーパントを
含有する非単結晶シリコン膜、チタン膜、窒化チタン膜
およびメタルシリサイド膜を順次積層し、熱処理を行い
チタン膜と非単結晶シリコン膜とを反応させＣ４９また
はＣ５４構造にて成るチタンシリサイド膜を形成するも
のである。
【００２７】又、この発明に係る請求項９の半導体装置
の製造方法は、半導体基板上に非単結晶シリコン膜を積
層し、非単結晶シリコン膜の相互の異なる所定の箇所に
第１の導電型を決定するドーパントと第２の導電型を決
定するドーパントとをそれぞれ注入し、非単結晶シリコ
ン膜上にチタン膜およびメタルシリサイド膜あるいはチ
タン膜、窒化チタン膜およびメタルシリサイド膜を順次
積層し、熱処理を行いチタン膜と非単結晶シリコン膜と
を反応させＣ４９またはＣ５４構造にて成るチタンシリ
サイド膜を形成し、非単結晶シリコン膜、チタンシリサ
イド膜およびメタルシリサイド膜あるいは非単結晶シリ
コン膜、チタンシリサイド膜、窒化チタン膜およびメタ
ルシリサイド膜が順次積層して成る膜のパターニングを
行い第１および第２の導電型を有するゲート電極を形成
しデュアルゲートＣＭＯＳを形成するものである。
【００２８】又、この発明に係る請求項１０の半導体装
置の製造方法は、請求項７ないし請求項９のいずれかに
おいて、非単結晶シリコン膜に窒素をイオン注入するも
のである。
【００２９】又、この発明に係る請求項１１の半導体装
置の製造方法は、請求項７ないし請求項１０のいずれか
において、５００℃程度の熱処理にてチタン膜と非単結
晶シリコン膜とを反応させることにより主としてＣ４９
構造にて成るチタンシリサイド膜を形成するものであ
る。
【００３０】又、この発明に係る請求項１２の半導体装
置の製造方法は、請求項７ないし請求項１０のいずれか
において、７００℃程度の熱処理にてチタン膜と非単結
晶シリコン膜とを反応させることにより主としてＣ５４
構造にて成るチタンシリサイド膜を形成するものであ
る。
【００３１】又、この発明に係る請求項１３の半導体装
置の製造方法は、請求項７ないし請求項１０のいずれか
において、５００℃ないし７００℃の熱処理にてチタン
膜と非単結晶シリコン膜とを反応させることにより、Ｃ
４９およびＣ５４構造の混晶にて成るチタンシリサイド
膜を形成するものである。
【００３２】又、この発明に係る請求項１４の半導体装
置の製造方法は、請求項７ないし請求項１３のいずれか
において、チタン膜の膜厚を１０オングストローム以上
の厚みにて形成したものである。
【００３３】
【発明の実施の形態】
実施の形態１．以下、この発明の実施の形態を図につい
て説明する。図１はこの発明の実施の形態１におけるＮ
ＭＯＳトランジスタの半導体装置の構成を示す断面図で
ある。図において、上記各従来の場合と同様の部分は同
一符号を付して説明を省略する。４８は多結晶シリコン
膜６とタングステンシリサイド膜８との間に形成された
Ｃ５４構造にて成るチタンシリサイド膜、３２は多結晶
シリコン膜６、Ｃ５４構造にて成るチタンシリサイド膜
４８およびタングステンシリサイド膜８が順次積層され
て成るゲート電極である。Ｃ５４構造にて成るチタンシ
リサイド膜４８は面心斜方晶と成り、格子定数がａ＝
０．８２４ｎｍ、ｂ＝０．４７８ｎｍ、ｃ＝０．８５４
ｎｍである。
【００３４】次いで上記のように構成された実施の形態
１の半導体装置の製造方法について図２を交えて説明す
る。まず、従来の場合と同様に半導体基板１上にＬＯＣ
ＯＳ法により素子分離酸化膜２を形成する。次に、例え
ば熱酸化により半導体基板１の上面を酸化して厚さ６０
オングストロームのゲート酸化膜４を形成する。次に、
例えばＣＶＤ法により導電型を決定するドーパントとし
ての例えばリンが５×１０20／ｃｍ2ドーピングされた
多結晶シリコン膜６を例えば厚さ８００オングストロー
ム積層する。次に、スパッタ法にてチタン膜３３を例え
ば厚さ５０オングストローム積層する。次に、スパッタ
法にてタングステンシリサイド膜８を例えば厚さ８００
オングストローム積層する（図２（ａ））。
【００３５】次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ ａｎｎｅａｌｉｎｇの略）法により例えば７００℃
で３０秒間熱処理を行い、チタン膜３３と多結晶シリコ
ン膜６とを反応させＣ５４構造にて成るチタンシリサイ
ド膜４８を形成する（図２（ｂ））。この際、多結晶シ
リコン膜６上に存在する数オングストローム程度の自然
酸化膜はチタン膜３３のチタンの還元作用によりＴｉＯ
（酸化チタン）となり雰囲気中に除去される。
【００３６】次に、写真製版技術を用いてタングステン
シリサイド膜８、Ｃ５４構造にて成るチタンシリサイド
膜４８および多結晶シリコン膜６の所望の箇所のエッチ
ングを行い、ゲート電極３２を形成する（図２
（ｃ））。次に、例えばヒ素イオンを例えば３０Ｋｅ
Ｖ、４０×１０13／ｃｍ2の条件で半導体基板１を例え
ば４０度傾けてイオン注入を行い、ＬＤＤ層を形成す
る。次に、例えばＣＶＤ法により厚さ８００オングスト
ロームのシリコン酸化膜を堆積させ、エッチバックを行
いサイドウォール酸化膜９を形成する。次に、例えばヒ
素イオンを５０ＫｅＶ、４０×１０15／ｃｍ2の条件で
イオン注入を行い、ソース／ドレイン領域３を形成す
る。次に例えば８００℃６０分程度の熱処理を施しＮＭ
ＯＳトランジスタを形成する（図１）。そして、この熱
工程、又、一般的に後工程で用いられる様々の熱工程に
おいてもＣ５４構造にて成るチタンシリサイド膜４８は
Ｃ５４構造をくずすことはない。
【００３７】このことを図１３を用いて説明する。図１
３はＣ５４構造にて成るチタンシリサイド膜に、異なっ
た温度の熱処理を施しその後のチタンシリサイド膜のシ
ート抵抗を示した図である。図を見て明らかなように、
熱処理が８５０℃以上となると、チタンシリサイド膜の
シート抵抗は急激に上昇している。このことはチタンシ
リサイド膜が相変化をおこしＣ５４構造を有さなくなり
凝集しはじめたと考察される。よって、上記例に示した
８００℃６０分程度の熱工程はもちろんのこと、一般的
に後工程で用いられる様々な後工程においても８５０℃
を越える工程は一般的に用いられないため、Ｃ５４構造
のチタンシリサイド膜のＣ５４構造がくずされることは
ない。
【００３８】上記のように構成された実施例１の半導体
装置は、Ｃ４９構造にて成るチタンシリサイド膜４８を
多結晶シリコン膜６とタングステンシリサイド膜８との
間に形成したので、多結晶シリコン膜６中の導電型を決
定するドーパントとしての例えばリンがタングステンシ
リサイド膜８に拡散するのをＣ５４構造にて成るチタン
シリサイド膜４８が防止する。このことは、従来の場合
のスパッタ法にて形成されたチタンシリサイド膜は後工
程で熱を加えたとしてもＣ４９またはＣ５４構造とはな
らず、粒径が約０．０２〜０．０５μｍである。これに
対し、Ｃ５４構造のチタンシリサイド膜４８の粒径は約
２．０〜３．０μｍと大きいため、密度が高くなり、導
電型を決定するドーパントとしてのリン等の拡散を阻止
することができるためである。
【００３９】上記示したようにＣ５４構造にて成るチタ
ンシリサイド膜がリン等の拡散を阻止していることを図
１４および図１５を用いて説明する。図１４はＮ+領域
とＰ+領域とを隣接させており、Ｎ+領域Ｐ+領域間は配
線（ゲート電極）ｌにて接続されている。そして、Ｐ+
領域に形成されたソース／ドレイン領域（Ｓ／Ｄ）から
Ｎ+領域までの距離をｄとしている。
【００４０】図１５は図１４に示した配線ｌをタングス
テンシリサイド／多結晶シリコンの２層にて成る場合と
タングステンシリサイド／Ｃ５４構造にて成るチタンシ
リサイド膜／多結晶シリコン膜の３層にて成る場合のそ
れぞれに対し、図１４に示した距離ｄを変化させた時の
各距離ｄに対するＰ+領域のトランジスタのしきい値電
圧Ｖｔｈを示した図である。尚、図１５中のＴｉＳｉ2
はＣ４９構造、Ｃ５４構造あるいはＣ４９およびＣ５４
構造の混晶にて成るチタンシリサイド膜を示すものであ
る。
【００４１】図１５から明らかなように距離ｄが１００
μｍ以下になると、タングステンシリサイド膜／多結晶
シリコン膜にて成るトランジスタのしきい値電圧Ｖｔｈ
は上昇している。これは、多結晶シリコン膜中の導電型
を決定するドーパントが、タングステンシリサイド膜中
に吸い上げられ拡散しＮ+、Ｐ+領域でそれぞれの導電型
を有するドーパントがコンペンセイトし実効的濃度が低
下し仕事関数が変化しているからである。
【００４２】しかしながら、発明のＣ５４構造にて成る
チタンシリサイド膜を備えたものは距離ｄが近くとも、
トランジスタのしきい値電圧Ｖｔｈは変化していない。
これは、多結晶シリコン膜中の導電型を決定するドーパ
ントがタングステンシリサイド膜中に吸い上げられるの
をＣ５４構造にて成るチタンシリサイド膜が防止してい
るからである。よって、以上のことからＣ５４構造にて
成るチタンシリサイド膜が導電型を決定するドーパント
の拡散を阻止することは明らかである。
【００４３】以上のことから、ゲート電極３２とゲート
酸化膜４との界面に空乏層が形成されるのが抑制され、
延いては高駆動能力を有するＮＭＯＳトランジスタの半
導体装置を得ることができる。このことを図１６を用い
てさらに説明する。図に示すように、Ｃ５４構造にて成
るチタンシリサイド膜を有さない方はタングステンシリ
サイド膜の導電型を決定するためのドーパントが拡散し
ているためゲート電極にも空乏層がひろがるのでゲート
容量が反転領域において蓄積領域より減少している。し
かしながら、Ｃ５４構造にて成るチタンシリサイド膜を
有している方はタングステンシリサイド膜へ導電型を決
定するためのドーパントが拡散するのを阻止しているた
め、反転領域においても蓄積領域と同様のゲート容量を
得ることができるからである。尚、図１６中のＴｉＳｉ
2はＣ４９構造、Ｃ５４構造またはＣ４９およびＣ５４
構造の混晶にて成るチタンシリサイド膜を示す。
【００４４】又、多結晶シリコン膜６上面の自然酸化膜
は、チタン膜３３と多結晶シリコン膜６とが反応する際
に、チタン膜３３の還元性の強い物質であるチタンによ
り還元され除去されるので、抵抗の高い自然酸化膜が存
在しなくなり低抵抗なゲート電極３２を形成することが
できる。
【００４５】又、Ｃ５４構造のチタンシリサイド膜４８
の抵抗率は約１５〜３０μΩ・ｃｍであり、従来のスパ
ッタ法で形成したＣ４９またはＣ５４構造とならないチ
タンシリサイド膜の抵抗率の約２５Ω・ｃｍより低抵抗
となるため、より一層ゲート電極３２を低抵抗に形成す
ることができる。
【００４６】尚、上記図１５および図１６にてスパッタ
法にて形成したチタンシリサイド膜をタングステンシリ
サイド膜と多結晶シリコン膜との間に介在させたものは
示していないが、これはタングステンシリサイド膜と多
結晶シリコン膜との２層の場合と同様の結果となる。
【００４７】実施の形態２．図３はこの発明の実施例２
におけるＮＭＯＳトランジスタの半導体装置の構成を示
す断面図である。図において、上記実施例１と同様の部
分は同一符号を付して説明を省略する。３４はＣ５４構
造にて成るチタンシリサイド膜４８とタングステンシリ
サイド膜８との間に形成された窒化チタン膜、３５は多
結晶シリコン膜６、Ｃ５４構造にて成るチタンシリサイ
ド膜４８、窒化チタン膜３４およびタングステンシリサ
イド膜８が順次積層されて成るゲート電極である。
【００４８】次いで上記のように構成された実施例２の
半導体装置の製造方法について図４を交えて説明する。
まず、上記実施例１の場合と同様に半導体基板１上にＬ
ＯＣＯＳ法により素子分離酸化膜２を形成する。次に、
例えば熱酸化により半導体基板１の上面を酸化して厚さ
６０オングストロームのゲート酸化膜４を形成する。次
に、例えばＣＶＤ法により導電型を決定するドーパント
としての例えばリンが５×１０20／ｃｍ2ドーピングさ
れた多結晶シリコン膜６を例えば厚さ８００オングスト
ローム積層する。次に、スパッタ法にてチタン膜３３を
例えば厚さ５０オングストローム積層する。次に、スパ
ッタ法にて窒化チタン膜３４を例えば厚さ１００オング
ストロームおよびタングステンシリサイド膜８を例えば
厚さ８００オングストロームを順次積層する（図４
（ａ））。
【００４９】次に、ＲＴＡ法により例えば７００℃で３
０秒間熱処理を行い、チタン膜３３と多結晶シリコン膜
６とを反応させＣ５４構造にて成るチタンシリサイド膜
４８を形成する（図４（ｂ））。この際、多結晶シリコ
ン膜６上に存在する数オングストローム程度の自然酸化
膜はチタン膜３３のチタンの還元作用によりＴｉＯ（酸
化チタン）となり雰囲気中に除去される。
【００５０】次に、写真製版技術を用いてタングステン
シリサイド膜８、Ｃ５４構造にて成るチタンシリサイド
膜４８、窒化チタン膜３４および多結晶シリコン膜６の
所望の箇所のエッチングを行い、ゲート電極３５を形成
する（図４（ｃ））。次に、例えばヒ素イオンを例えば
３０ＫｅＶ、４０×１０13／ｃｍ2の条件で半導体基板
１を例えば４０度傾けてイオン注入を行い、ＬＤＤ層を
形成する。次に、例えばＣＶＤ法により厚さ８００オン
グストロームのシリコン酸化膜を堆積させ、エッチバッ
クを行いサイドウォール酸化膜９を形成する。次に、例
えばヒ素イオンを５０ＫｅＶ、４０×１０15／ｃｍ2の
条件でイオン注入を行い、ソース／ドレイン領域３を形
成する。次に例えば８００℃６０分程度の熱処理を施し
ＮＭＯＳトランジスタを形成する（図３）。
【００５１】上記のように構成された実施の形態２の半
導体装置は、Ｃ５４構造にて成るチタンシリサイド膜４
８を多結晶シリコン膜６とタングステンシリサイド膜８
との間に上記実施の形態１と同様に形成したので、上記
実施の形態１と同様の効果を奏するのはもちろんのこ
と、Ｃ５４構造にて成るチタンシリサイド膜４８とタン
グステンシリサイド膜８との間に窒化チタン膜３４を形
成したので、多結晶シリコン膜６中の導電型を決定する
ドーパントとしての例えばリンがタングステンシリサイ
ド膜８に拡散するのを窒化チタン膜３４がより一層防止
する。よって、ゲート電極３５とゲート酸化膜４との界
面に空乏層が形成されるのがより一層抑制され、延いて
はより一層高駆動能力を有するＮＭＯＳトランジスタの
半導体装置を得ることができる。
【００５２】実施の形態３．図５は実施の形態３におけ
るＤＲＡＭセルの半導体装置の構成を示す断面図であ
る。図において、上記従来の場合と同様の部分は同一符
号を付して説明を省略する。３６は多結晶シリコン膜１
５とタングステンシリサイド膜１７との間に形成された
Ｃ４９またはＣ５４構造にて成るチタンシリサイド膜、
３７は第１のコンタクトホール１３を介して形成された
ビット線で、導電型を決定するドーパントとしての例え
ばリンがドーピングされた多結晶シリコン膜１５、Ｃ５
４構造にて成るチタンシリサイド膜３６およびタングス
テンシリサイド膜１７が順次積層されて成る。
【００５３】次いで上記のように構成された実施の形態
３のＤＲＡＭセルの半導体装置の製造方法について説明
する。まず、従来の場合と同様に半導体基板１上にＬＯ
ＣＯＳ法にて素子分離酸化膜２を形成して、次に例えば
多結晶シリコン膜から成るワード線１１を形成する。次
に、半導体基板１に例えばヒ素のイオン注入を行い拡散
層１０を形成する。次に、例えばＣＶＤ法により第１の
層間絶縁膜１２を厚さ６０００オングストローム積層し
て、写真製版技術を用いて第１の層間絶縁膜１２の所望
の箇所を拡散層１０上に至るまでエッチングを行い、第
１のコンタクトホール１３を形成する（図６（ａ））。
【００５４】次に、ＣＶＤ法により導電型を決定するド
ーパントとしての例えばリンが５×１０20／ｃｍ2ドー
ピングされた多結晶シリコン膜１５を厚さ８００オング
ストローム積層する。次に、スパッタ法にてチタン膜３
８を例えば厚さ５０オングストローム積層する。次に、
スパッタ法にてタングステンシリサイド膜１７を例えば
厚さ８００オングストローム積層する（図６（ｂ））。
次に、ＲＴＡ法により例えば７００℃で３０秒間熱処理
を行い、チタン膜３８と多結晶シリコン膜１５とを反応
させＣ５４構造にて成るチタンシリサイド膜３６を形成
する（図６（ｃ））。この際、多結晶シリコン膜１５上
に存在する数オングストローム程度の自然酸化膜はチタ
ン膜３８のチタンの還元作用によりＴｉＯ（酸化チタ
ン）となり雰囲気中に除去される。
【００５５】次に、写真製版技術を用いて多結晶シリコ
ン膜１５、Ｃ５４構造にて成るチタンシリサイド膜３６
およびタングステンシリサイド膜１７の所望の箇所のエ
ッチングを行い、ビット線３７を形成する（図６
（ｄ））。次に、例えばＣＶＤ法により第２の層間絶縁
膜１８を厚さ５０００オングストローム積層して、次
に、写真製版技術を用いて第１および第２の層間絶縁膜
１２、１８の所望の箇所を拡散層１０上に至るまでエッ
チングを行い、第２のコンタクトホール１９を形成す
る。次に、例えばリンがドーピングされた厚さ５０００
オングストロームの多結晶シリコンを積層して、パター
ニングを行いストレージノード２１を形成する。次に、
ストレージノード２１上に例えば厚さ１００オングスト
ロームのキャパシタ絶縁膜２２を形成して、次に例えば
多結晶シリコン膜から成る厚さ１０００オングストロー
ムのセルプレート２３を形成して、キャパシタ２０を形
成し、ＤＲＡＭセルを形成する（図５）。
【００５６】上記のように構成された実施の形態３の半
導体装置は、Ｃ５４構造にて成るチタンシリサイド膜３
６を多結晶シリコン膜１５とタングステンシリサイド膜
１７との間に上記各実施例と同様に形成したので、上記
各実施の形態と同様の理由から多結晶シリコン膜１５中
の導電型を決定するドーパントとしての例えばリンがタ
ングステンシリサイド膜１７に拡散するのをＣ４９また
はＣ５４構造にて成るチタンシリサイド膜３６が防止す
る。よって、多結晶シリコン膜１５中のリンの濃度の低
下による多結晶シリコン膜１５の抵抗増大が抑制され、
延いては信号読み出し時の遅延時間の小さいＤＲＡＭセ
ルの半導体装置を得ることができる。
【００５７】又、上記各実施の形態と同様に多結晶シリ
コン膜１５上面の自然酸化膜は、チタン膜３８と多結晶
シリコン膜１５とが反応する際に、チタン膜３８の還元
性の強い物質であるチタンにより還元され除去されるの
で、抵抗の高い自然酸化膜が存在しなくなり低抵抗なビ
ット線３７を形成することができることは言うまでもな
い。
【００５８】又、上記各実施の形態と同様にＣ５４構造
のチタンシリサイド膜３６の抵抗率は約１５〜３０μΩ
・ｃｍであり、従来のスパッタ法で形成したＣ４９また
はＣ５４構造とならないチタンシリサイド膜の抵抗率の
約２５Ω・ｃｍより低抵抗となるため、より一層ビット
線３７を低抵抗に形成することができることは言うまで
もない。
【００５９】実施の形態４．図７は実施の形態４におけ
るＤＲＡＭセルの半導体装置の構成を示す断面図であ
る。図において、上記実施の形態３と同様の部分は同一
符号を付して説明を省略する。３９はＣ５４構造にて成
るチタンシリサイド膜３６とタングステンシリサイド膜
１７との間に形成された窒化チタン膜、４０は第１のコ
ンタクトホール１３を介して形成されたビット線で、導
電型を決定するドーパントとしての例えばリンがドーピ
ングされた多結晶シリコン膜１５、Ｃ５４構造にて成る
チタンシリサイド膜３６、窒化チタン膜３９およびタン
グステンシリサイド膜１７が順次積層されて成る。
【００６０】次いで上記のように構成された実施の形態
４のＤＲＡＭセルの半導体装置の製造方法について図８
を交えて説明する。まず、上記実施の形態３と同様に半
導体基板１上にＬＯＣＯＳ法にて素子分離酸化膜２を形
成して、次に例えば多結晶シリコン膜から成るワード線
１１を形成する。次に、半導体基板１に例えばヒ素のイ
オン注入を行い拡散層１０を形成する。次に、例えばＣ
ＶＤ法により第１の層間絶縁膜１２を厚さ６０００オン
グストローム積層して、写真製版技術を用いて第１の層
間絶縁膜１２の所望の箇所を拡散層１０上に至るまでエ
ッチングを行い、第１のコンタクトホール１３を形成す
る（図８（ａ））。
【００６１】次に、ＣＶＤ法により導電型を決定するド
ーパントとしての例えばリンが５×１０20／ｃｍ2ドー
ピングされた多結晶シリコン膜１５を厚さ８００オング
ストローム積層する。次に、スパッタ法にてチタン膜３
８を例えば厚さ５０オングストローム積層する。次に、
スパッタ法にて窒化チタン３９を例えば厚さ１００オン
グストロームおよびタングステンシリサイド膜１７を例
えば厚さ８００オングストローム順次積層する（図８
（ｂ））。次に、ＲＴＡ法により例えば７００℃で３０
秒間熱処理を行い、チタン膜３８と多結晶シリコン膜１
５とを反応させＣ５４構造にて成るチタンシリサイド膜
３６を形成する（図６（ｃ））。この際、多結晶シリコ
ン膜１５上に存在する数オングストローム程度の自然酸
化膜はチタン膜３８のチタンの還元作用によりＴｉＯ
（酸化チタン）となり雰囲気中に除去される。
【００６２】次に、写真製版技術を用いて多結晶シリコ
ン膜１５、Ｃ５４構造にて成るチタンシリサイド膜３
６、窒化チタン膜３９およびタングステンシリサイド膜
１７の所望の箇所のエッチングを行い、ビット線４０を
形成する（図８（ｄ））。次に、例えばＣＶＤ法により
第２の層間絶縁膜１８を厚さ５０００オングストローム
積層して、次に、写真製版技術を用いて第１および第２
の層間絶縁膜１２、１８の所望の箇所を拡散層１０上に
至るまでエッチングを行い、第２のコンタクトホール１
９を形成する。次に、例えばリンがドーピングされた厚
さ５０００オングストロームの多結晶シリコンを積層し
て、パターニングを行いストレージノード２１を形成す
る。次に、ストレージノード２１上に例えば厚さ１００
オングストロームのキャパシタ絶縁膜２２を形成して、
次に例えば多結晶シリコン膜から成る厚さ１０００オン
グストロームのセルプレート２３を形成して、キャパシ
タ２０を形成し、ＤＲＡＭセルを形成する（図７）。
【００６３】上記のように構成された実施の形態４の半
導体装置は、Ｃ５４構造にて成るチタンシリサイド膜３
６を多結晶シリコン膜１５とタングステンシリサイド膜
１７との間に上記各実施の形態と同様に形成したので、
上記各実施の形態と同様の効果を奏するのはもちろんの
こと、チタンシリサイド膜３６とタングステンシリサイ
ド膜１７との間に窒化チタン膜３９を形成したので、多
結晶シリコン膜１５中の導電型を決定するドーパントと
しての例えばリンがタングステンシリサイド膜１７に拡
散するのを窒化チタン膜３９がより一層防止する。よっ
て、多結晶シリコン膜１５中のリンの濃度の低下による
多結晶シリコン膜１５の抵抗増大がより一層抑制され、
延いては信号読み出し時間のより一層小さいＤＲＡＭセ
ルの半導体装置を得ることができる。
【００６４】実施の形態５．図９は実施の形態５におけ
るデュアルゲートＣＭＯＳの半導体装置の構成を示す断
面図である。図において、上記従来の場合と同様の部分
は同一符号を付して説明を省略する。４１はＮ型の多結
晶シリコン膜２９またはＰ型の多結晶シリコン膜３１と
タングステンシリサイド膜８との間にそれぞれ形成され
たＣ５４構造にて成るチタンシリサイド膜、４２はＮＭ
ＯＳ形成領域Ｉ上に形成されたＮＭＯＳのゲート電極
で、第１の導電型を決定するドーパントとしての例えば
ヒ素がドーピングされたＮ型の多結晶シリコン膜２９、
Ｃ５４構造にて成るチタンシリサイド膜４１およびタン
グステンシリサイド膜８が順次積層されて成る。４３は
ＰＭＯＳ形成領域ＩＩ上に形成されたＰＭＯＳのゲート
電極で、第２の導電型を決定するドーパントとしての例
えばボロンがドーピングされたＰ型の多結晶シリコン膜
３１、Ｃ５４構造にて成るチタンシリサイド膜４１およ
びタングステンシリサイド膜８が順次積層されて成る。
【００６５】次いで上記のように構成された実施の形態
５のデュアルゲートＣＭＯＳの半導体装置の製造方法に
ついて図１０を交えて説明する。まず、従来の場合と同
様に半導体基板１上にＬＯＣＯＳ法により素子分離酸化
膜２を形成し、写真製版技術を用いてＮＭＯＳ形成領域
Ｉのみレジスト膜を開口させ例えばボロンイオンをエネ
ルギを変化させながら注入しＰウェル２４を形成し、
又、写真製版技術を用いてＰＭＯＳ形成領域ＩＩのみレ
ジスト膜を開口させ例えばリンイオンをエネルギを変化
させながら注入しＮウェル２５を形成する。
【００６６】次に、例えば熱酸化により半導体基板１の
上面を酸化し厚さ６０オングストロームのゲート酸化膜
４を形成する。次に、例えばＣＶＤ法により厚さ８００
オングストロームの多結晶シリコン膜を積層する。次
に、写真製版技術を用いてＰウェル２４上のみレジスト
膜を開口させ、上記多結晶シリコン膜に例えばヒ素を３
０ＫｅＶ、４×１０15／ｃｍ2の条件でイオン注入しＮ
型の多結晶シリコン膜２９を形成し、次に、写真製版技
術を用いてＮウェル２５上のみレジスト膜を開口させ、
上記多結晶シリコン膜に例えばボロンを５ＫｅＶ、４×
１０15／ｃｍ2の条件でイオン注入しＰ型の多結晶シリ
コン膜３１を形成する（図１０（ａ））。
【００６７】次に、スパッタ法にて例えば厚さ５０オン
グストロームのチタン膜４４を積層する。次に、スパッ
タ法にて例えば厚さ８００オングストロームのタングス
テンシリサイド膜８を積層する（図１０（ｂ））。次
に、ＲＴＡ法により例えば７００℃で３０秒間熱処理を
行い、チタン膜４４とＮ型およびＰ型の多結晶シリコン
膜２９、３１とをそれぞれ反応させＣ５４構造にて成る
チタンシリサイド膜４１を形成する（図１０（ｃ））。
この際、両多結晶シリコン膜２９、３１上に存在する数
オングストローム程度の自然酸化膜はチタン膜４４のチ
タンの還元作用によりＴｉＯ（酸化チタン）となり雰囲
気中に除去される。
【００６８】次に、写真製版技術を用いてＮ型およびＰ
型の多結晶シリコン膜２９、３１、Ｃ５４構造にて成る
チタンシリサイド膜４１およびタングステンシリサイド
膜８の所望の箇所をエッチングし、ＮＭＯＳおよびＰＭ
ＯＳのゲート電極４２、４３をそれぞれ形成する（図１
０（ｄ））。次に、写真製版技術を用いて、ＮＭＯＳ形
成領域Ｉに例えばヒ素イオンを３０ＫｅＶ、４×１０13
／ｃｍ2の条件で半導体基板１を４０度に傾けてイオン
注入しＬＤＤ層を形成する。次に、例えばＣＶＤ法によ
り厚さ８００オングストロームのシリコン酸化膜を堆積
させ、エッチバックを行い、サイドウォール酸化膜９を
形成する。
【００６９】次に、写真製版技術を用いてＮＭＯＳ形成
領域Ｉのみレジスト膜を開口させ、例えばヒ素イオンを
５０ＫｅＶ、４×１０15／ｃｍ2の条件でイオン注入を
行いＮ型ソース／ドレイン領域２６を形成する。次に、
写真製版技術を用いてＰＭＯＳ形成領域ＩＩのみレジス
ト膜を開口させ、例えばボロンイオンを１０ＫｅＶ、４
×１０15／ｃｍ2の条件でイオン注入を行いＰ型ソース
／ドレイン領域２７を形成する。次に、例えば８００℃
６０分程度の熱処理を施しデュアルゲートＣＭＯＳを形
成する（図９）。
【００７０】上記のように構成された実施の形態５の半
導体装置は、Ｃ５４構造にて成るチタンシリサイド膜４
１をＮ型およびＰ型の多結晶シリコン膜２９、３１とタ
ングステンシリサイド膜８との間に上記各実施の形態と
同様に形成したので、上記各実施の形態と同様の理由か
ら両多結晶シリコン膜２９、３１中の導電型を決定する
ドーパントとしての例えばリンおよびヒ素がタングステ
ンシリサイド膜８に拡散するのをＣ５４構造にて成るチ
タンシリサイド膜４１が防止する。よって、上記各実施
の形態と同様の効果を奏するのはもちろんのことＰ型お
よびＮ型のドーパントの相互拡散は防止され、各ゲート
電極４２、４３の仕事関数が変化しないため、従来の際
に図１９に示したようなＮＭＯＳ形成領域ＩとＰＭＯＳ
形成領域ＩＩとの間隔ｄを狭くとることができるので、
微細化を計ることが可能となるデュアルゲートＣＭＯＳ
の半導体装置を得ることができる。
【００７１】実施の形態６．上記実施の形態５ではＮＭ
ＯＳおよびＰＭＯＳのゲート電極４２、４３をＮ型また
はＰ型の多結晶シリコン膜２９、３１、Ｃ５４構造にて
成るチタンシリサイド膜４１およびタングステンシリサ
イド膜８を順次積層して形成する例を示したけれども、
例えばＮＭＯＳおよびＰＭＯＳのゲート電極をＮ型また
はＰ型の多結晶シリコン膜、Ｃ５４構造にて成るチタン
シリサイド膜、窒化チタン膜およびタングステンシリサ
イド膜を順次積層して形成すれば、上記各実施の形態で
も述べたように、Ｃ５４構造にて成るチタンシリサイド
膜はもちろんのこと、窒化チタン膜も両多結晶シリコン
膜中の導電型を決定するドーパントがタングステンシリ
サイド膜に拡散するのをより一層防止する。よって、Ｐ
型およびＮ型のドーパントの相互拡散はより一層防止さ
れ、各ゲート電極の仕事関数が確実に変化しないため、
ＮＭＯＳ形成領域ＩとＰＭＯＳ形成領域ＩＩとの間隔ｄ
をより一層狭くとることができるので、より一層微細化
を進めることができることは言うまでもない。
【００７２】実施の形態７．図１１はこの発明の実施の
形態７におけるＮＭＯＳトランジスタの半導体装置の構
成を示す断面図である。図において、上記各実施の形態
と同様の部分は同一符号を付して説明を省略する。４５
は導電型を決定するドーパントとしての例えばリンと窒
素とを含有する多結晶シリコン膜、４６は多結晶シリコ
ン膜４５、Ｃ５４構造にて成るチタンシリサイド膜４８
およびタングステンシリサイド膜８が順次積層されて成
るゲート電極である。
【００７３】次いで上記のように構成された実施の形態
７のＮＭＯＳトランジスタの半導体装置の製造方法につ
いて図１２を交えて説明する。まず、上記実施の形態１
と同様に半導体基板１上にＬＯＣＯＳ法により素子分離
酸化膜２を形成する。次に、例えば熱酸化により半導体
基板１の上面を酸化して厚さ６０オングストロームのゲ
ート酸化膜４を形成する。次に、例えばＣＶＤ法により
導電型を決定するドーパントとしての例えばリンが５×
１０20／ｃｍ2ドーピングされた多結晶シリコン膜を例
えば厚さ８００オングストローム積層する。次に、窒素
イオン４７を例えば５ＫｅＶ、４×１０15／ｃｍ2の条
件でイオン注入しリンと窒素とを含有する多結晶シリコ
ン膜４５を形成する（図１２（ａ））。
【００７４】次に、スパッタ法にてチタン膜３３を例え
ば厚さ５０オングストローム積層する。次に、スパッタ
法にてタングステンシリサイド膜８を例えば厚さ８００
オングストローム積層する（図１２（ｂ））。次に、Ｒ
ＴＡ法により例えば７００℃で３０秒間熱処理を行い、
チタン膜３３と多結晶シリコン膜４５とを反応させＣ５
４構造にて成るチタンシリサイド膜４８を形成する（図
１２（ｃ））。この際、多結晶シリコン膜４５上に存在
する数オングストローム程度の自然酸化膜はチタン膜３
３のチタンの還元作用によりＴｉＯ（酸化チタン）とな
り雰囲気中に除去される。
【００７５】次に、写真製版技術を用いてタングステン
シリサイド膜８、Ｃ５４構造にて成るチタンシリサイド
膜４８および多結晶シリコン膜４５の所望の箇所のエッ
チングを行い、ゲート電極４６を形成する（図１２
（ｄ））。次に、例えばヒ素イオンを例えば３０Ｋｅ
Ｖ、４０×１０13／ｃｍ2の条件で半導体基板１を例え
ば４０度傾けてイオン注入を行い、ＬＤＤ層を形成す
る。次に、例えばＣＶＤ法により厚さ８００オングスト
ロームのシリコン酸化膜を堆積させ、エッチバックを行
いサイドウォール酸化膜９を形成する。次に、例えばヒ
素イオンを５０ＫｅＶ、４０×１０15／ｃｍ2の条件で
イオン注入を行い、ソース／ドレイン領域３を形成す
る。次に例えば８００℃６０分程度の熱処理を施しＮＭ
ＯＳトランジスタを形成する（図１１）。
【００７６】上記のように構成された実施の形態７の半
導体装置は、多結晶シリコン膜４５とタングステンシリ
コン膜８との間にＣ５４構造にて成るチタンシリサイド
膜４８を上記各実施の形態と同様に形成するようにした
ので、上記各実施の形態と同様の効果を奏するのはもち
ろんのこと、多結晶シリコン膜４５中の窒素の拡散係数
はリンの拡散係数より大きく異なるため、これらが同時
に拡散する際は、両者ともに実効的拡散係数が低減され
るためリンの拡散は抑制され、ゲート電極４６とゲート
酸化膜４との界面に空乏層が形成されるのがより一層抑
制され、延いてはより一層高駆動能力を有するＮＭＯＳ
トランジスタの半導体装置を得ることができる。
【００７７】尚、上記実施の形態７では多結晶シリコン
膜４５の導電型を決定するドーパントをリンにて説明し
たが、これに限られることはなく導電型を決定するドー
パントとしてのボロン、ヒ素等を用いたとしても、これ
らの拡散係数は窒素の拡散係数より小さく異なるため上
記実施の形態と同様の効果を奏することは言うまでもな
い。
【００７８】又、上記実施の形態７では多結晶シリコン
膜４５とタングステンシリサイド膜８との間にＣ５４構
造にて成るチタンシリサイド膜４８のみを形成する例を
示したけれども、これに限られることはなく、Ｃ５４構
造にて成るチタンシリサイド膜４８とタングステンシリ
サイド膜８との間に上記各実施の形態と同様に窒化チタ
ン膜を形成するようにすれば、上記各実施の形態と同様
の効果を奏することは言うまでもない。
【００７９】又、上記実施の形態７ではＮＭＯＳトラン
ジスタの半導体装置について説明したが、これに限られ
ることはなく、上記各実施の形態のビット線およびデュ
アルゲートＣＭＯＳの各多結晶シリコン膜に対しても上
記実施の形態７と同様に窒素を含有させるようにすれ
ば、多結晶シリコン膜中の導電型を決定するドーパント
の拡散が窒素を導入することにより抑制される。よっ
て、ビット線の場合は多結晶シリコン膜の抵抗の増大が
より一層抑制されるため、信号読み出し時の遅延時間を
より一層小さくすることができる。又、デュアルゲート
ＣＭＯＳではＮ型およびＰ型のドーパントの相互拡散は
より一層防止され、ＮＭＯＳおよびＰＭＯＳのゲート電
極の仕事関数が確実に変化しないため、より一層微細化
を進めることができる。
【００８０】上記各実施の形態ではＣ５４構造にて成る
チタンシリサイド膜を形成する例を示したが、Ｃ５４構
造にて成るチタンシリサイド膜の粒径は先でも述べたよ
うに約２．０〜３．０μｍと大きいため、Ｃ５４構造に
て成るチタンシリサイド膜を用いる配線層の幅及びＣ５
４構造にて成るチタンシリサイド膜の厚みがこの粒径以
上であると、Ｃ５４構造にて成るチタンシリサイド膜が
形成しやすくなることは言うまでもない。又、配線層の
幅及びＣ５４構造にて成るチタンシリサイド膜の厚みが
粒径以下の場合にはＣ４９構造にて成るチタンシリサイ
ド膜やＣ５４およびＣ４９構造の混晶にて成るチタンシ
リサイド膜が形成される事がある。
【００８１】実施の形態８．上記各実施の形態ではチタ
ンシリサイド膜をＣ５４構造にて成るチタンシリサイド
膜を用いるものについて説明したがこれに限られること
はなく、Ｃ４９構造にて成るチタンシリサイド膜を用い
たとしても、上記実施の形態１で示した図１３ないし図
１６のそれぞれに対しＣ４９構造にて成るチタンシリサ
イド膜も同様の結果をもたらすため、上記各実施の形態
と同様の効果を奏することは言うまでもない。
【００８２】以下、Ｃ４９構造にて成るチタンシリサイ
ド膜の際のＣ５４構造にて成るチタンシリサイド膜との
違いについてのみ説明する。Ｃ４９構造にて成るチタン
シリサイド膜は体心斜方晶と成り、格子定数はａ＝０．
３６２ｎｍ、ｂ＝１．３７６ｎｍ、ｃ＝０．３６１ｎｍ
である。粒径は約１．０μｍとＣ５４構造にて成るチタ
ンシリサイド膜より若干小さいが、導電型を決定するド
ーパントの拡散を阻止する能力についてはＣ５４構造に
て成るチタンシリサイド膜との差はない。抵抗率は約１
００〜２００μΩ・ｃｍであり低抵抗である。又、形成
方法はチタン膜と多結晶シリコン膜とをＲＴＡ法にて反
応させるのはＣ５４構造にて成るチタンシリサイド膜と
同一で、条件を５００℃で３０秒間の熱処理にて行う。
【００８３】そして、このＣ４９構造にて成るチタンシ
リサイド膜形成後の工程で様々な熱工程において、Ｃ４
９構造にて成るチタンシリサイド膜は５００℃を越える
工程が行われると、Ｃ４９構造がＣ５４構造に変化する
場合があり、Ｃ４９およびＣ５４構造の混晶のチタンシ
リサイド膜と成る。又、７００℃の熱工程が行われると
Ｃ４９構造にて成るチタンシリサイド膜はＣ５４構造に
て成るチタンシリサイド膜に変化する場合がある。しか
しながら、Ｃ５４構造にて成るチタンシリサイド膜の粒
径は大きいためこの粒径より小さい配線に対してはＣ５
４構造にて成るチタンシリサイド膜に変化しにくく、Ｃ
４９構造にて成るチタンシリサイド膜のままでとどま
る。
【００８４】実施の形態９．又、Ｃ５４構造にて成るチ
タンシリサイド膜の変わりにＣ５４およびＣ４９構造の
混晶にて成るチタンシリサイド膜を用いたとしても上記
実施の形態１で示した図１３ないし図１６のそれぞれに
対しＣ５４およびＣ４９構造の混晶にて成るチタンシリ
サイド膜はＣ５４構造にて成るチタンシリサイド膜と同
様の結果をもたらすため、上記各実施の形態と同様の効
果を奏することは言うまでもない。以下、Ｃ５４および
Ｃ４９構造の混晶にて成るチタンシリサイド膜とＣ５４
構造にて成るチタンシリサイド膜およびＣ４９構造にて
成るチタンシリサイド膜と異なる形成方法について説明
する。チタン膜と多結晶シリコン膜とをＲＴＡ法にて反
応させるのはＣ５４構造にて成るチタンシリサイド膜と
同一で、条件を５００℃〜７００℃で３０秒間の熱処理
にて行う。
【００８５】実施の形態１０．上記各実施の形態ではＮ
ＭＯＳトランジスタ、ビット線およびデュアルゲートＣ
ＭＯＳを例に説明したけれども、これに限られることは
なく、導電型を決定するドーパントが含有される多結晶
シリコン膜およびタングステンシリサイド膜から成る配
線層の全てに対して適用できることは言うまでもない。
【００８６】実施の形態１１．上記各実施の形態では非
単結晶シリコン膜として多結晶シリコン膜を例に示した
けれども、これに限られることはなく例えばアモルファ
スシリコン膜を用いてもよいことは言うまでもない。
【００８７】実施の形態１２．上記各実施の形態ではメ
タルシリサイド膜としてタングステンシリサイド膜を例
に示したけれども、これに限られることはなくモリブデ
ンシリサイド膜などを用いてもよいことは言うまでもな
い。
【００８８】実施の形態１３．上記各実施の形態ではＣ
４９またはＣ５４構造にて成るチタンシリサイド膜の膜
厚について特に示さなかったが、この膜厚が２０オング
ストローム以上の厚みにて形成された時にドーパントの
拡散の阻止が確実となる。又、２０オングストローム以
上の厚みのＣ４９またはＣ５４構造にて成るチタンシリ
サイド膜を形成しようと思えば、多結晶シリコン膜と反
応させるチタン膜の膜厚は１０オングストローム以上必
要と成る。
【００８９】
【発明の効果】以上のように、この発明の請求項１によ
れば、導電型を決定するドーパントを含有する非単結晶
シリコン膜、Ｃ４９またはＣ５４構造にて成るチタンシ
リサイド膜およびメタルシリサイド膜が順次積層されて
なる配線層を備えるようにしたので、非単結晶シリコン
膜中のドーパントがメタルシリサイド膜に拡散するのを
Ｃ４９またはＣ５４構造にて成るチタンシリサイド膜が
防止するため、非単結晶シリコン膜中のドーパントの濃
度の低下による非単結晶シリコン膜の抵抗増大が抑制さ
れ所望の抵抗を有する配線層を備えた半導体装置を提供
することができる。
【００９０】又、この発明の請求項２によれば、導電型
を決定するドーパントを含有する非単結晶シリコン膜、
Ｃ４９またはＣ５４構造にて成るチタンシリサイド膜、
窒化チタン膜およびメタルシリサイド膜が順次積層され
てなる配線層を備えるようにしたので、非単結晶シリコ
ン膜中のドーパントがメタルシリサイド膜に拡散するの
をＣ４９またはＣ５４構造にて成るチタンシリサイド膜
はもちろんのこと窒化チタン膜にてさらに防止するた
め、非単結晶シリコン膜中のドーパントの濃度の低下に
よる非単結晶シリコン膜の抵抗増大が一層抑制されより
一層確実に所望の抵抗を有する配線層を備えた半導体装
置を提供することができる。
【００９１】又、この発明の請求項３によれば、請求項
１または請求項２において、の配線層にてゲート電極ま
たはビット線が形成されているようにしたので、ゲート
電極に空乏層が形成されるのが抑制され、または、ビッ
ト線の抵抗の増大が抑制されるので、素子特性を向上す
ることができる半導体装置を提供することが可能であ
る。
【００９２】又、この発明の請求項４によれば、相互に
異なる所定の箇所に第１の導電型を決定するドーパント
と第２の導電型を決定するドーパントとをそれぞれ含有
する請求項１または請求項２記載の配線層をゲート電極
としてデュアルゲートＣＭＯＳを形成したので、第１お
よび第２の導電型の非単結晶シリコン膜中のドーパント
がメタルシリサイド膜に拡散するのをＣ４９またはＣ５
４構造にて成るチタンシリサイド膜または窒化チタン膜
が防止するため、両非単結晶シリコン膜中のドーパント
の濃度の低下による非単結晶シリコン膜の抵抗増大が一
層抑制され所望の抵抗を有するゲート電極を得ることが
できる。又、このことにより第１および第２の導電型の
ドーパントの相互拡散は抑制されるので、ゲート電極で
の第１の導電型と第２の導電型との間隔を小さくするこ
とができるため、微細化をはかることができる半導体装
置を提供することが可能である。
【００９３】又、この発明の請求項５によれば、請求項
１ないし請求項４のいずれかにおいて、非単結晶シリコ
ン膜中に窒素が含有しているので、非単結晶シリコン膜
中のドーパントがメタルシリサイド膜に拡散するのをＣ
４９またはＣ５４構造にて成るチタンシリサイド膜又は
窒化チタン膜はもちろんのこと窒素にてさらに防止され
るため、非単結晶シリコン膜中のドーパントの濃度の低
下による非単結晶シリコン膜の抵抗増大がより一層抑制
されより一層確実に所望の抵抗を有する配線層を備えた
半導体装置を提供することができる。
【００９４】又、この発明の請求項６によれば、請求項
１ないし請求項５のいずれかにおいて、Ｃ４９またはＣ
５４構造にて成るチタンシリサイド膜の膜厚が２０オン
グストローム以上の厚みにて形成するので、非単結晶シ
リコン膜中のドーパントがメタルシリサイド膜に拡散す
るのを２０オングストローム以上の厚みのＣ４９または
Ｃ５４構造にて成るチタンシリサイド膜が確実に防止す
るため、非単結晶シリコン膜中のドーパントの濃度の低
下により非単結晶シリコン膜の抵抗増大が確実に抑制さ
れ確実に所望の抵抗を有する配線層を備えた半導体装置
を提供することができる。
【００９５】又、この発明の請求項７によれば、基板上
に導電型を決定するドーパントを含有する非単結晶シリ
コン膜、チタン膜およびメタルシリサイド膜を順次積層
し、熱処理を行いチタン膜と非単結晶シリコン膜とを反
応させＣ４９またはＣ５４構造にて成るチタンシリサイ
ド膜を形成するようにしたので、非単結晶シリコン膜中
のドーパントがメタルシリサイド膜に拡散するのをＣ４
９またはＣ５４構造にて成るチタンシリサイド膜が防止
するため、非単結晶シリコン膜中のドーパントの濃度の
低下による非単結晶シリコン膜の抵抗増大を抑制でき
る。又、チタン膜のチタンにより非単結晶シリコン膜上
の自然酸化膜が還元され除去されるため、非単結晶シリ
コン膜の自然酸化膜が存在することによる抵抗増大が抑
制できる半導体装置の製造方法を提供することが可能で
ある。
【００９６】又、この発明の請求項８によれば、基板上
に導電型を決定するドーパントを含有する非単結晶シリ
コン膜、チタン膜、窒化チタン膜およびメタルシリサイ
ド膜を順次積層し、熱処理を行いチタン膜と非単結晶シ
リコン膜とを反応させＣ４９またはＣ５４構造にて成る
チタンシリサイド膜を形成するようにしたので、非単結
晶シリコン膜中のドーパントがメタルシリサイド膜に拡
散するのをＣ４９またはＣ５４構造にて成るチタンシリ
サイド膜はもちろんのこと窒化チタン膜にてさらに防止
するため、非単結晶シリコン膜中のドーパントの濃度の
低下による非単結晶シリコン膜の抵抗増大をより一層抑
制できる。又、チタン膜のチタンにより非単結晶シリコ
ン膜上の自然酸化膜が還元され除去されるため、非単結
晶シリコン膜の自然酸化膜が存在することによる抵抗増
大が抑制できる半導体装置の製造方法を提供することが
可能である。
【００９７】又、この発明の請求項９によれば、半導体
基板上に非単結晶シリコン膜を積層し、非単結晶シリコ
ン膜の相互の異なる所定の箇所に第１の導電型を決定す
るドーパントと第２の導電型を決定するドーパントとを
それぞれ注入し、非単結晶シリコン膜上にチタン膜およ
びメタルシリサイド膜あるいはチタン膜、窒化チタン膜
およびメタルシリサイド膜を順次積層し、熱処理を行い
チタン膜と非単結晶シリコン膜とを反応させＣ４９また
はＣ５４構造にて成るチタンシリサイド膜を形成し、非
単結晶シリコン膜、チタンシリサイド膜およびメタルシ
リサイド膜あるいは非単結晶シリコン膜、チタンシリサ
イド膜、窒化チタン膜およびメタルシリサイド膜が順次
積層して成る膜のパターニングを行い第１および第２の
導電型を有するゲート電極を形成しデュアルゲートＣＭ
ＯＳを形成するようにしたので、第１および第２の導電
型の非単結晶シリコン膜中のドーパントがメタルシリサ
イド膜に拡散するのをＣ４９またはＣ５４構造にて成る
チタンシリサイド膜または窒化チタン膜が防止するた
め、非単結晶シリコン膜中のドーパントの濃度の低下に
よる非単結晶シリコン膜の抵抗増大が抑制され所望の抵
抗を有するゲート電極を得ることができる。又、このこ
とにより第１および第２の導電型のドーパントの相互拡
散は抑制されるので、ゲート電極での第１の導電型と第
２の導電型との間隔を小さくすることができるため、微
細化をはかることができる。又、チタン膜のチタンによ
り非単結晶シリコン膜上の自然酸化膜が還元され除去さ
れるため、非単結晶シリコン膜の自然酸化膜が存在する
ことによる抵抗増大が抑制できる半導体装置の製造方法
を提供することが可能である。
【００９８】又、この発明の請求項１０によれば、請求
項７ないし請求項９のいずれかにおいて、非単結晶シリ
コン膜に窒素をイオン注入するようにしたので、非単結
晶シリコン膜中のドーパントがメタルシリサイド膜に拡
散するのをＣ４９またはＣ５４構造にて成るチタンシリ
サイド膜または窒化チタン膜はもちろんのこと窒素がさ
らに防止するため、非単結晶シリコン膜中のドーパント
の濃度の低下による非単結晶シリコン膜の抵抗増大を抑
制できる半導体装置の製造方法を提供することができ
る。
【００９９】又、この発明の請求項１１によれば、請求
項７ないし請求項１０のいずれかにおいて、５００℃程
度の熱処理にてチタン膜と非単結晶シリコン膜とを反応
させることにより主としてＣ４９構造にて成るチタンシ
リサイド膜を形成するのでＣ４９構造にて成るチタンシ
リサイド膜を確実に形成することができ、非単結晶シリ
コン膜中のドーパントがメタルシリサイド膜に拡散する
のをＣ４９構造にて成るチタンシリサイド膜が確実に防
止するので、非単結晶シリコン膜中のドーパントの濃度
の低下による非単結晶シリコン膜の抵抗増大を確実に抑
制できる半導体装置の製造方法を提供することが可能で
ある。
【０１００】又、この発明の請求項１２によれば、請求
項７ないし請求項１０のいずれかにおいて、７００℃程
度の熱処理にてチタン膜と非単結晶シリコン膜とを反応
させることにより主としてＣ５４構造にて成るチタンシ
リサイド膜を形成するのでＣ５４構造にて成るチタンシ
リサイド膜を確実に形成することができ、非単結晶シリ
コン膜中のドーパントがメタルシリサイド膜に拡散する
のをＣ５４構造にて成るチタンシリサイド膜が確実に防
止するので、非単結晶シリコン膜中のドーパントの濃度
の低下による非単結晶シリコン膜の抵抗増大を確実に抑
制できる半導体装置の製造方法を提供することが可能で
ある。
【０１０１】又、この発明の請求項１３によれば、請求
項７ないし請求項１０のいずれかにおいて、５００℃な
いし７００℃の熱処理にてチタン膜と非単結晶シリコン
膜とを反応させることにより、Ｃ４９およびＣ５４構造
の混晶にて成るチタンシリサイド膜を形成するのでＣ５
４およびＣ４９構造の混晶にて成るチタンシリサイド膜
を確実に形成することができ、非単結晶シリコン膜中の
ドーパントがメタルシリサイド膜に拡散するのをＣ５４
およびＣ４９構造の混晶にて成るチタンシリサイド膜が
確実に防止するので、非単結晶シリコン膜中のドーパン
トの濃度の低下による非単結晶シリコン膜の抵抗増大を
確実に抑制できる半導体装置の製造方法を提供すること
が可能である。
【０１０２】又、この発明の請求項１４によれば、請求
項７ないし請求項１３のいずれかにおいて、チタン膜の
膜厚を１０オングストローム以上の厚みにて形成したの
でＣ４９またはＣ５４構造にて成るチタンシリサイド膜
の膜厚を確実に所望の厚みに形成することができ、非単
結晶シリコン膜中のドーパントがメタルシリサイド膜に
拡散するのを所望の厚みのＣ４９またはＣ５４構造にて
成るチタンシリサイド膜が確実に防止するので、非単結
晶シリコン膜中のドーパントの濃度の低下による非単結
晶シリコン膜の抵抗増大を確実に抑制できる半導体装置
の製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置の
構成を示す断面図である。
【図２】 図１に示した半導体装置の製造工程を示す断
面図である。
【図３】 この発明の実施の形態２による半導体装置の
構成を示す断面図である。
【図４】 図３に示した半導体装置の製造工程を示す断
面図である。
【図５】 この発明の実施の形態３による半導体装置の
構成を示す断面図である。
【図６】 図５に示した半導体装置の製造工程を示す断
面図である。
【図７】 この発明の実施の形態４による半導体装置の
構成を示す断面図である。
【図８】 図７に示した半導体装置の製造工程を示す断
面図である。
【図９】 この発明の実施の形態５による半導体装置の
構成を示す断面図である。
【図１０】 図９に示した半導体装置の製造工程を示す
断面図である。
【図１１】 この発明の実施の形態７による半導体装置
の構成を示す断面図である。
【図１２】 図１１に示した半導体装置の製造工程を示
す断面図である。
【図１３】 Ｃ５４構造にて成るチタンシリサイド膜の
熱処理に対する依存性を示す図である。
【図１４】 Ｎ+領域とＰ+領域とを隣接させた場合のＰ
+領域のトランジスタを示した図である。
【図１５】 図１４に示したトランジスタのしきい値電
圧の変化を示す図である。
【図１６】 蓄積領域および反転領域におけるゲート容
量の変化を示す図である。
【図１７】 第１の従来例による半導体装置の構成を示
す断面図である。
【図１８】 図１３に示した半導体装置の製造工程を示
す断面図である。
【図１９】 第２の従来例による半導体装置の構成を示
す断面図である。
【図２０】 図１５に示した半導体装置の製造工程を示
す断面図である。
【図２１】 第３の従来例による半導体装置の構成を示
す断面図である。
【図２２】 図１７に示した半導体装置の製造工程を示
す断面図である。
【図２３】 デュアルゲートＣＭＯＳにおけるＮＭＯＳ
形成領域ＩとＰＭＯＳ形成領域ＩＩとの間隔ｄを説明す
るための上面図である。
【符号の説明】
６，１５ 多結晶シリコン膜、８，１７ タングステン
シリサイド膜、４８，３６，４１ Ｃ５４構造にて成る
チタンシリサイド膜、３２，３５，４６ ゲート電極、
３３，３８，４４ チタン膜、３４，３９ 窒化チタン
膜、３７，４０ ビット線、２９ Ｎ型の多結晶シリコ
ン膜、３１ Ｐ型の多結晶シリコン膜、４２ ＮＭＯＳ
のゲート電極、４３ ＰＭＯＳのゲート電極、４５ 窒
素含有の多結晶シリコン膜、４７ 窒素イオン、Ｉ Ｎ
ＭＯＳ形成領域、ＩＩ ＰＭＯＳ形成領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 導電型を決定するドーパントを含有する
    非単結晶シリコン膜、Ｃ４９またはＣ５４構造にて成る
    チタンシリサイド膜およびメタルシリサイド膜が順次積
    層されてなる配線層を備えたことを特徴とする半導体装
    置。
  2. 【請求項２】 導電型を決定するドーパントを含有する
    非単結晶シリコン膜、Ｃ４９またはＣ５４構造にて成る
    チタンシリサイド膜、窒化チタン膜およびメタルシリサ
    イド膜が順次積層されてなる配線層を備えたことを特徴
    とする半導体装置。
  3. 【請求項３】 請求項１または請求項２に記載の配線層
    にてゲート電極またはビット線が形成されていることを
    特徴とする半導体装置。
  4. 【請求項４】 非単結晶シリコン膜の相互に異なる所定
    の箇所に第１の導電型を決定するドーパントと第２の導
    電型を決定するドーパントとをそれぞれ含有する請求項
    １または請求項２記載の配線層をゲート電極としてデュ
    アルゲートＣＭＯＳを形成したことを特徴とする半導体
    装置。
  5. 【請求項５】 請求項１ないし請求項４のいずれかに記
    載の非単結晶シリコン膜中に窒素が含有していることを
    特徴とする半導体装置。
  6. 【請求項６】 Ｃ４９またはＣ５４構造にて成るチタン
    シリサイド膜の膜厚が２０オングストローム以上の厚み
    にて形成することを特徴とする請求項１ないし請求項５
    のいずれかに記載の半導体装置。
  7. 【請求項７】 基板上に導電型を決定するドーパントを
    含有する非単結晶シリコン膜、チタン膜およびメタルシ
    リサイド膜を順次積層する工程と、熱処理を行い上記チ
    タン膜と上記非単結晶シリコン膜とを反応させＣ４９ま
    たはＣ５４構造にて成るチタンシリサイド膜を形成する
    工程とを備えたことを特徴とする半導体装置の製造方
    法。
  8. 【請求項８】 基板上に導電型を決定するドーパントを
    含有する非単結晶シリコン膜、チタン膜、窒化チタン膜
    およびメタルシリサイド膜を順次積層する工程と、熱処
    理を行い上記チタン膜と上記非単結晶シリコン膜とを反
    応させＣ４９またはＣ５４構造にて成るチタンシリサイ
    ド膜を形成する工程とを備えたことを特徴とする半導体
    装置の製造方法。
  9. 【請求項９】 半導体基板上に非単結晶シリコン膜を積
    層する工程と、上記非単結晶シリコン膜の相互の異なる
    所定の箇所に第１の導電型を決定するドーパントと第２
    の導電型を決定するドーパントとをそれぞれ注入する工
    程と、上記非単結晶シリコン膜上にチタン膜およびメタ
    ルシリサイド膜あるいはチタン膜、窒化チタン膜および
    メタルシリサイド膜を順次積層する工程と、熱処理を行
    い上記チタン膜と上記非単結晶シリコン膜とを反応させ
    Ｃ４９またはＣ５４構造にて成るチタンシリサイド膜を
    形成する工程と、上記非単結晶シリコン膜、上記チタン
    シリサイド膜および上記メタルシリサイド膜あるいは上
    記非単結晶シリコン膜、上記チタンシリサイド膜、上記
    窒化チタン膜および上記メタルシリサイド膜が順次積層
    して成る膜のパターニングを行い上記第１および第２の
    導電型を有するゲート電極を形成しデュアルゲートＣＭ
    ＯＳを形成する工程とを備えたことを特徴とする半導体
    装置の製造方法。
  10. 【請求項１０】 請求項７ないし請求項９のいずれかに
    記載の非単結晶シリコン膜に窒素をイオン注入する工程
    を備えたことを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 ５００℃程度の熱処理にてチタン膜と
    非単結晶シリコン膜とを反応させることにより主として
    Ｃ４９構造にて成るチタンシリサイド膜を形成すること
    を特徴とする請求項７ないし請求項１０のいずれかに記
    載の半導体装置の製造方法。
  12. 【請求項１２】 ７００℃程度の熱処理にてチタン膜と
    非単結晶シリコン膜とを反応させることにより主として
    Ｃ５４構造にて成るチタンシリサイド膜を形成すること
    を特徴とする請求項７ないし請求項１０のいずれかに記
    載の半導体装置の製造方法。
  13. 【請求項１３】 ５００℃ないし７００℃の熱処理にて
    チタン膜と非単結晶シリコン膜とを反応させることによ
    り、Ｃ４９およびＣ５４構造の混晶にて成るチタンシリ
    サイド膜を形成することを特徴とする請求項７ないし請
    求項１０のいずれかに記載の半導体装置の製造方法。
  14. 【請求項１４】 チタン膜の膜厚を１０オングストロー
    ム以上の厚みにて形成したことを特徴とする請求項７な
    いし請求項１３のいずれかに記載の半導体装置の製造方
    法。
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