JPH0862292A - 半導体ｉｃ試験装置 - Google Patents
半導体ｉｃ試験装置Info
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- JPH0862292A JPH0862292A JP6218117A JP21811794A JPH0862292A JP H0862292 A JPH0862292 A JP H0862292A JP 6218117 A JP6218117 A JP 6218117A JP 21811794 A JP21811794 A JP 21811794A JP H0862292 A JPH0862292 A JP H0862292A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims abstract description 72
- 238000007493 shaping process Methods 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】パターンデータとタイミングデータにより波形
メモリ及びタイミングメモリを制御することにより、印
加波形とそのタイミングまた比較期待値とタイミングを
任意に切り替えられる半導体ＩＣ試験装置を提供する。 【構成】 タイミング信号回路１０はタイミング部１２
に接続して、パターン信号回路１１はパターン部１３に
接続された構成のパターン発生ステージ１００におい
て、パターン発生ステージ１００にタイミング・パター
ン信号回路１５０を設け、当該信号回路にタイミング信
号回路１０とパターン信号回路１１を接続する、タイミ
ング・パターン信号回路１５０の信号を入力するため一
方は遅延発生ステージ２００のタイミングメモリ部１５
のタイミングメモリ１５ａ、１５ｂ、１５ｃ、１５ｄ、
１５ｅ、１５ｆとレート（周期）発生器１４と接続、一
方は波形整形ステージ３００の波形メモリ部１９に接続
する。
メモリ及びタイミングメモリを制御することにより、印
加波形とそのタイミングまた比較期待値とタイミングを
任意に切り替えられる半導体ＩＣ試験装置を提供する。 【構成】 タイミング信号回路１０はタイミング部１２
に接続して、パターン信号回路１１はパターン部１３に
接続された構成のパターン発生ステージ１００におい
て、パターン発生ステージ１００にタイミング・パター
ン信号回路１５０を設け、当該信号回路にタイミング信
号回路１０とパターン信号回路１１を接続する、タイミ
ング・パターン信号回路１５０の信号を入力するため一
方は遅延発生ステージ２００のタイミングメモリ部１５
のタイミングメモリ１５ａ、１５ｂ、１５ｃ、１５ｄ、
１５ｅ、１５ｆとレート（周期）発生器１４と接続、一
方は波形整形ステージ３００の波形メモリ部１９に接続
する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体ＩＣ試験装置の
遅延発生ステージと波形整形ステージの制御装置に関す
る。
遅延発生ステージと波形整形ステージの制御装置に関す
る。
【０００２】
【従来の技術】従来半導体ＩＣ試験装置の遅延発生ステ
ージはタイミングセットで制御され、波形整形ステージ
の波形はパタンデータで制御されていた。図７に従来の
半導体ＩＣ試験装置を示す。パターン発生ステージ１０
０と遅延発生ステージ２００と波形整形ステージ３００
と論理比較回路ステージ４００と試験用接続ピンステー
ジ５００より構成され、パターン発生ステージ１００は
タイミング部１２とパターン部１３より構成され、タイ
ミング部１２は遅延発生ステージ２００のタイミングメ
モリ部１５とレート（周期）発生部１４より構成してい
る。パターン発生ステージ１００のタイミング部１２と
パターン部１３の各信号はタイミング部１２よりタイミ
ング信号回路１０によってタイミングメモリ１５に入
力、一方パターン部１３よりパターン信号回路１１によ
って波形メモリ部１５に入力する。遅延発生ステージ２
００はタイミングメモリ部１５のタイミングメモリ１５
a、１５b 、１５c 、１５d 、１５e 、１５f とタイミ
ング発生素子１７a 、 １７b 、１７c 、１７d 、１７e
、１７f とアンドゲート１６a 、 １６b 、１６c 、１
６d 、１６e 、１６f とクロックイネーブルＱ１より構
成している。波形整形ステージ３００はアンドゲート１
８a 、 １８b 、１８c 、１８d 、１８e 、１８f 、１６
g 、１６h とオアゲート２１、２３と波形メモリ部１９
とフリップフロップ２２、２４より構成している。論理
比較回路ステージ４００は論理比較回路部３０とコンパ
レータ２９とコンパレータ２８より構成している。試験
用接続端子ステージ５００はバッフアゲート２４と被試
験ＩＣ素子２６を挿入できるピン端子２５より構成して
いる。
ージはタイミングセットで制御され、波形整形ステージ
の波形はパタンデータで制御されていた。図７に従来の
半導体ＩＣ試験装置を示す。パターン発生ステージ１０
０と遅延発生ステージ２００と波形整形ステージ３００
と論理比較回路ステージ４００と試験用接続ピンステー
ジ５００より構成され、パターン発生ステージ１００は
タイミング部１２とパターン部１３より構成され、タイ
ミング部１２は遅延発生ステージ２００のタイミングメ
モリ部１５とレート（周期）発生部１４より構成してい
る。パターン発生ステージ１００のタイミング部１２と
パターン部１３の各信号はタイミング部１２よりタイミ
ング信号回路１０によってタイミングメモリ１５に入
力、一方パターン部１３よりパターン信号回路１１によ
って波形メモリ部１５に入力する。遅延発生ステージ２
００はタイミングメモリ部１５のタイミングメモリ１５
a、１５b 、１５c 、１５d 、１５e 、１５f とタイミ
ング発生素子１７a 、 １７b 、１７c 、１７d 、１７e
、１７f とアンドゲート１６a 、 １６b 、１６c 、１
６d 、１６e 、１６f とクロックイネーブルＱ１より構
成している。波形整形ステージ３００はアンドゲート１
８a 、 １８b 、１８c 、１８d 、１８e 、１８f 、１６
g 、１６h とオアゲート２１、２３と波形メモリ部１９
とフリップフロップ２２、２４より構成している。論理
比較回路ステージ４００は論理比較回路部３０とコンパ
レータ２９とコンパレータ２８より構成している。試験
用接続端子ステージ５００はバッフアゲート２４と被試
験ＩＣ素子２６を挿入できるピン端子２５より構成して
いる。
【０００３】パターン発生ステージ１００はタイミング
部１２とパターン部１３からそれぞれ、試験サイクルご
とにタイミングデータ、パターンデータがそれぞれ読出
される。タイミングデータは例えば４ビットで構成さ
れ、レート発生部１４と、タイミングメモリ１５a から
１５f とに供給され、レート発生部１４から入力された
タイミングデータに応じた周期（周波数）の基準タイミ
ング信号が発生され、ゲート１６a から１６f を通じて
遅延回路（タイミング発生素子）１７a から１７f へ供
給される。またタイミングメモリ１５a から１５f はそ
れぞれタイミングデータをアドレスとして遅延データが
読出され、これらタイミングメモリ１５aから１５f か
ら読出された遅延データはそれぞれ遅延回路１７a から
１７f に設定され、それぞれ遅延回路１７a から１７f
の遅延量、つままり試験サイクル内のタイミングが決定
される。
部１２とパターン部１３からそれぞれ、試験サイクルご
とにタイミングデータ、パターンデータがそれぞれ読出
される。タイミングデータは例えば４ビットで構成さ
れ、レート発生部１４と、タイミングメモリ１５a から
１５f とに供給され、レート発生部１４から入力された
タイミングデータに応じた周期（周波数）の基準タイミ
ング信号が発生され、ゲート１６a から１６f を通じて
遅延回路（タイミング発生素子）１７a から１７f へ供
給される。またタイミングメモリ１５a から１５f はそ
れぞれタイミングデータをアドレスとして遅延データが
読出され、これらタイミングメモリ１５aから１５f か
ら読出された遅延データはそれぞれ遅延回路１７a から
１７f に設定され、それぞれ遅延回路１７a から１７f
の遅延量、つままり試験サイクル内のタイミングが決定
される。
【０００４】読出されたパターンデータをアドレスとし
て波形メモリ部１９が読出される。波形メモリ部１９は
各試験サイクルごとにこの周期が８分割され、これらの
第１から第８区間（これらを０、１、Ｎ、Ｐ、Ｌ、Ｈ、
Ｚ、Ｘと表示する）にそれぞれデータの読出しが行われ
る。この第１から第８区間の指定はパターンデータの３
ビットＡ、Ｂ、Ｃにより行われる。各読出しごとに、ド
ライバ高レベル駆動第１データＴ１Ｓと、ドライバ低レ
ベル駆動第３データＴ１Ｒと、ドライバ高レベル駆動第
２データＴ２Ｓと、ドライバ低レベル駆動第２データＴ
２Ｒと、ドライバ低レベル駆動第３データＴ３Ｒと、ド
ライバイネーブルデータＴ３Ｌと、ドライバディスイネ
ーブルデータＴ４Ｔと、高レベル期待値データＥＸＨ
と、低レベル期待値データＥＸＬとが読出される。波形
メモリ部１９の記憶内容は発生波形がノンリターン波形
ＮＲＺ、その反転波形／ＮＲＺ、リターン波形ＲＺ、そ
の反転波形／ＲＺ、排他的論理和波形ＸＯＲ、その反転
波形／ＸＯＲなどにより異なる、その記憶内容に応じた
種類の波形が形成される。
て波形メモリ部１９が読出される。波形メモリ部１９は
各試験サイクルごとにこの周期が８分割され、これらの
第１から第８区間（これらを０、１、Ｎ、Ｐ、Ｌ、Ｈ、
Ｚ、Ｘと表示する）にそれぞれデータの読出しが行われ
る。この第１から第８区間の指定はパターンデータの３
ビットＡ、Ｂ、Ｃにより行われる。各読出しごとに、ド
ライバ高レベル駆動第１データＴ１Ｓと、ドライバ低レ
ベル駆動第３データＴ１Ｒと、ドライバ高レベル駆動第
２データＴ２Ｓと、ドライバ低レベル駆動第２データＴ
２Ｒと、ドライバ低レベル駆動第３データＴ３Ｒと、ド
ライバイネーブルデータＴ３Ｌと、ドライバディスイネ
ーブルデータＴ４Ｔと、高レベル期待値データＥＸＨ
と、低レベル期待値データＥＸＬとが読出される。波形
メモリ部１９の記憶内容は発生波形がノンリターン波形
ＮＲＺ、その反転波形／ＮＲＺ、リターン波形ＲＺ、そ
の反転波形／ＲＺ、排他的論理和波形ＸＯＲ、その反転
波形／ＸＯＲなどにより異なる、その記憶内容に応じた
種類の波形が形成される。
【０００５】
【発明が解決しようとする課題】上述したようにタイミ
ングセット（ＴＳ）はタイミングの切替えを専門に行
い、波形を自由に切替え出来なかった、また、パターン
データ（ＰＡＴ）は波形と期待値を切替える役割であっ
て、タイミングの切替は行えなかった。図５はパタンデ
ータとタイミングエッジの関係を示す、波形メモリ部の
アドレス名０、１、Ｎ、Ｐのパタンデータにより波形を
変更させることは可能であるが波形メモリ部にタイミン
グ情報を入力させない構造であったため、波形ごとのタ
イミング制御が不可能であった。このためタイミングエ
ッジはＴ１、Ｔ２、Ｔ３と３エッジを必要とした、タイ
ミングの制御は個別に行えなかった。図６は期待値と比
較タイミングエッジの関係を示す、波形メモリ部から出
力された期待値のＬ、Ｈ、Ｚ比較を行うタイミングは波
形メモリ部にタイミング情報を入力させない構造であっ
たため、タイミングエッジはＴＨ、ＴＬ、ＴＺと３エッ
ジを必要とした、タイミングが固定されているので論理
比較の際、期待値によりタイミングを自由に制御できな
かった。図５、図６のようにタイミングの制御を共通に
行う回路方式ではタイミング設定に限界が生じた。波形
メモリ部にタイミングデータを入力するためには従来の
８アドレスの波形メモリの容量では不足を生じる恐れが
あった、一方のタイミングメモリ部にパーターンデータ
を入力するために従来のメモリの８倍の容量が不足する
問題があった。デバイス出力の３ポイント期待値比較の
Ｌ、Ｈ、Ｚの試験はタイミングエッジの制御によってＴ
Ｈ、ＴＬ、ＴＺと１ポイントずつ３回も試験を行う必要
があった。
ングセット（ＴＳ）はタイミングの切替えを専門に行
い、波形を自由に切替え出来なかった、また、パターン
データ（ＰＡＴ）は波形と期待値を切替える役割であっ
て、タイミングの切替は行えなかった。図５はパタンデ
ータとタイミングエッジの関係を示す、波形メモリ部の
アドレス名０、１、Ｎ、Ｐのパタンデータにより波形を
変更させることは可能であるが波形メモリ部にタイミン
グ情報を入力させない構造であったため、波形ごとのタ
イミング制御が不可能であった。このためタイミングエ
ッジはＴ１、Ｔ２、Ｔ３と３エッジを必要とした、タイ
ミングの制御は個別に行えなかった。図６は期待値と比
較タイミングエッジの関係を示す、波形メモリ部から出
力された期待値のＬ、Ｈ、Ｚ比較を行うタイミングは波
形メモリ部にタイミング情報を入力させない構造であっ
たため、タイミングエッジはＴＨ、ＴＬ、ＴＺと３エッ
ジを必要とした、タイミングが固定されているので論理
比較の際、期待値によりタイミングを自由に制御できな
かった。図５、図６のようにタイミングの制御を共通に
行う回路方式ではタイミング設定に限界が生じた。波形
メモリ部にタイミングデータを入力するためには従来の
８アドレスの波形メモリの容量では不足を生じる恐れが
あった、一方のタイミングメモリ部にパーターンデータ
を入力するために従来のメモリの８倍の容量が不足する
問題があった。デバイス出力の３ポイント期待値比較の
Ｌ、Ｈ、Ｚの試験はタイミングエッジの制御によってＴ
Ｈ、ＴＬ、ＴＺと１ポイントずつ３回も試験を行う必要
があった。
【０００６】
【課題を解決するための手段】本発明の半導体ＩＣ試験
装置のパターン発生ステージのタイミング信号回路とパ
ターン信号回路をまとめ当該該両ステージにタイミミン
グ・パターン信号回路より入力る手段を設け、波形メモ
リ部をパターンデータとタイミングデータにより制御す
る手段を設け、タイミングメモリ部をタイミングデータ
とパターンデータにより制御する手段を設け、波形メモ
リ部のメモリ量を増加する手段を設け、タイミングメモ
リ部のメモリを８倍増加する手段を設けた。
装置のパターン発生ステージのタイミング信号回路とパ
ターン信号回路をまとめ当該該両ステージにタイミミン
グ・パターン信号回路より入力る手段を設け、波形メモ
リ部をパターンデータとタイミングデータにより制御す
る手段を設け、タイミングメモリ部をタイミングデータ
とパターンデータにより制御する手段を設け、波形メモ
リ部のメモリ量を増加する手段を設け、タイミングメモ
リ部のメモリを８倍増加する手段を設けた。
【０００７】
【実施例】図１に本発明の一実施例のブロック図を示
し、図２にパタンデータとタイミングエッジの関係を示
し、図３に論理比較の際の期待値比較とタイミングエッ
ジの関係を示す。図１に基づいて説明する。パターン発
生ステージ１００と遅延発生ステージ２００と波形整形
ステージ３００と論理比較回路ステージ４００と試験用
接続ピンステージ５００より構成され、それはパターン
発生ステージ１００より遅延発生ステージ２００と波形
整形ステージ３００にタイミング・パターン信号回路１
５０より信号を入力することを特徴とした。パターン発
生ステージ１００はタイミング部１２とパターン部１３
より構成され、遅延発生ステージ２００のタイミングメ
モリ部１５とレート（周期）発生部１４とゲート部１６
と遅延回路部１７より構成している。パターン発生ステ
ージ１００のタイミング部１２とパターン部１３の各信
号回路はタイミング・パターン信号回路１５０にまとめ
られて、タイミング部１２のタイミングメモリ部１５
と、またパターン部１３の波形メモリ部１９に入力され
る、すなわちタイミング部１５にタイミングデータとパ
ターンデータを入力でき、波形メモリ部１９にパターン
データとタイミングデータを入力できる手段を設けた。
遅延発生ステージ２００はタイミングメモリ部１５のタ
イミングメモリ１５a、１５b 、１５c 、１５d 、１５e
、１５f とタイミング発生素子１７a 、 １７b 、１７c
、１７d 、１７e 、１７f とアンドゲート１６a 、 １
６b 、１６c 、１６d 、１６e 、１６f とクロックネー
ブル端子Ｑ１より構成している。波形整形ステージ３０
０はアンドゲート１８a 、 １８b 、１８c 、１８d 、１
８e 、１８f 、１６g 、１６h とオアゲート２１、２３
と波形メモリ部１９とフフリップフロップ２２、２４よ
り構成している。論理比較回路ステージ４００は論理比
較回路部３０とコンパレータ２９とコンパレータ２８よ
り構成している。試験用接続端子ステージ５００はバッ
フアゲート２４と被試験ＩＣ素子２６を挿入できるピン
端子２５より構成している。
し、図２にパタンデータとタイミングエッジの関係を示
し、図３に論理比較の際の期待値比較とタイミングエッ
ジの関係を示す。図１に基づいて説明する。パターン発
生ステージ１００と遅延発生ステージ２００と波形整形
ステージ３００と論理比較回路ステージ４００と試験用
接続ピンステージ５００より構成され、それはパターン
発生ステージ１００より遅延発生ステージ２００と波形
整形ステージ３００にタイミング・パターン信号回路１
５０より信号を入力することを特徴とした。パターン発
生ステージ１００はタイミング部１２とパターン部１３
より構成され、遅延発生ステージ２００のタイミングメ
モリ部１５とレート（周期）発生部１４とゲート部１６
と遅延回路部１７より構成している。パターン発生ステ
ージ１００のタイミング部１２とパターン部１３の各信
号回路はタイミング・パターン信号回路１５０にまとめ
られて、タイミング部１２のタイミングメモリ部１５
と、またパターン部１３の波形メモリ部１９に入力され
る、すなわちタイミング部１５にタイミングデータとパ
ターンデータを入力でき、波形メモリ部１９にパターン
データとタイミングデータを入力できる手段を設けた。
遅延発生ステージ２００はタイミングメモリ部１５のタ
イミングメモリ１５a、１５b 、１５c 、１５d 、１５e
、１５f とタイミング発生素子１７a 、 １７b 、１７c
、１７d 、１７e 、１７f とアンドゲート１６a 、 １
６b 、１６c 、１６d 、１６e 、１６f とクロックネー
ブル端子Ｑ１より構成している。波形整形ステージ３０
０はアンドゲート１８a 、 １８b 、１８c 、１８d 、１
８e 、１８f 、１６g 、１６h とオアゲート２１、２３
と波形メモリ部１９とフフリップフロップ２２、２４よ
り構成している。論理比較回路ステージ４００は論理比
較回路部３０とコンパレータ２９とコンパレータ２８よ
り構成している。試験用接続端子ステージ５００はバッ
フアゲート２４と被試験ＩＣ素子２６を挿入できるピン
端子２５より構成している。
【０００８】図２は本発明のパタンデータとタイミング
エッジの関係を示す、波形メモリ部のアドレス名０、
１、Ｎ、Ｐのパタンデータにより波形の変更とタイミン
グ制御を可能とする手段を取ったので、タイミングエッ
ジはＴ１、Ｔ２と２エッジで同時に試験が可能となっ
た。図３は本発明の期待値と比較タイミングエッジの関
係を示す、波形メモリ部から出力された期待値のＬ、
Ｈ、Ｚ比較を行うタイミングは波形メモリ部にタイミン
グ情報を入力する手段を取ったので、論理比較のタイミ
ングをパタンデータによって切替えらるようになった
為、タイミングエッジはＴＨ、ＴＬと２エッジでで同時
に試験が可能となった。
エッジの関係を示す、波形メモリ部のアドレス名０、
１、Ｎ、Ｐのパタンデータにより波形の変更とタイミン
グ制御を可能とする手段を取ったので、タイミングエッ
ジはＴ１、Ｔ２と２エッジで同時に試験が可能となっ
た。図３は本発明の期待値と比較タイミングエッジの関
係を示す、波形メモリ部から出力された期待値のＬ、
Ｈ、Ｚ比較を行うタイミングは波形メモリ部にタイミン
グ情報を入力する手段を取ったので、論理比較のタイミ
ングをパタンデータによって切替えらるようになった
為、タイミングエッジはＴＨ、ＴＬと２エッジでで同時
に試験が可能となった。
【０００９】変形一実施例を図６を示す。パターン発生
ステージ１００はタイミング部１２とパターン部１３よ
り構成され、遅延発生ステージ２００のタイミングメモ
リ部１５とレート（周期）発生部１４とゲート部１６と
遅延回路部１７より構成し、パターン発生ステージ１０
０よりタイミング信号回路１０とパターン信号回路１５
をまとめてタイミング・パターン信号回路１５０を構成
し、その接続部は各々マルチプレクサ１６０、１７０を
介しパターン発生ステージ１００と波形整形ステージ３
００に接続され、それは、パターン発生ステージ１００
のタイミング部１２とパターン部１３のの各信号回路は
タイミング・パターン信号回路１５０にまとめられて、
マルチプレクサ１６０、１７０より遅延発生ステージ２
００と波形整形ステージ３００に入力される、マルチプ
レクサによってタイミングパターン信号の任意のビット
を取り出してタイミングメモリ及び波形メモリのアドレ
スとすることによってタイミングメモリと波形メモリの
各メモリ量が軽減される。
ステージ１００はタイミング部１２とパターン部１３よ
り構成され、遅延発生ステージ２００のタイミングメモ
リ部１５とレート（周期）発生部１４とゲート部１６と
遅延回路部１７より構成し、パターン発生ステージ１０
０よりタイミング信号回路１０とパターン信号回路１５
をまとめてタイミング・パターン信号回路１５０を構成
し、その接続部は各々マルチプレクサ１６０、１７０を
介しパターン発生ステージ１００と波形整形ステージ３
００に接続され、それは、パターン発生ステージ１００
のタイミング部１２とパターン部１３のの各信号回路は
タイミング・パターン信号回路１５０にまとめられて、
マルチプレクサ１６０、１７０より遅延発生ステージ２
００と波形整形ステージ３００に入力される、マルチプ
レクサによってタイミングパターン信号の任意のビット
を取り出してタイミングメモリ及び波形メモリのアドレ
スとすることによってタイミングメモリと波形メモリの
各メモリ量が軽減される。
【００１０】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に掲載されるような効果を奏する。 １、従来ではタイミングセットでタイミングを切替え、
パターンデータによって波形と比較期待値を切替える構
成であった。本発明はパターンデータとタイミングデー
タを波形メモリのアドレスとして使用することによっ
て、タイミングセットで波形と比較期待値が切替えられ
る。 ２、パターンデータとタイミングセットをタイミングメ
モリのアドレスとしたことによって、ピンごとのパター
ンデータによってタイミングデータを任意に切替えられ
るようになった。 ３、従来のパタンデータとタイミングエッジの関係を図
５に示す、波形メモリ部のアドレス名０、１、Ｎ、Ｐの
パタンデータを作動させるタイミングはタイミングセッ
トでタイミングを切替える構成であったため、タイミン
グエッジはＴ１、Ｔ２、Ｔ３と３エッジ必要とした。本
発明はパターンデータとタイミングセットとタイミング
メモリにアドレスをしたことによって、ピンごとのパタ
ーンデータによってタイミングデータを任意に切替えら
れる手段を取ったので、図２で示すようにタイミングエ
ッジはＴ１、Ｔ２と２エッジで同時に試験が可能となっ
た、２エッジで可能となったことは装置全体を小型に装
着出来るようになった。 ４、従来の期待値と比較タイミングエッジの関係を図６
に示す、波形メモリ部から出力された期待値のＬ、Ｈ、
Ｚ比較を行う際、論理比較のタイミングはタイミングセ
ットのＴＨ、ＴＬ、ＴＺによって行う、デバイス出力の
３ポイント期待値比較のＬ、Ｈ、Ｚの試験はタイミング
エッジの制御によってＴＨ、ＴＬ、ＴＺと１ポイントず
つ３回も試験を行う必要があった。本発明は波形メモリ
部から出力された期待値のＬ、Ｈ、Ｚ比較を行うタイミ
ングは波形メモリ部にタイミング情報を入力する手段を
取ったので図３に示すように論理比較のタイミングをパ
タンデータによって切替えられることによって１回の試
験で可能となったことは試験時間を短縮する効果があ
る。 ５、変形一実施例を図６で示したように、パターン発生
ステージ１００のタイミング部１２とパターン部１３の
各信号回路はタイミング・パターン信号回路１５０にに
まとめられて、マルチプレクサ１６０、１７０より遅延
発生ステージ２００と波形整形ステージ３００に入力さ
れる、マルチプレクサ１６０、１７０の作用によって波
形メモリ部及びタイミングメモリ部のメモリ量の効果的
設定が可能となった。
ているので以下に掲載されるような効果を奏する。 １、従来ではタイミングセットでタイミングを切替え、
パターンデータによって波形と比較期待値を切替える構
成であった。本発明はパターンデータとタイミングデー
タを波形メモリのアドレスとして使用することによっ
て、タイミングセットで波形と比較期待値が切替えられ
る。 ２、パターンデータとタイミングセットをタイミングメ
モリのアドレスとしたことによって、ピンごとのパター
ンデータによってタイミングデータを任意に切替えられ
るようになった。 ３、従来のパタンデータとタイミングエッジの関係を図
５に示す、波形メモリ部のアドレス名０、１、Ｎ、Ｐの
パタンデータを作動させるタイミングはタイミングセッ
トでタイミングを切替える構成であったため、タイミン
グエッジはＴ１、Ｔ２、Ｔ３と３エッジ必要とした。本
発明はパターンデータとタイミングセットとタイミング
メモリにアドレスをしたことによって、ピンごとのパタ
ーンデータによってタイミングデータを任意に切替えら
れる手段を取ったので、図２で示すようにタイミングエ
ッジはＴ１、Ｔ２と２エッジで同時に試験が可能となっ
た、２エッジで可能となったことは装置全体を小型に装
着出来るようになった。 ４、従来の期待値と比較タイミングエッジの関係を図６
に示す、波形メモリ部から出力された期待値のＬ、Ｈ、
Ｚ比較を行う際、論理比較のタイミングはタイミングセ
ットのＴＨ、ＴＬ、ＴＺによって行う、デバイス出力の
３ポイント期待値比較のＬ、Ｈ、Ｚの試験はタイミング
エッジの制御によってＴＨ、ＴＬ、ＴＺと１ポイントず
つ３回も試験を行う必要があった。本発明は波形メモリ
部から出力された期待値のＬ、Ｈ、Ｚ比較を行うタイミ
ングは波形メモリ部にタイミング情報を入力する手段を
取ったので図３に示すように論理比較のタイミングをパ
タンデータによって切替えられることによって１回の試
験で可能となったことは試験時間を短縮する効果があ
る。 ５、変形一実施例を図６で示したように、パターン発生
ステージ１００のタイミング部１２とパターン部１３の
各信号回路はタイミング・パターン信号回路１５０にに
まとめられて、マルチプレクサ１６０、１７０より遅延
発生ステージ２００と波形整形ステージ３００に入力さ
れる、マルチプレクサ１６０、１７０の作用によって波
形メモリ部及びタイミングメモリ部のメモリ量の効果的
設定が可能となった。
【図１】本発明の一実施例のブロック図である。
【図２】本発明のパタンデータとタイミングエッジの関
係の一例の図である。
係の一例の図である。
【図３】本発明の期待値と比較タイミングエッジの関係
の一例の図である。
の一例の図である。
【図４】本発明の変形一実施例のブロック図である。
【図５】従来技術のパタンデータとタイミングエッジの
関係の一例の図である。
関係の一例の図である。
【図６】従来技術の期待値と比較タイミングエッジの関
係の一例の図である。
係の一例の図である。
【図７】従来技術の一実施例のブロック図である。
１０ タイミング信号回路 １１ パターン信号回路 １２ タイミング部 １３ パターン部 １４ レート発生部 １５ タイミングメモリ部 １５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ タ
イミングメモリ １６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ ア
ンドゲート １７ 遅延発生部 １７ａ、１７ｂ、１７ｃ タイミング発生素子 １７ｄ、１７ｅ、１７ｆ タイミング発生素子 １８ａ、１８ｂ、１８ｃ、１８ｄ アンドゲート １８ｅ、１８ｆ、１８ｇ、１８ｈ アンドゲート １９ 波形メモリ部 ２１、２３ オアゲート ２２、２７ フリップフロップ ２４ ドライバ ２５ｉ ピン端子 ２６ 被試験ＩＣ素子 ２８、２９ コンパレータ ３０ 論理比較回路部 １００ パターン発生ステージ １５０ タイミング・パターン信号回路 １６０、１７０ マルチプレクサ ２００ 遅延発生ステージ ３００ 波形整形ステージ ４００ 論理比較回路ステージ ５００ 試験用接続ピンステージ Ｑ１ クロックイネーブル
イミングメモリ １６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ ア
ンドゲート １７ 遅延発生部 １７ａ、１７ｂ、１７ｃ タイミング発生素子 １７ｄ、１７ｅ、１７ｆ タイミング発生素子 １８ａ、１８ｂ、１８ｃ、１８ｄ アンドゲート １８ｅ、１８ｆ、１８ｇ、１８ｈ アンドゲート １９ 波形メモリ部 ２１、２３ オアゲート ２２、２７ フリップフロップ ２４ ドライバ ２５ｉ ピン端子 ２６ 被試験ＩＣ素子 ２８、２９ コンパレータ ３０ 論理比較回路部 １００ パターン発生ステージ １５０ タイミング・パターン信号回路 １６０、１７０ マルチプレクサ ２００ 遅延発生ステージ ３００ 波形整形ステージ ４００ 論理比較回路ステージ ５００ 試験用接続ピンステージ Ｑ１ クロックイネーブル
Claims (2)
- 【請求項１】 試験用接続端子ステージ５００はバッフ
アゲート２４と被試験ＩＣ素子２６を挿入できるピン端
子２５より構成し、 論理比較回路ステージ４００は論理比較回路部３０とコ
ンパレータ２９とコンパレータ２８より構成している、 アンドゲート（１８ａ〜１８ｈ）は波形メモリ部（１
９）とオアゲート（２１、２３）とフリップフロップ
（２２、２７）に接続して、アンドゲート（１８ａ〜１
８ｈ）は遅延発生ステージ（２００）の遅延発生部（１
７）のタイミング素子（１７ａ〜１７ｆ）に接続して、
波形メモリ部（１９）はパターン発生ステージ（１０
０）のタイミング・パターン信号回路（１５０）に接続
して、それはアンドゲート（１８ａ〜１８ｈ）と波形メ
モリ部（１９）とオアゲート（２２、２３）とフリップ
フロップ（２２、２７）からなる波形整形ステージ（３
００）と、 タイミングメモリ部（１５）のタイミングメモリ（１５
ａ〜１５ｆ）は遅延発生部（１７）のタイミング素子
（１７ａ〜１７ｆ）と接続して、遅延発生部（１７）の
タイミング素子（１７ａ〜１７ｆ）とクロックイネエブ
ル（Ｑ１）はアンドゲート（１６ａ〜１６ｆ）に接続し
て、 それはタイミングメモリ部（１５）のタイミングメモリ
（１５ａ〜１５ｆ）と遅延発生部（１７）のタイミング
素子（１７ａ〜１７ｆ）とクロックイネーブル端子（Ｑ
１）からなる遅延発生ステージ（２００）と、タイミン
グ信号回路（１０）はタイミング部（１２）に接続し
て、パターン信号回路（１１）はパターン部（１３）に
接続されたパターン発生ステージ（１００）において、 パターン発生ステージ（１００）にタイミング信号回路
（１０）とパターン信号回路（１１）を接続したタイミ
ング・パターン信号回路（１５０）を設け、 それはタイミング・パターン信号回路（１５０）の信号
を入力する遅延発生ステージ（２００）のタイミングメ
モリ部（１５）のタイミングメモリ（１５ａ〜１５ｆ）
とレート（周期）発生器（１４）に接続し、もう一方は
波形整形ステージ（３００）の波形メモリ部（１９）に
接続する、 以上の構成を具備することを特徴とする半導体ＩＣ試験
装置。 - 【請求項２】上記タイミング・パターン信号回路（１５
０）と遅延発生ステージ（２００）のタイミングメモリ
部（１５）のタイミングメモリ（１５ａ〜１５ｆ）との
間を接続したマルチプレクサ（１７０）を設け、 波形整形ステージ（３００）の波形メモリ部（１９）と
タイミング・パターン信号回路（１５０）との間を接続
したマルチプレクサ（１６０）を設けた、 構成による請求項１記載の半導体ＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218117A JPH0862292A (ja) | 1994-08-19 | 1994-08-19 | 半導体ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218117A JPH0862292A (ja) | 1994-08-19 | 1994-08-19 | 半導体ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0862292A true JPH0862292A (ja) | 1996-03-08 |
Family
ID=16714896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6218117A Withdrawn JPH0862292A (ja) | 1994-08-19 | 1994-08-19 | 半導体ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0862292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7216281B2 (en) | 2004-09-29 | 2007-05-08 | Advantest Corp. | Format control circuit and semiconductor test device |
-
1994
- 1994-08-19 JP JP6218117A patent/JPH0862292A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7216281B2 (en) | 2004-09-29 | 2007-05-08 | Advantest Corp. | Format control circuit and semiconductor test device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041005 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041117 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20041209 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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| A761 | Written withdrawal of application |
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