JPH0862305A - アドレスパターン発生器 - Google Patents

アドレスパターン発生器

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JPH0862305A
JPH0862305A JP6220979A JP22097994A JPH0862305A JP H0862305 A JPH0862305 A JP H0862305A JP 6220979 A JP6220979 A JP 6220979A JP 22097994 A JP22097994 A JP 22097994A JP H0862305 A JPH0862305 A JP H0862305A
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Abstract

(57)【要約】 【目的】 ＳＤＲＡＭのバースト長を試験中に切り替
え、インターリーブモードとシーケンシャルモードとを
試験中に切り替えることのできることと、カラムアドレ
スをＹアドレス発生部１つで発生させるアドレス発生器
を提供する。 【構成】 Ｙアドレス信号（Ｙ０ー２）と、Ｚアドレス
信号（Ｚ０ー２）と、動作モード制御信号（Ｃ０）とを
選択出力するアドレスセレクタ４０を設け、一定の変換
テーブル内容を出力する変換メモリ５０を設ける。そし
て、当該変換メモリ５０の出力（Ｂ０ー２）と、Ｙアド
レス信号（Ｙ０ー２）とを、バースト長制御信号（ＢＳ
０ー２）に応じて、選択出力するマルチプレクサ６０を
設けて構成する。他の実施例として、カウンタ９１を設
け、排他的論理和ゲート９３を設け、各出力信号を選択
するマルチプレクサ９４を設けて構成してもよい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、被測定デバイスを試験
するための試験パターン発生器に関し、特に、シンクロ
ナスＤＲＡＭのバースト転送用のアドレス発生を行うア
ドレスパターン発生器に関する。
【０００２】
【従来の技術】一般に、半導体試験装置では、各種の被
測定デバイスを測定する必要があり、そのためのテスト
パターンを発生する必要がある。被測定デバイスは高速
化が行われており、その中の１つにシンクロナスＤＲＡ
Ｍがある。
【０００３】シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と
は、従来のＤＲＡＭにかわり、連続アクセスを高速にし
たメモリであり、連続アクセスを高速にするために特殊
なアーキテクチャをもち、１００Ｍバイト／秒以上での
リード／ライトを可能としているものである。連続アク
セスの高速化のために、ＳＤＲＡＭのリード／ライトは
すべてバースト方式で行われる。これは、同一ロウ・ア
ドレス上のデータを２、４、８ワード等のブロック単位
で連続してリード・ライトする方式である。また、その
アクセスはブロックの開始アドレスを与えるだけで、以
降のアドレスはＳＤＲＡＭ内部で動作モードに従って自
動的に発生され、高速化されている。
【０００４】ＳＤＲＡＭは以下の様な特徴を持つ。 １．内部が２つのバンクに分かれており、バンクを切り
替えることにより高速アクセスが可能である。 ２．モードレジスタによりバースト転送時のアドレシン
グとバースト長を切り替えることができる。 ３．アドレス、データがクロック同期式である。 また、バースト転送時のアドレスシーケンスはＣＰＵか
らのアドレスシーケンスによりシーケンシャルモードと
インターリーブモードの２通りがある。それぞれバース
トスタートアドレスに対して次の様なシーケンスでメモ
リ内部で自動的にアドレスを発生する。シーケンシャル
モードは、バーストスタートアドレスと内部カウンタの
加算によりアドレス発生が行われる。インターリーブモ
ードは、バーストスタートアドレスと内部カウンタの排
他的論理和によりアドレス発生が行われる。
【０００５】このようなＳＤＲＡＭ用のテストパターン
発生装置の例として、例えば特許願（整理番号＝ＡＴＳ
９３０４３−１）特願平６−７３８９３の技術がある。
この技術は、ＳＤＲＡＭ用のパターン発生を、専用のラ
ップ変換部を付加して発生し、又は、ラップ・アドレス
に変換する方法を付加して、パターン発生を容易に行え
る、ＳＤＲＡＭ用テストパターン発生装置及び方法を提
供するものである。このための構成として、２種のデー
タをパターン発生器から入力し、一定の論理回路情報に
より変換して出力するラップ変換手段を設けて装置を構
成している。また、パターン発生器からカラム・アドレ
ス（Ｙ０−Ｙ２）のデータと、ラップ・アドレス（Ｚ０
−Ｚ２）のデータとを入力し、一定の論理式で変換アド
レスを出力して、ＳＤＲＡＭ用テストパターン発生方法
を構成している。
【０００６】一般に、被試験メモリの内部セルの不良解
析を行うには、被試験メモリに与えるアドレスだけでな
く被試験メモリ内部で自動的に発生されるバーストアド
レスに対してもアドレス発生ができなければならない。
【０００７】図８に従来の半導体メモリ試験装置でのシ
ーケンシャルモードのアドレス発生方法とバースト長の
違いによるカラムアドレスの割り付けの違いを示す。バ
ーストアドレスは、バーストスタートアドレスをＺの初
期値格納レジスタ３１に格納しＺのアドレス演算部３２
でインクリメントして発生する。カラムアドレスは、フ
ォーマッタ３５によりＺアドレス（バーストアドレス）
をＹアドレスに割り込ませる形で発生する。ロウアドレ
スは、Ｘアドレス発生部１０で発生する。この様にフォ
ーマッタでカラムアドレスを割り付けて試験を行うの
で、バースト長の設定を変更する場合、全カラムアドレ
スに対しアドレス割り付けを再設定しなければならな
い。フォーマッタでの再設定は試験中に行えないので、
バースト長を試験中にリアルタイムに変更する試験がで
きないという欠点がある。
【０００８】図９にインターリーブモードのアドレス発
生方法を示す。Ｙアドレス発生部２０は初期値格納レジ
スタ２１１、２１２とアドレス演算部２２と算術論理演
算部２３により構成される。この場合バーストアドレス
は、アドレス発生器の算術論理演算部２３の排他的論理
和演算を実行して発生させる。バーストスタートアドレ
スをレジスタ２１１に設定する。ＳＤＲＡＭの内部カウ
ンタアドレスは、初期値０をレジスタ２１２にロード
し、演算部２２でインクリメントすることで発生する。
バーストアドレスは演算部２２とレジスタ２１１との排
他的論理和を算術論理演算部２３でとり発生する。
【０００９】上記の各試験方法では、シーケンシャルモ
ードとインターリーブモードの試験は別々のパターンに
分けなければ試験できない。従って試験用パターン作成
が煩雑になるという問題もある。このように従来のアド
レス発生器は、バースト長を試験中にリアルタイムに変
更できないこととシーケンシャルモードとインターリー
ブモードの動作モードを試験中にリアルタイムに変更で
きない欠点があった。
【００１０】
【発明が解決しようとする課題】この発明の目的はこれ
らの欠点を一掃し、ＳＤＲＡＭのバースト転送のバース
ト長を試験中に切り替えることができ、また、インター
リーブモードとシーケンシャルモードとを試験中に切り
替えることのできるアドレス発生器を提供することを第
１の目的とする。さらに第２の目的として、カラムアド
レスをＹ、Ｚアドレス発生部の２つではなく、Ｙアドレ
ス発生部１つで発生させるアドレス発生器を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】
（実施例１について）被測定デバイスを試験するための
アドレスパターン発生器において、Ｙアドレス発生部２
０からのＹアドレス信号（Ｙ０ー２）と、Ｚアドレス発
生部３０からのＺアドレス信号（Ｚ０ー２）と、インス
トラクションメモリ９０からの動作モード制御信号（Ｃ
０）とを選択出力するｎビットからなるアドレスセレク
タ４０を設ける。そして、当該ｎビットのアドレスセレ
クタ４０出力をアドレス信号として一定の変換テーブル
内容を出力する変換メモリ５０を設ける。そして、当該
変換メモリ５０の出力であるバーストアドレス（Ｂ０ー
２）と、当該Ｙアドレス発生部２０からのＹアドレス信
号（Ｙ０ー２）とを、インストラクションメモリ９０か
らのバースト長制御信号（ＢＳ０ー２）に応じて、各ビ
ット毎に選択出力するマルチプレクサ６０を設けてアド
レスパターン発生器を構成する。
【００１２】（実施例２について）または、次のように
構成しても良い。被測定デバイスを試験するためのアド
レスパターン発生器において、インストラクションメモ
リ９０からの制御信号により、シーケンシャルモードの
場合はＹアドレス発生部２０からのＹアドレス信号の下
位信号（Ｙ０ー２）をロードし、インターリーブモード
の場合は固定値（＃０）をロードするカウンタ９１を設
ける。そして、当該カウンタ９１の出力信号を１入力端
に与え、Ｙアドレス発生部２０からのＹアドレス信号の
下位信号（Ｙ０ー２）を他の入力端に与える排他的論理
和ゲート９３を設ける。そして、インストラクションメ
モリ９０からの制御信号により、シーケンシャルモード
の場合は当該カウンタ９１の出力信号を、インターリー
ブモードの場合は当該排他的論理和ゲート９３の出力信
号を選択するマルチプレクサ９４を設ける。そして、イ
ンストラクションメモリ９０からの制御信号により、デ
ータビットが１の場合は当該マルチプレクサ９４の出力
信号を選択し、データビットが０の場合はＹアドレス発
生部２０の出力信号をビット毎に選択するマルチプレク
サ９５を設けてアドレスパターン発生器を構成する。
【００１３】
【作用】
（実施例１について）この発明によれば、バースト長の
最大値の変換データを変換メモリに設定しておくので、
試験中任意にインストラクションメモリの制御で、制御
用レジスタ７０の設定を変えることでバースト長の変換
が可能となる。また、本実施例１ではシーケンシャルモ
ードとインターリーブモードでバーストアドレスの発生
の差異を変換メモリ５０で行うため、シーケンシャルモ
ードとインターリーブモードでバーストアドレス発生の
試験アドレス発生のプログラアムを共通化できる。
【００１４】（実施例２について）ＳＤＲＡＭに印加す
る／ＣＡＳをローにするタイミングに同期して、カウン
タ９１にインストラクションメモリ９０からの制御信号
によりＳＤＲＡＭがシーケンシャルモードの場合はＹア
ドレス信号の下位信号を、インターリーブモードの場合
は、（＃０）をロードする。但し、実際のタイミング関
係は被測定メモリからの出力信号に合わせて発生する。
そして、ＳＤＲＡＭがクロックの入力により内部でバー
ストアドレスを発生するのと同期して、アドレス発生器
内のカウンタ９１も＋１動作を行う。この＋１動作によ
りＹアドレスの下位にＳＤＲＡＭの内部で発生している
バーストアドレスと同じものが割り込むことになる。ま
た、試験中ＳＤＲＡＭ側のバーストレングスの変更を行
う時、アドレス発生器のレジスタ９２に同じバーストレ
ングスを指定するデータを設定する。このように、試験
中ＳＤＲＡＭ側のバーストタイプの変更を行う時、アド
レス発生器のマルチプレクサ９４のセレクト信号をイン
ストラクションメモリ９０からの制御信号で切り替える
事でシーケンシャルとインターリーブのタイプ切り替え
が行われる。従って、ＳＤＲＡＭの試験中任意にバース
トレングスとバーストタイプの変更が可能となる。ま
た、カラムアドレスをＹアドレス発生部２０の１つで発
生させるので、従来のようにＹ、Ｚアドレス発生部の２
つで発生させる場合よりアドレス発生のプログラムが作
成が容易となる。
【００１５】
【実施例】本発明の実施例について図面を参照して説明
する。
【００１６】（実施例１）図１は本発明の実施例１を示
すアドレスパターン発生器のブロック図である。図１に
示すように、アドレスセレクタ４０、変換メモリ５０、
マルチプレクサ６０、制御用レジスタ７０を付加してア
ドレスパターン発生器を構成している。バーストスター
トアドレスはＹアドレス発生部２０で発生し、内部カウ
ンタアドレスはＺアドレス発生部３０で発生している。
【００１７】図２にアドレスセレクタ４０でのアドレス
選択割り付け例を示す。アドレスセレクタ４０は、アド
レスポインタ４１、デコーダ４２、レジスタ（４３１、
４３２、４３３）、マルチプレクサ（４４１、４４２）
により構成する。レジスタ（４３１、４３２、４３３）
は、変換メモリア５０のアドレスビット数と同じビット
数（ｎ）を持ち、アドレスポインタ４１とデコーダ４２
により出力された変換メモリアドレスビットを選択し、
選択データを各レジスタ（４３１、４３２、４３３）に
格納する。各レジスタ（４３１、４３２、４３３）から
の選択信号（Ｓ１、Ｓ２、Ｓ３）により、Ｙアドレスや
Ｚアドレス等から変換メモリアドレスを選択する。
【００１８】図３に変換メモリ５０のアドレス割り付け
例を示す。本例では、変換メモリアドレス（ｎ）は７ビ
ットで構成している。従って、マルチプレクサ（４４
１、４４２）は、７個で構成できる。本例では、Ｙアド
レスとＺアドレスの他に、シーケンシャルモードとイン
ターリーブモードとを切り替えるための動作モード制御
信号を割り付ける。当該動作モード制御信号（Ｃ０）
は、制御用レジスタ７０から供給する。なお、変換メモ
リ５０のアドレスの選択データは試験開始前に予めレジ
スタに設定しておく。
【００１９】変換メモリ５０には、変換テーブルとし
て、シーケンシャルモードとインターリーブモードのそ
れぞれの最大バースト長のアドレスシーケンスを予め個
別のアドレスに書き込んでおく。例えばバースト長は
２、４、８がある場合、バースト長８のシーケンスにつ
いてシーケンシャルモードとインターリーブモードの発
生パターンをそれぞれ書き込んでおく。
【００２０】また、バースト長４のシーケンスはバース
ト長８のシーケンスに対し、２進で考えると下位の２ビ
ットのシーケンスと同じになる。同様にバースト長２の
シーケンスはバースト長８のシーケンスに対し、２進で
考えると下位の１ビットのシーケンスと同じになるので
結局最大のバースト長のアドレスシーケンスを変換メモ
リ５０に格納しておき、制御するビット長を変更するこ
とでアドレス変換が可能になる。
【００２１】図３では、変換メモリ５０に、バーストア
ドレス（Ｙ０ーＹ２）、カウンタアドレス（Ｚ０ーＺ
２）、動作モード制御信号（Ｃ０）に従って変換された
バーストアドレス発生例を示す。例えばシーケンシャル
モード（動作モード制御信号Ｃ０＝０）では、バースト
アドレスＹ０ーＹ２＝０の場合、カウンタアドレスＺ０
ーＺ２＝０なら変換メモリアドレスＡ０ーＡ６＝０に所
望の発生データを書き込む。このように、各アドレスに
該当する発生パターンを書き込んでおく。同様に、イン
ターリーブモード（動作モード制御信号Ｃ０＝１）用の
変換データも変換メモリ５０に書き込んでおく。ＳＤＲ
ＡＭの試験中に変換メモリがこれらのアドレス（Ｙ０ー
Ｙ２、Ｚ０ーＺ２、Ｃ０）でアクセスされた時、変換メ
モリの読み出しデータがバーストアドレスとして出力さ
れる。このようにしてシーケンシャルモードとインター
リーブモードでのバーストアドレスの発生が可能とな
る。
【００２２】制御用レジスタ７０は、インストラクショ
ンメモリ９０のアドレス演算エリア８０に記述される、
動作モード制御データとバースト長制御データをラッチ
する。レジスタを持つ理由は、動作モードとバースト長
の設定をインストラクションメモリ内で切り替えない限
り同一の設定での試験が可能で、全てのサイクルに対し
て動作モードを記述しないで済むメリットがあるからで
ある。この制御用レジスタ７０の出力のうち動作モード
制御信号（Ｃ０）はアドレスセレクタ４０に与えるの
で、試験中に任意にシーケンシャルモードとインターリ
ーブモードの切り替えが可能となる。
【００２３】図４に、カラムアドレスのビットに対する
バースト長制御の関係を示す。制御は、制御用レジスタ
７０の出力であるバースト長制御信号（ＢＳ０ーＢＳ
２）がマルチプレクサ６０に与えられて、カラムアドレ
ス下位３ビットがこの制御信号（ＢＳ０ーＢＳ２）によ
りビット毎にＹアドレスＹ０ーＹ２と変換メモリ５０か
らのバーストアドレス（Ｂ０ーＢ２）を切り替える。
【００２４】図５にマルチプレクサ６０の構成例を示
す。動作は、バースト長が８の時、ＢＳ０ーＢＳ２の３
ビットを全て１にしてバーストアドレスＢ０ーＢ２を選
択する。バースト長が４の時は、ＢＳ２を０に、ＢＳ１
を１に、ＢＳ０を１に設定することにより、カラムアド
レスビットの０は、バーストアドレスのＢ０を、カラム
アドレスビットの１は、バーストアドレスのＢ１を、カ
ラムアドレスビットの２は、ＹアドレスのＹ２を選択す
る。同様に、バースト長が２の時、ＢＳ２を０に、ＢＳ
１を０に、ＢＳ０を１に設定することにより、カラムア
ドレスビットの０は、バーストアドレスのＢ０を、カラ
ムアドレスビットの１は、ＹアドレスのＹ１を、カラム
アドレスビットの２は、ＹアドレスのＹ２を選択する。
【００２５】以上によりバースト長の最大値の変換デー
タを変換メモリに設定しておき、試験中任意にインスト
ラクションメモリの制御で、制御用レジスタ７０の設定
を変えることでバースト長の変換が可能となる。また、
本実施例ではシーケンシャルモードとインターリーブモ
ードでバーストアドレスの発生の差異を変換メモリ５０
で行うため、シーケンシャルモードとインターリーブモ
ードでバーストアドレス発生の試験アドレス発生のプロ
グラムを共通化できる長所も持っている。すなわち、モ
ード毎に異なるプログラムを作成する必要がない。
【００２６】（実施例２）上記実施例においては、発生
アドレスのシーケンスは変換メモリ５０内に変換テーブ
ルとして記憶させ、発生させている。しかし、この変換
部を下記のように構成してもよい。
【００２７】図６は実施例２によるアドレスパターン発
生器のブロック図を示す。図７はバーストアドレスビッ
ト（Ｂ０ーＢ２）のＹアドレスビットへの割り込みの関
係を示す。
【００２８】図６に示すように、カウンタ９１は本例で
は３ビットで構成してあり、インストラクションメモリ
９０からの制御信号でシーケンシャルモードの場合はＹ
アドレス発生部２０からのＹアドレス信号の下位信号
（Ｙ０ーＹ２）をロードする。インターリーブモードの
場合はＹアドレス信号に関係無く（＃０）をロードす
る。ロード後カウンタはＳＤＲＡＭの動作に同期してイ
ンクリメント（＋１）動作を行う。
【００２９】マルチプレクサ９４はインストラクション
メモリ９０からの制御信号によりシーケンシャルモード
の場合はカウンタ９１側の信号を、インターリーブモー
ドの場合は排他的論理和ゲート９３側の信号を選択し、
バーストアドレス（Ｂ０ーＢ２）として出力を行う。
【００３０】レジスタ９２は本例の場合３ビットで構成
され、インストラクションメモリ９０からの制御信号で
値が設定され、その出力（ＲＤ０ーＲＤ２）はマルチプ
レクサ９５のセレクト入力にビット対応で接続される。
【００３１】マルチプレクサ９５はレジスタ９２のデー
タビットが１の場合はマルチプレクサ９４側の信号を選
択し、０の場合はＹアドレス発生部２０側の信号を選択
する。これにより、レジスタ９２とマルチプレクサ９５
で図７のようにＹアドレスビットの割り込みの制御が行
われる。
【００３２】本実施例２による動作は次のように行う。
ＳＤＲＡＭの試験を開始してＳＤＲＡＭの内部モードレ
ジスタにバーストレングスを設定する時、アドレス発生
部内のレジスタ９２に同じバーストレングスを指定する
データを設定する。ＳＤＲＡＭの内部モードレジスタに
バーストタイプを設定する時は、アドレス発生器内のイ
ンストラクションメモリ９０に切り替え命令を格納す
る。
【００３３】次に、ＳＤＲＡＭに印加する／ＣＡＳをロ
ーにするタイミングに同期して、カウンタ９１にインス
トラクションメモリ９０からの制御信号によりＳＤＲＡ
Ｍがシーケンシャルモードの場合はＹアドレス信号の下
位信号を、インターリーブモードの場合は、（＃０）を
ロードする。但し、実際のタイミング関係は、パターン
発生器で発生した信号がＳＤＲＡＭに印加される関係で
あるが、ＳＤＲＡＭの動作に注目した方が理解しやすい
のでＳＤＲＡＭの動作中心に表現している。以後同様で
ある。
【００３４】そして、ＳＤＲＡＭがクロックの入力によ
り内部でバーストアドレスを発生するのと同期して、ア
ドレス発生器内のカウンタ９１も＋１動作を行う。この
＋１動作によりＹアドレスの下位にＳＤＲＡＭの内部で
発生しているバーストアドレスと同じものが割り込むこ
とになる。
【００３５】また、試験中ＳＤＲＡＭ側のバーストレン
グスの変更を行う時、アドレス発生器のレジスタ９２に
同じバーストレングスを指定するデータを設定する。こ
れにより例えば、バーストレングス＝８から４に変更さ
れた場合、マルチプレクサ９４の出力（Ｂ０ーＢ２）は
変わらないが、マルチプレクサ９５によりカラムアドレ
スビット２にはそれまでのＢ２の代わりにＹ２が出力さ
れる事になり、バーストアドレスは（Ｂ０ーＢ１）の２
ビットとなる。
【００３６】このように、試験中ＳＤＲＡＭ側のバース
トタイプの変更を行う時、アドレス発生器のマルチプレ
クサ９４のセレクト信号をインストラクションメモリ９
０からの制御信号で切り替える事でシーケンシャルとイ
ンターリーブのタイプ切り替えが行われる。
【００３７】上述のように、ＳＤＲＡＭの試験中任意に
バーストレングスとバーストタイプの変更が可能とな
る。また、カラムアドレスをＹアドレス発生部２０の１
つで発生させるので、従来のようにＹ、Ｚアドレス発生
部の２つで発生させる場合よりアドレス発生のプログラ
ムが作成が容易となる。
【００３８】なお、上述の各実施例において、バースト
レングス＝８ワードまでの場合を説明しているが、全ワ
ードの場合には、カウンタ、レジスタ、マルチプレクサ
等を必要ビット数まで拡張することにより対応できる。
【００３９】
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。ＳＤＲＡＭのバ
ースト転送のバースト長を試験中に切り替えることがで
き、また、インターリーブモードとシーケンシャルモー
ドとを試験中に切り替えることのできるアドレス発生器
を提供できた。そして、カラムアドレスをＹ、Ｚアドレ
ス発生部の２つではなく、Ｙアドレス発生部１つで発生
させるアドレス発生器を提供できた。
【図面の簡単な説明】
【図１】本発明の実施例１を示すアドレスパターン発生
器のブロック図である。
【図２】アドレスセレクタ４０でのアドレス選択割り付
け例を示す。
【図３】変換メモリ５０のアドレス割り付け例を示す。
【図４】カラムアドレスのビットに対するバースト長制
御の関係を示す。
【図５】マルチプレクサ６０の構成例を示す。
【図６】実施例２によるアドレスパターン発生器のブロ
ック図を示す。
【図７】バーストアドレスビット（Ｂ０ーＢ２）のＹア
ドレスビットへの割り込みの関係を示す。
【図８】従来の半導体メモリ試験装置でのシーケンシャ
ルモードのアドレス発生方法とバースト長の違いによる
カラムアドレスの割り付けの違いを示す。
【図９】インターリーブモードのアドレス発生方法を示
す。
【符号の説明】
１０ Ｘアドレス発生器 １１、２１、３１、９２、２１１、２１２ レジスタ １２、２２、３２ 演算部 ２０ Ｙアドレス発生器 ２３ 算術論理演算部 ３０ Ｚアドレス発生器 ３５ フォーマッタ ４０ アドレスセレクタ ５０ 変換メモリ ６０、９４、９５マルチプレクサ ７０ 制御用レジスタ ８０ アドレス演算エリア ９０ インストラクションメモリ ９１ カウンタ ９３ 排他的論理和ゲート

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 被測定デバイスを試験するためのアドレ
    スパターン発生器において、 Ｙアドレス発生部（２０）からのＹアドレス信号（Ｙ０
    ー２）と、Ｚアドレス発生部（３０）からのＺアドレス
    信号（Ｚ０ー２）と、インストラクションメモリ（９
    ０）からの動作モード制御信号（Ｃ０）とを選択出力す
    るｎビットからなるアドレスセレクタ（４０）を設け、 当該ｎビットのアドレスセレクタ（４０）出力をアドレ
    ス信号として一定の変換テーブル内容を出力する変換メ
    モリ（５０）を設け、 当該変換メモリ（５０）の出力であるバーストアドレス
    （Ｂ０ー２）と、当該Ｙアドレス発生部（２０）からの
    Ｙアドレス信号（Ｙ０ー２）とを、インストラクション
    メモリ（９０）からのバースト長制御信号（ＢＳ０ー
    ２）に応じて、各ビット毎に選択出力するマルチプレク
    サ（６０）を設け、 上記構成を具備したことを特徴とするアドレスパターン
    発生器。
  2. 【請求項２】 アドレスセレクタ（４０）は、 アドレスポインタ（４１）とデコーダ（４２）により、
    選択データを格納するｎビット数からなるレジスタ（４
    ３１、４３２、４３３）と、 当該選択データ（Ｓ１、Ｓ２、Ｓ３）に応じて、Ｙアド
    レス発生部（２０）からのＹアドレス信号（Ｙ０ー２）
    と、Ｚアドレス発生部（３０）からのＺアドレス信号
    （Ｚ０ー２）と、インストラクションメモリ（９０）か
    らの動作モード制御信号（Ｃ０）とを選択出力するｎビ
    ットからなるマルチプレクサ（４４１、４４２）とから
    成る、請求項１記載のアドレスパターン発生器。
  3. 【請求項３】 被測定デバイスを試験するためのアドレ
    スパターン発生器において、 インストラクションメモリ（９０）からの制御信号によ
    り、シーケンシャルモードの場合はＹアドレス発生部
    （２０）からのＹアドレス信号の下位信号（Ｙ０ー２）
    をロードし、インターリーブモードの場合は固定値（＃
    ０）をロードするカウンタ（９１）を設け、 当該カウンタ（９１）の出力信号を１入力端に与え、Ｙ
    アドレス発生部（２０）からのＹアドレス信号の下位信
    号（Ｙ０ー２）を他の入力端に与える排他的論理和ゲー
    ト（９３）を設け、 インストラクションメモリ（９０）からの制御信号によ
    り、シーケンシャルモードの場合は当該カウンタ（９
    １）の出力信号を、インターリーブモードの場合は当該
    排他的論理和ゲート（９３）の出力信号を選択するマル
    チプレクサ（９４）を設け、 インストラクションメモリ（９０）からの制御信号によ
    り、データビットが１の場合は当該マルチプレクサ（９
    ４）の出力信号を選択し、データビットが０の場合はＹ
    アドレス発生部（２０）の出力信号をビット毎に選択す
    るマルチプレクサ（９５）を設け、 上記構成を具備したことを特徴とするアドレスパターン
    発生器。
  4. 【請求項４】 インストラクションメモリ（９０）から
    の各信号は、 インストラクションメモリ（９０）からの各信号をラッ
    チするレジスタ（７０、９２）を設け、 当該レジスタ（７０、９２）の出力から供給される信号
    である、請求項１、２又は３記載のアドレスパターン発
    生器。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0847060A1 (en) * 1996-12-09 1998-06-10 Schlumberger Technologies, Inc. Memory tester APG with flexible Z register programming
WO2004114317A1 (ja) * 2003-06-19 2004-12-29 Advantest Corporation 試験装置、及びプログラム
JP2010176768A (ja) * 2009-01-30 2010-08-12 Yokogawa Electric Corp メモリテスト装置
JP2012028003A (ja) * 1999-01-08 2012-02-09 Teradyne Inc パケットベース・メモリテスタ用パターン発生器

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3605150B2 (ja) * 1994-08-22 2004-12-22 株式会社アドバンテスト アドレスパターン発生器
US5991850A (en) * 1996-08-15 1999-11-23 Micron Technology, Inc. Synchronous DRAM modules including multiple clock out signals for increasing processing speed
KR100468675B1 (ko) * 1997-07-25 2005-03-16 삼성전자주식회사 스태틱램자기테스트회로의어드레스발생기및어드레스발생방법
JPH11134243A (ja) * 1997-10-31 1999-05-21 Brother Ind Ltd 記憶装置の制御装置及びデータ処理システムにおける記憶装置の制御方法
JPH11264857A (ja) 1998-03-19 1999-09-28 Advantest Corp 半導体試験装置
US6078637A (en) 1998-06-29 2000-06-20 Cypress Semiconductor Corp. Address counter test mode for memory device
KR100280518B1 (ko) * 1998-11-10 2001-03-02 김영환 동기 에스램 회로
JP4435915B2 (ja) * 1999-11-26 2010-03-24 株式会社アドバンテスト パターン発生方法・パターン発生器・メモリ試験装置
JP2001282704A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd データ処理装置及びデータ処理方法とデータ処理システム
US7124281B1 (en) * 2000-09-21 2006-10-17 Freescale Semiconductor, Inc. Processing system having sequential address indicator signals
WO2002075336A2 (en) * 2001-03-20 2002-09-26 Nptest, Inc. Test system algorithmic program generators
US6754858B2 (en) * 2001-03-29 2004-06-22 International Business Machines Corporation SDRAM address error detection method and apparatus
US6779074B2 (en) * 2001-07-13 2004-08-17 Micron Technology, Inc. Memory device having different burst order addressing for read and write operations
TW516118B (en) * 2001-09-11 2003-01-01 Leadtek Research Inc Decoding conversion device and method capable of supporting multiple memory chips and their application system
US7107365B1 (en) * 2002-06-25 2006-09-12 Cypress Semiconductor Corp. Early detection and grant, an arbitration scheme for single transfers on AMBA advanced high-performance bus
US7430642B2 (en) * 2005-06-10 2008-09-30 Freescale Semiconductor, Inc. System and method for unified cache access using sequential instruction information
US20070050668A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Test mode to force generation of all possible correction codes in an ECC memory
KR100668756B1 (ko) * 2005-10-12 2007-01-29 주식회사 하이닉스반도체 반도체 장치
JP4408881B2 (ja) * 2006-09-27 2010-02-03 Ｎｅｃエレクトロニクス株式会社 半導体集積回路
JP5127350B2 (ja) * 2007-07-31 2013-01-23 株式会社東芝 半導体記憶装置
US7848899B2 (en) * 2008-06-09 2010-12-07 Kingtiger Technology (Canada) Inc. Systems and methods for testing integrated circuit devices
KR101543332B1 (ko) * 2009-12-31 2015-08-11 삼성전자주식회사 버스트 어드레스 생성기 및 이를 포함하는 테스트 장치
US8356215B2 (en) * 2010-01-19 2013-01-15 Kingtiger Technology (Canada) Inc. Testing apparatus and method for analyzing a memory module operating within an application system
US8724408B2 (en) 2011-11-29 2014-05-13 Kingtiger Technology (Canada) Inc. Systems and methods for testing and assembling memory modules
US9117552B2 (en) 2012-08-28 2015-08-25 Kingtiger Technology(Canada), Inc. Systems and methods for testing memory

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2613411B2 (ja) * 1987-12-29 1997-05-28 株式会社アドバンテスト メモリ試験装置
JPH01184700A (ja) * 1988-01-11 1989-07-24 Advantest Corp メモリ試験装置
JP2842923B2 (ja) * 1990-03-19 1999-01-06 株式会社アドバンテスト 半導体メモリ試験装置
US5412793A (en) * 1991-12-03 1995-05-02 Intel Corporation Method for testing erase characteristics of a flash memory array
WO1993015462A1 (fr) * 1992-02-03 1993-08-05 Advantest Corporation Controleur de memoire
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
JP3346827B2 (ja) * 1993-05-25 2002-11-18 三菱電機株式会社 同期型半導体記憶装置
US5450364A (en) * 1994-01-31 1995-09-12 Texas Instruments Incorporated Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices
JP3605150B2 (ja) * 1994-08-22 2004-12-22 株式会社アドバンテスト アドレスパターン発生器
US5854801A (en) * 1995-09-06 1998-12-29 Advantest Corp. Pattern generation apparatus and method for SDRAM

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0847060A1 (en) * 1996-12-09 1998-06-10 Schlumberger Technologies, Inc. Memory tester APG with flexible Z register programming
JP2012028003A (ja) * 1999-01-08 2012-02-09 Teradyne Inc パケットベース・メモリテスタ用パターン発生器
WO2004114317A1 (ja) * 2003-06-19 2004-12-29 Advantest Corporation 試験装置、及びプログラム
JP2010176768A (ja) * 2009-01-30 2010-08-12 Yokogawa Electric Corp メモリテスト装置

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