JPH0862306A

JPH0862306A - 論理回路装置

Info

Publication number: JPH0862306A
Application number: JP6194076A
Authority: JP
Inventors: Seiji Asano; 誠治浅野
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-08-18
Filing date: 1994-08-18
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】テスト動作モード信号等の特殊信号を内部で
生成することで、このような信号を入力するための端子
やピン等を不要とする。【構成】出力端子ＯＵＴ３及び入力端子ＩＮ５は、通
常動作論理回路１１での信号の出力あるいは入力にも用
いられている。前記入力端子ＩＮ５からの信号によっ
て、通常、出力端子として用いられる前記出力端子ＯＵ
Ｔ３を信号の入力に用いる。該出力端子ＯＵＴ３から入
力される信号と前記入力端子ＩＮ５から入力される信号
との論理積によって、前記テスト動作モード信号等の特
殊信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の論理回路が組み
込まれたプリント基板や半導体集積回路チップ、又半導
体集積回路チップを所定のパッケージに納めた半導体集
積回路等、論理回路が作り込まれた論理回路装置に係
り、特に、その論理回路装置の内部回路の少なくとも一
部回路を、当該論理回路装置の外部からテストするため
のテスト動作モードや、その論理回路装置の内部回路の
少なくとも一部回路を、当該論理回路装置の内部に組み
込まれた自己判断テスト回路にてテストする自己診断モ
ード等の、このような特殊制御モードを設定するための
特殊制御モード信号を、その論理回路装置の外部からの
比較的簡単な操作に従いながら当該論理回路装置の内部
で生成するようにすることで、該特殊制御モード信号を
当該論理回路装置の外部から入力するための端子やピン
等を不要とすることができる論理回路装置に関する。

【０００２】

【従来の技術】電子回路をプリント基板化することで、
その全体の小型化や、信頼性の向上、消費電力の低減等
の多くの利点を得ることができる。又、電子回路の半導
体集積回路化にあっては、更に、その全体の小型化や、
消費電力の低減等を図ることが可能である。

【０００３】又、例えば、プリント基板上に構成された
電子回路のテストは、主として、そのプリント基板上に
設けられる端子やピン等を介して、そのプリント基板の
外部から行われるものである。又、半導体集積回路につ
いても、そのパッケージに設けられた端子やピン等を介
して、その内部回路のテストをその半導体集積回路の外
部から行うものである。

【０００４】このため、このようなプリント基板や半導
体集積回路をテストする際の作業能率向上や、その内部
の不良個所の検出漏れを防ぐ等のため、そのプリント基
板上にテスト時に用いる回路を作り込んだり、その半導
体集積回路中にテスト時に用いる回路を作り込んだりす
るものである。更には、そのプリント基板上の回路を自
己診断するための自己診断テスト回路や、その半導体集
積回路に組み込まれた回路を自己診断するための自己診
断テスト回路等を備えるということも行われている。

【０００５】例えば、論理回路を作り込んだ半導体集積
回路のテストを容易化するために、バウンダリスキャン
レジスタを用いた、スキャンパス方式と呼ばれるテスト
方式が用いられている。これは、半導体集積回路の入力
あるいは出力、又その論理回路内部のネットの論理状態
の設定、あるいはその論理状態の読み出しに、バウンダ
リスキャンレジスタと称するものを用いるというもので
ある。

【０００６】このバウンダリスキャンレジスタは、対象
となる被試験回路中に多数用いられるものである。又、
このような多数のバウンダリスキャンレジスタは、その
テストモード時には、それぞれのバウンダリスキャンレ
ジスタに備えたマルチプレクサを切換えるようにする。
このようにマルチプレクサを切換えることで、多数のこ
のようなバウンダリスキャンレジスタは、長大なシフト
レジスタに構成される。

【０００７】従って、該シフトレジスタにシリアルなデ
ータパターンを入力することで、個々のバウンダリスキ
ャンレジスタの論理状態の設定を行うことができる。あ
るいは、このようなシフトレジスタのデータを順次シフ
トすることで、被試験回路から個々のバウンダリスキャ
ンレジスタへと読み出された論理状態を、その半導体集
積回路外部へと読み出すことが可能である。例えば、カ
ウンタやシフトレジスタ等の論理回路は、比較的簡単に
その自己診断テスト回路を構成することが可能である。

【０００８】又、例えば図６は、その論理回路装置のテ
ストの容易化を図った従来のものの一例である。即ち、
図６は、メモリ回路部を備えた所定の論理回路を作り込
んだ半導体集積回路にあって、テスト容易化回路を含む
ものである。

【０００９】この図６において、その論理回路装置は、
通常動作論理回路１１及びメモリ回路部１２へと、所望
の論理回路が作り込まれている。特に、前記通常動作論
理回路１１においては、その論理回路装置の外部から入
力されるテスト動作モード信号ＴＳＴに従って設定され
るテスト動作モード時には、その動作が要求されない、
当該論理回路装置での一部の論理演算を行うものであ
る。即ち、このようなテスト動作モード時にあっては、
該通常動作論理回路１１の動作は期待されないものとな
っている。一方、前記メモリ回路部１２については、テ
スト動作モード時にも、あるいはこのようなテスト動作
モードではない通常動作時にも、その動作が要求される
ものである。具体的には、このようなテスト動作モード
時には、該メモリ回路部１２の動作のテストが行われる
ものである。

【００１０】又、該論理回路装置は、入力信号ＩＮ１
（入力端子ＩＮ１）について合計p 個の入力バッファＩ
Ｂを有し、入力信号ＩＮ２（入力端子ＩＮ２）に関し合
計q 個の入力バッファＩＢを有し、入力信号ＩＮ３（入
力端子ＩＮ３）に関して合計r個の入力バッファＩＢを
有し、入力信号ＩＮ４（入力端子ＩＮ４）に関して入力
バッファＩＢを有するものである。又、出力信号ＯＵＴ
１（出力端子ＯＵＴ１）に関し合計n 個の出力バッファ
ＯＢを有し、出力信号ＯＵＴ２（出力端子ＯＵＴ２）に
関し合計m 個の出力バッファＯＢを有するものである。
更に、該論理回路装置は、入力信号ＩＮ５（入力端子Ｉ
Ｎ５）に関し入力バッファＩＢを有すると共に、出力信
号ＯＵＴ３（出力端子ＯＵＴ３）に関し出力バッファＯ
Ｂを有し、テスト動作モード信号ＴＳＴ（入力端子ＴＳ
Ｔあるいはテスト動作モード端子ＴＳＴ）に関し入力バ
ッファＩＢを有する。更に、この図６に示される如く、
該論理回路装置は、１系統のマルチプレクサＳ１を有す
る。該マルチプレクサＳ１については、合計n 個の１つ
の信号を切り替えるマルチプレクサを有する。

【００１１】図７は、前記図６を用い前述した前記論理
回路装置に用いられるメモリ回路部の論理回路図であ
る。

【００１２】この図７に示される如く、前記図６に示し
た前記メモリ回路部１２は、合計３系統のマルチプレク
サＳ２〜Ｓ４と、メモリ本体１２a とを有する。

【００１３】まず、符号Ｓ２で示される系統では、合計
p 個、１つの信号を切り替えるマルチプレクサが用いら
れる。符号Ｓ３で示される系統では、合計q 個のマルチ
プレクサを有する。符号Ｓ４で示される系統では、合計
r 個のマルチプレクサを有する。

【００１４】これらの系統Ｓ２〜Ｓ４、又前述の系統Ｓ
１で用いられる個々のマルチプレクサは、選択入力Ｓ
と、入力０と、入力１と、出力Ｕとを有する。前記選択
入力Ｓが“０”となると、その入力０に入力される論理
状態を選択し、これをその出力Ｕへ出力する。一方、前
記選択入力Ｓへ“１”が入力されると、その入力１に入
力される論理状態を選択し、その出力Ｕへ出力する。

【００１５】又、前記符号Ｓ２で示される系統について
は、前記メモリ本体１２a のデータ入力信号として用い
られる、前記通常動作論理回路１１が出力する信号ＭＩ
１と、前記入力信号ＩＮ１にかかる前記入力バッファＩ
Ｂから入力される入力信号ＩＮ１a とを、合計p 本のそ
れぞれの信号単位で切換える。又、前記符号Ｓ３で示さ
れる系統のマルチプレクサについては、前記メモリ本体
１２a のアドレス信号として用いられる前記通常動作論
理回路１１が出力する信号ＭＩ２と、前記入力信号ＩＮ
２にかかる前記入力バッファＩＢから入力される入力信
号ＩＮ２a とを、合計q 本の信号単位で切換える。前記
符号Ｓ４で示される系統のマルチプレクサは、前記メモ
リ本体１２a のコントロール信号として用いられる前記
通常動作論理回路１１が出力する信号ＭＩ３と、前記入
力信号ＩＮ３にかかる前記入力バッファＩＢから入力さ
れる入力信号ＩＮ３a とを、合計r 本の信号単位で切換
える。

【００１６】従って、これら図６及び図７で示される論
理回路装置にあっては、当該論理回路装置の外部から入
力される前記テスト動作モード信号ＴＳＴをＨ状態とす
ることで、前記通常動作論理回路１１とは独立して、前
記メモリ回路部１２の動作を当該論理回路装置の外部か
らテストすることができる。即ち、該テスト動作モード
信号ＴＳＴをＨ状態とすることで、前記マルチプレクサ
Ｓ１〜Ｓ４それぞれに入力される、当該論理回路装置の
外部から入力される信号を前記メモリ回路部１２側へと
切換えることができる。これにより、該メモリ回路部１
２に対しては、前記入力信号ＩＮ１〜ＩＮ３又前記出力
信号ＯＵＴ１によって、当該論理回路装置の外部から直
接的にアクセスすることができる。即ち、前記入力信号
ＩＮ３にて前記メモリ回路部１２へのデータの書き込み
動作や読み出し動作を制御しながら、又前記入力信号Ｉ
Ｎ２にて該メモリ回路部１２のアドレス指定を行いなが
ら、所望のアドレスへと前記入力信号ＩＮ１からデータ
を書き込んだり、所望のアドレスから前記出力ＯＵＴ１
へとデータを読み出すことができる。

【００１７】従って、これら図６や図７に示される従来
の論理回路装置にあっては、特にそのテストがより困難
な前記メモリ回路部１２のテストも、比較的容易に行う
ことができる。該メモリ回路部１２については、前記通
常動作論理回路１１を動作させながらその全てのメモリ
セルの動作をテストすることは困難である。しかしなが
ら、前記テスト動作モード信号ＴＳＴをＨ状態とするこ
とで、該メモリ回路部１２はその論理回路装置の外部か
ら直接テストすることができ、その多数のアドレスに対
してデータの書き込みや読み出しを順次行いながら、該
メモリ回路部１２のテストを能率良く行うことが可能で
ある。

【００１８】

【発明が達成しようとする課題】しかしながら、前記図
６や前記図７に示した論理回路装置では、前述のように
前記メモリ回路部１２等のテストをより容易に行うこと
ができるものの、前述したように、その論理回路装置の
外部から前記テスト動作モード信号ＴＳＴを入力しなけ
ればならない。このため、その論理回路装置には、該テ
スト動作モード信号を入力するための端子やピン等を設
ける必要がある。

【００１９】一般に、プリント基板に作り込む論理回路
や半導体集積回路に作り込む論理ゲートの数等が増加
し、その論理回路の規模が拡大すると、そのプリント基
板や半導体集積回路に設けられる端子やピン等の数が増
大するものである。従って、通常動作時には不要となる
前記テスト動作モード信号ＴＳＴ等を入力するための端
子やピン等を設けることは望ましいものではない。

【００２０】又、その論理回路装置について、従来から
あるものに対して互換性を持つようにしたり、種々の予
め決められている仕様に準拠しなければならない場合も
ある。このために、特殊な端子やピン等の利用ができな
い場合もある。このような場合にあっても、単にテスト
等だけの目的で、前記テスト動作モード信号ＴＳＴを入
力するための端子やピン等を設けることは望ましいもの
ではない。

【００２１】本発明は、前記従来の問題点を解決するべ
くなされたもので、その論理回路装置の内部回路の少な
くとも一部回路を、当該論理回路装置の外部からテスト
するためのテスト動作モードや、その論理回路装置の内
部回路の少なくとも一部回路を、当該論理回路装置の内
部に組み込まれた自己診断テスト回路にてテストする自
己診断モード等の、このような特殊制御モードを設定す
るための特殊制御モード信号を、その論理回路装置の外
部からの比較的簡単な操作に従いながら当該論理回路装
置の内部で生成するようにすることで、該特殊制御モー
ド信号を当該論理回路装置の外部から入力するための端
子やピン等を不要とすることができる論理回路装置を提
供することを目的とする。

【００２２】

【課題を達成するための手段】本発明は、特殊制御モー
ド信号に従って設定される特殊制御モード時には、その
動作が要求されない、当該論理回路装置での一部の論理
演算を行う通常動作論理回路と、少なくとも前記特殊制
御モード時にその動作が要求される、当該論理回路装置
での一部の論理演算を行う特殊制御モード動作論理回路
との、これら通常動作論理回路及び特殊制御モード動作
論理回路を備えた論理回路装置にあって、当該論理回路
装置の外部から前記通常動作論理回路へと、第１入力信
号を入力する第１入力端子と、前記通常動作論理回路か
ら当該論理回路装置の外部への、第１出力信号を出力す
る第１入出力端子と、前記第１入力信号を遅延させ、遅
延制御信号を生成する信号遅延回路と、前記第１入出力
端子での第１入出力信号と、前記遅延制御信号との特定
論理積演算により、前記第１入出力信号がＨ状態又はＬ
状態の予め定められたいずれか一方の論理状態の第１条
件が成立し、且つ、前記遅延制御信号がＨ状態又はＬ状
態の予め定められたいずれか一方の論理状態の第２条件
が成立する場合には、前記特殊制御モード信号を前記特
殊制御モードに設定することで、該制御モード信号を生
成するモード信号生成回路と、前記通常動作論理回路か
ら前記第１入出力端子への信号経路に設けられ、前記第
１出力信号の出力に用いられる、前記特殊制御モードに
設定する前記第１条件の論理状態の前記第１入力信号の
入力時にハイインピーダンス状態とされるトライステー
ト出力バッファと、前記特殊制御モードに設定される前
記第２条件の予め定められた論理状態の側とは反対の論
理状態に前記遅延制御信号が前記信号遅延回路にて生成
される方向へと、前記遅延制御信号の生成にも用いられ
る前記第１入出力端子の信号を、プルアップ又はプルダ
ウンする誤設定防止抵抗とを備えたことにより、前記課
題を達成したものである。

【００２３】

【作用】本発明については、特に、前記図６及び前記図
７を用いて前述したような前記テスト動作モード信号Ｔ
ＳＴ等、何らかの特殊制御モードを設定する信号を、そ
の論理回路装置の外部からの比較的簡単な操作に従いな
がら、当該論理回路装置の内部で生成するようにしてい
る。従って、このようなテスト動作モード信号ＴＳＴを
入力するための端子やピン等は不要となる。

【００２４】なお、本発明が対象とするものは、前記図
６及び前記図７を用いて前述した従来の前記論理回路装
置の前記テスト動作モード信号ＴＳＴや、該テスト動作
モード信号ＴＳＴに従って設定されるテスト動作モード
に限定されるものではない。例えば、バウンダリスキャ
ンレジスタを用いた前述のようなスキャンパス方式にお
ける、各バウンダリスキャンレジスタが内蔵するマルチ
プレクサを切換える信号等にも適用することは可能であ
る。その他、通常とは異なる動作モードを設定する信号
等にも、本発明は適用できるものである。

【００２５】本発明においては、このように前記特殊制
御モード信号をその論理回路装置の内部で生成すること
を、従来にはない全く新しい、その論理回路装置の外部
からの操作方法によって行っている。即ち、本発明にお
いては、特殊制御モード時にはその動作が要求されな
い、当該論理回路装置での一部論理演算を行う通常動作
論理回路から、何らかの信号を出力するための出力端子
を、特に双方向の入出力端子とするようにしている。即
ち、従来、出力端子とされていたものを、このような前
記特殊制御モード信号の設定等の操作に用いる信号の入
力にも用いるようにしている。従って、本発明において
は、このような特殊モード信号を設定等する、当該論理
回路装置の外部から信号を入力する入力端子を増やす必
要はない。

【００２６】なお、このように従来のその論理回路装置
では出力端子として用いられていたものを、本発明を適
用することで、信号の入力にも用い、双方向の入出力端
子あるいはピン等とする場合、このような双方向の入出
力端子やピン等の、信号の入出力方向を制御する必要が
ある。このため、本発明においては、前記特殊制御モー
ド時にはその出力論理（動作）が要求されない前記通常
動作論理回路の信号の入力に用いる入力端子を用いるよ
うにしている。即ち、該入力端子から入力される信号に
よって、前述のような双方向の入出力端子やピン等の、
その信号の入出力方向を制御するようにしている。従っ
て、このような信号の入出力方向を制御する、その論理
回路装置の外部からの信号入力についても、新たな端子
やピン等を設けることが不要となっている。

【００２７】なお、このような双方向の入出力端子やピ
ン等については、当該論理回路装置は、前記特殊制御モ
ードを利用しない場合には、本発明の論理回路装置に接
続する外部の回路は、単なる出力端子やピン等として扱
うものである。このため、前記特殊制御モードへと操作
する意図がないにもかかわらず、前記特殊制御モード信
号を入力する双方向の入出力端子やピン等が、信号を入
力する方向に切換えられてしまったとしても、問題とは
ならない。これは、該双方向の入出力端子やピン等に
は、何らかの出力回路は接続されていないからである。
このため、実施例を用いて詳しく後述するように、この
ように前記特殊制御モード信号にかかる入出力ピンが入
力方向に切換えられたとしても、誤設定防止抵抗等によ
って、前記特殊制御モードへの設定が防止されるもので
ある。

【００２８】このように、本発明においては、前記特殊
制御モードではない通常時には一般の入力端子や出力端
子として用いられるものを流用しながら、該特殊制御モ
ードを設定する操作を行うようにしている。このため、
その論理回路装置の外部からの比較的簡単な操作に従い
ながら、又その論理回路装置の端子やピン等の数を増加
させることなく、このような特殊制御モードを設定する
特殊制御モード信号をその内部で生成することができ
る。

【００２９】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３０】図１は、本発明が適用された論理回路装置
の回路図である。

【００３１】この図１に示すように、本実施例について
は、前記図６及び前記図７を用いて前述した従来の論理
回路装置に対して本発明を適用したものである。

【００３２】具体的には、前記図６に示される従来の前
記論理回路装置において、前記出力端子ＯＵＴ３を、本
発明を適用して双方向の入出力端子とするようにしてい
る。又、前記入力信号ＩＮ５についても、前記テスト動
作モード信号ＴＳＴを生成する際に用いている。即ち、
前記出力端子ＯＵＴ３から入力される信号と、前記入力
端子ＩＮ５から入力される信号とを用いながら、本発明
を適用しながら、その論理回路装置内部で、前記テスト
動作モード信号ＴＳＴを生成するようにしている。

【００３３】従って、本実施例においては、図１に示さ
れる如く、前記図６や前記図７に示した従来のものに対
して、更に、モード信号生成部１４を備えるようにして
いる。該モード信号生成部１４にて、前記図６に示され
る従来その論理回路装置の外部から入力された前記テス
ト動作モード信号ＴＳＴにかかる前記入力バッファＩＢ
から生成される、前記テスト動作モード信号ＴＳＴa が
生成されている。

【００３４】なお、本発明での前記特殊制御モード信号
に対応するものは、本実施例においては、前記テスト動
作モード信号ＴＳＴa である。該テストモード信号ＴＳ
Ｔaによって、本発明での前記特殊制御モードに対応す
る、前記テスト動作モードが設定されるものである。該
テスト動作モードは、前記メモリ回路部１２を当該論理
回路装置の外部から直接的にアクセスしながらテストで
きるモードである。

【００３５】又、前記通常動作論理回路１１について
は、前記テスト動作モード時には、その動作が要求され
ない、当該論理回路装置での一部論理演算を行うもので
ある。前記テスト動作モードにおいては、主として前記
メモリ回路部１２がテストされるため、該通常動作論理
回路１１については、特にその動作が要求されない。

【００３６】又、前記メモリ回路部１２は、前記テスト
モード時にも、その動作が要求される。該メモリ回路部
１２については、まず、前記テスト動作モード時ではな
い通常動作時にも、その動作は要求される。更に、前記
テスト動作モード時にあっても、該テスト動作モードが
該メモリ回路部１２のテストを目的としたものであるた
め、当然ながら該メモリ回路部１２の動作も要求される
ものである。

【００３７】なお、本実施例においては、前記テスト動
作モード時には、前記入力信号ＩＮ１は、前記メモリ回
路部１２が有する前記メモリ本体１２a に用いるデータ
入力信号として用いられる。前記入力信号ＩＮ２は、ア
ドレス信号として用いられる。前記入力信号ＩＮ３はコ
ントロール信号として用いられる。

【００３８】又、前記入力信号ＩＮ５及び前記入出力端
子ＯＵＴ３から入力される信号は、それぞれ、テストイ
ネーブル信号とされたり、メモリテスト信号とされ、前
記テスト動作モード信号ＴＳＴa の生成の操作に用いら
れる。前記出力信号ＯＵＴ１は、前記メモリ本体１２a
からのテスト出力信号とされる。

【００３９】図２は、本実施例で用いられる前記モード
信号生成部の第１例の回路図である。

【００４０】この図２においては、前記図１に示した前
記モード信号生成部１４の第１例が示されている。

【００４１】本第１例の前記モード信号生成部１４は、
本実施例の論理回路装置の外部から前記通常動作論理回
路１１へと、入力信号ＩＮ５を入力する入力端子ＩＮ５
に接続されている。本実施例の前記入力信号ＩＮ５は、
本発明における前記第１入力信号に相当する。又、本実
施例の前記入力端子ＩＮ５は、本発明の前記第１入力端
子に相当する。

【００４２】又、該モード信号生成部１４は、前記通常
動作論理回路１１から本実施例の論理回路装置の外部へ
の、出力信号ＯＵＴ３を出力する入出力端子ＯＵＴ３に
も接続されている。この入出力端子ＯＵＴ３は、前記図
６に示される従来の論理回路装置では、単一方向の端
子、即ち前記出力端子ＯＵＴ３とされたものである。
又、本実施例の前記入出力端子ＯＵＴ３は、本発明にお
ける前記第１出力信号を出力する第１入出力端子に相当
する。

【００４３】又、本第１例の前記モード信号生成部１４
は、双方向入出力バッファＢと、入力バッファＩＢと、
信号遅延回路１５と、ＡＮＤ論理ゲート１６Ａと、抵抗
Ｒとによって構成されている。又、前記双方向入出力バ
ッファＢは、トライステート出力バッファＯＢＴＡと、
入力バッファＩＢとにより構成されている。

【００４４】まず、前記トライステート出力バッファＯ
ＢＴＡは、前記図６に示される前記出力端子ＯＵＴ３へ
接続される前記出力バッファＯＢに相当するものであ
る。本実施例の前記トライステート出力バッファＯＢＴ
Ａによって、前記通常動作論理回路１１からの出力信号
ＯＵＴ３a が、本実施例の論理回路装置の外部へと、前
記出力信号ＯＵＴ３として出力される。

【００４５】又、本実施例の前記入力端子ＩＮ５に接続
される前記入力バッファＩＢは、前記図６に示される従
来の前記論理回路装置の前記入力端子ＩＮ５に接続され
る前記入力バッファＩＢに相当する。この入力バッファ
ＩＢは、本実施例の論理回路装置の外部から前記入力動
作論理回路１１へと、前記入力信号ＩＮ５（本発明の前
記第１入力信号に相当）を、入力信号ＩＮ５a として入
力するものである。

【００４６】なお、更に、該入力信号ＩＮ５a によっ
て、前記トライステート出力バッファＯＢＴＡの出力が
制御されている。即ち、該入力信号ＩＮ５a によって、
前記トライステート出力バッファＯＢＴＡの出力をハイ
インピーダンス状態とするか、あるいは前記通常動作論
理回路１１が出力する前記出力信号ＯＵＴ３a の論理状
態とするか選択される。具体的には、前記入力信号ＩＮ
５がＬ状態となり、前記入力信号ＩＮ５a がＬ状態とな
ると、前記トライステート出力バッファＯＢＴＡの出力
はハイインピーダンス状態となる。一方、前記入力信号
ＩＮ５がＨ状態となり、前記入力信号ＩＮ５a がＨ状態
となると、前記トライステート出力バッファＯＢＴＡか
らは、前記通常動作論理回路１１が出力する前記出力信
号ＯＵＴ３a と同一の論理状態が出力されるものであ
る。

【００４７】前記信号遅延回路１５は、前記入力信号Ｉ
Ｎ５a を遅延時間Ｔd だけ遅延させ、これによって遅延
制御信号ＩＮ５b を生成する。本第１例の前記モード信
号生成部１４の前記ＡＮＤ論理ゲート１６Ａは、本発明
のモード信号生成回路に相当する。このＡＮＤ論理ゲー
ト１６Ａは、前記入力バッファＩＢを介して入力される
前記入出力端子ＯＵＴ３の論理状態と、前記遅延制御信
号ＩＮ５b とに基づいて、前記テスト動作モード信号Ｔ
ＳＴa を生成するものである。該ＡＮＤ論理ゲート１６
Ａは、前記入出力端子ＯＵＴ３の論理状態がＨ状態（本
発明の第１条件に相当）であり、且つ、前記遅延制御信
号ＩＮ５b がＬ状態（本発明の第２条件に相当）である
と、前記テスト動作モード信号ＴＳＴa をＨ状態とす
る。該テスト動作モード信号ＴＳＴa がＨ状態となる
と、前記テスト動作モードとなる。該テスト動作モード
信号ＴＳＴa がＬ状態となると、前記テスト動作モード
ではない通常動作モードとなる。

【００４８】なお、前記抵抗Ｒは、前記入出力端子ＯＵ
Ｔ３へと接続されるプルダウン抵抗である。本実施例の
論理回路装置が前記テスト動作モードを行わない外部回
路に接続されている場合、双方向の前記入出力端子ＯＵ
Ｔ３は、単なる出力端子ＯＵＴ３として扱われる。即
ち、該入出力端子ＯＵＴ３の外部へは、外部回路側で何
の出力回路も接続されない。

【００４９】ここで、このように前記テスト動作モード
とはならない状態で前記入力信号ＩＮ５がＬ状態とな
り、前記入力信号ＩＮ５a がＬ状態となり、これに伴っ
て前記トライステート出力バッファＯＢＴＡの出力がハ
イインピーダンス状態となったものとする。このような
場合にあっては、前記抵抗Ｒがない場合には、前記入出
力端子ＯＵＴ３もハイインピーダンス状態となってしま
い、その論理状態が不安定となってしまう。ここで、ノ
イズ等によって前記入出力端子ＯＵＴ３がＨ状態となっ
てしまうと、前記テスト動作モード信号ＴＳＴa もＨ状
態となってしまい、誤って前記テスト動作モードが設定
されてしまう。

【００５０】しかしながら、本実施例においては、前記
入出力端子ＯＵＴ３をプルダウンする前記抵抗Ｒが設け
られている。このため、前記トライステート出力バッフ
ァＯＢＴＡの出力がハイインピーダンス状態となったと
しても、前記入出力端子ＯＵＴ３の論理状態はＬ状態に
設定され、前記テスト動作モード信号ＴＳＴa が誤って
Ｈ状態となってしまうことはない。

【００５１】図３は、本実施例において特に第１例の前
記モード信号生成部を用いた時の動作を示すタイムチャ
ートである。

【００５２】この図３においては、前記図１に示され
る、複数の信号線でなる前記入力信号ＩＮ１〜ＩＮ３
と、前記入力信号ＩＮ５及びＩＮ５b と、複数の信号で
なる前記出力信号ＯＵＴ１と、前記入出力端子ＯＵＴ３
にかかる信号と、前記モード信号生成部１４にて生成さ
れる前記テスト動作モード信号ＴＳＴa との、タイムチ
ャートが示されている。特に、前記テスト動作モードで
はない通常動作モードから、前記テスト動作モードへの
移行時のタイムチャートが示されている。

【００５３】このような前記テスト動作モードへの移行
時には、この図３の時刻t ₁の如く、まず、前記入力信
号ＩＮ５をＬ状態とする。該入力信号ＩＮ５がＬ状態と
なることで、前記トライステート出力バッファＯＢＴＡ
及び前記信号遅延回路１５へと入力されている前記入力
信号ＩＮ５a もＬ状態となり、該トライステート出力バ
ッファＯＢＴＡの出力はハイインピーダンス状態とな
る。

【００５４】ここで、前記入力端子ＩＮ５の論理状態が
変化して、前記トライステート出力バッファＯＢＴＡの
出力が変化（ハイインピーダンス状態又は所定の論理状
態の出力）が変化するまでの遅延時間をＴr とする。す
ると、前記時刻t ₁において前記入力信号ＩＮ５がＬ状
態となったときから前記遅延時間Ｔr の後、又、前記ト
ライステート出力バッファＯＢＴＡの出力がハイインピ
ーダンス状態となった後、時刻t ₂において、プルダウ
ン抵抗として用いられる前記抵抗Ｒによるチャージによ
って、前記入出力端子ＯＵＴ３の論理状態はＬ状態とな
る。

【００５５】なお、この図３のタイムチャートにおいて
は、前記時刻t ₂の後、時刻t ₃において、前記テスト
動作モードを設定すべく、前記入出力端子ＯＵＴ３の外
部から、Ｈ状態が入力されている。なお、そのテストを
行わず、従ってそのテスト動作モードとはしないことを
前提とした外部回路に対して本実施例の論理回路装置を
用いる場合には、前記入出力端子ＯＵＴ３の外部へは、
何ら出力回路は接続されない。従って、該時刻t ₃以降
の如く、前記入力端子ＯＵＴ３がＨ状態となることはな
い。即ち、前記入力信号ＩＮ５やＩＮ５a 等に従って前
記トライステート出力バッファＯＢＴＡの出力がハイイ
ンピーダンス状態となったとしても、プルダウン抵抗と
して用いられる前記抵抗Ｒにより、該入出力端子ＯＵＴ
３の論理状態がＬ状態へと固定されるためである。

【００５６】一方、前記時刻t ₁から前記遅延時間Ｔd
の後、前記信号遅延回路１５にて前記入力信号ＩＮ５a
を遅延させることで生成された前記遅延制御信号ＩＮ５
b はＬ状態となる。該時刻t ₄において、前記入出力端
子ＯＵＴ３の論理状態がＨ状態となっていると、前記モ
ード信号生成部１４にて生成される前記テスト動作モー
ド信号ＴＳＴa はＨ状態となり、前記テスト動作モード
が設定されることとなる。

【００５７】なお、この図３のタイムチャートにおいて
は、前記入出力端子ＯＵＴ３の外部から該入出力端子Ｏ
ＵＴ３の論理状態をＨ状態とすることを、前記時刻t ₄
以前の前記時刻t ₃で行っている。しかしながら、この
ように該入出力端子ＯＵＴ３をＨ状態とすることは、こ
のように前記遅延時間Ｔd が経過した前記時刻t ₄以前
である必要はなく、該時刻t ₄以後であってもよい。即
ち、このように前記入出力端子ＯＵＴ３の外部から該入
出力端子ＯＵＴ３の論理状態をＨ状態とすることは、前
記トライステート出力バッファＯＢＴＡの出力がハイイ
ンピーダンス状態となる前記時刻t ₂以後であればよ
い。

【００５８】なお、前記信号遅延回路１５における前記
遅延時間Ｔd は、前記遅延時間Ｔrを配慮したものであ
る。即ち、前記遅延時間Ｔd は、前記遅延時間Ｔr より
長く設定されている。このように前記遅延時間Ｔd が設
定されることで、前記時刻t ₂以降、前記トライステー
ト出力バッファＯＢＴＡの出力が確実にハイインピーダ
ンス状態となった後に、前記入力信号ＩＮ５やＩＮ５a
に従って、前記テスト動作モード信号ＴＳＴa をＨ状態
とすることができる。

【００５９】なお、この遅延時間Ｔr は、プルダウン抵
抗として用いられている前記抵抗Ｒによって、前記出力
信号ＯＵＴ３が確実にＬ状態となるまでの時間と言え
る。即ち、前記出力バッファＯＢＴＡから前記出力端子
ＯＵＴ３、更には該出力端子ＯＵＴ３の外側に接続され
る諸回路に関する容量成分に対する、前記抵抗Ｒによる
電荷のチャージ時間と言うこともできる。従って、該遅
延時間Ｔr は、このような諸容量と前記抵抗Ｒの抵抗値
とに依存する。このような諸容量が大きくなるほど、前
記遅延時間Ｔr も長くなる。又、前記抵抗Ｒのその抵抗
値が大きくなるほど、前記遅延時間Ｔr も延長される。

【００６０】例えば、前記出力信号ＯＵＴ３がＨ状態の
場合前記抵抗Ｒに電流が流れ、消費電力が発生する。こ
のような消費電力を低減するため、前記抵抗Ｒのその抵
抗値を大きくした場合には、これに伴って前記遅延時間
Ｔr も延長される。この場合、前記遅延時間Ｔd は前記
遅延時間Ｔr より長くなければならないため、このよう
な前記遅延時間Ｔr の延長によって、前記遅延時間Ｔd
も延長しなければならない。

【００６１】なお、このような諸容量や前記抵抗Ｒのそ
の抵抗値に関する前記遅延時間ＴrやＴd については、
後述する前記モード信号生成部１４の第２例や第３例に
ついても同様である。例えば、前記抵抗Ｒがプルダウン
抵抗である前記モード信号生成部１４についても同様で
あるだけでなく、前記抵抗Ｒがプルアップ抵抗である前
記モード信号生成部１４の第３例についても、同様であ
る。

【００６２】なお、前記第１例の前記モード信号生成部
１４においては、前記入力信号ＩＮ５がＬ状態とされ、
且つ、前記入出力端子ＯＵＴ３からＨ状態を入力するこ
とで、前記テスト動作モード信号ＴＳＴa がＨ状態とさ
れ、前記テスト動作モードが設定されていた。しかしな
がら、本発明はこのようなものに限定されるものではな
い。即ち、前記入力信号ＩＮ５（本発明での前記第１入
力信号に相当）が正論理や負論理であってもよく、前記
入出力端子ＯＵＴ３から入力される信号（本発明での前
記第１入出力信号に相当）が正論理や負論理であっても
よく、又、前記テスト動作モード信号ＴＳＴa が正論理
であっても負論理であってもよい。

【００６３】例えば、図４に示される第２例の前記モー
ド信号生成部１４については、前記入力信号ＩＮ５につ
いて正論理となっている。これに伴って、ＡＮＤ論理ゲ
ート１６Ｂは、その２つの入力がいずれもＨ状態で、そ
の出力がＨ状態となるものとなっている。又、前記テス
ト動作モード信号ＴＳＴa はＨ状態で前記テスト動作モ
ードとされている。

【００６４】又、図５は、第３例の前記モード信号生成
部１４の回路図である。

【００６５】この図５に示すように、本第３例の前記モ
ード信号生成部１４おいては、前記テスト動作モードを
設定すべく前記入出力端子ＯＵＴ３から入力される信号
が負論理となっている。これに対応し、ＡＮＤ論理ゲー
ト１６Ｃは、その２つの入力がいずれもＬ状態のとき、
その出力がＨ状態となるようになっている。又、該ＡＮ
Ｄ論理ゲート１６Ｃの出力がＨ状態となり、前記テスト
動作モード信号ＴＳＴa がＨ状態のとき、前記テスト動
作モードとされている。

【００６６】なお、前記モード信号生成部１４の第１例
に用いる前記ＡＮＤ論理ゲート１６Ａ、第２例に用いる
前記ＡＮＤ論理ゲート１６Ｂ、及び、前記第３例に用い
る前記ＡＮＤ論理ゲート１６Ｃについては、本発明での
モード信号生成回路に対応するものである。これらＡＮ
Ｄ論理ゲート１６Ａ〜１６Ｃは、いずれも２入力ＡＮＤ
論理ゲートであるが、その入力の論理が一部異なる。し
かしながら、いずれにおいても、それぞれの２つの入力
に入力される２つの条件の成立の論理積にて、前記テス
ト動作モード信号ＴＳＴa （本発明の前記制御モード信
号に相当）を生成している点で共通する。

【００６７】このように、本発明の前記モード信号生成
回路は、２つの条件の論理積にて、前記制御モード信号
を生成するものであればよい。又、生成されるこのよう
な制御モード信号は、前記モード信号生成部１４の第１
例〜第３例の前記テスト動作モード信号ＴＳＴa の如
く、正論理（Ｈ状態で前記テスト動作モードとする、あ
るいは前記特殊制御モードとする）ものに限定されるも
のではなく、負論理の（Ｌ状態で前記テスト動作モード
とする、あるいは前記特殊制御モードとする）ものであ
ってもよい。

【００６８】以上説明した通り、本実施例によれば、前
記図６及び前記図７を用いて前述した従来例と同一の入
力端子ＩＮ１〜ＩＮ５の数、及び、前記出力端子ＯＵＴ
１〜ＯＵＴ３の数としながら、従来例で要していた、前
記テスト動作モード信号ＴＳＴを入力するための入力端
子を用いることなく、本発明を適用することで、前記テ
スト動作モード信号ＴＳＴa をその内部で生成すること
が可能である。又このように本実施例において該テスト
動作モード信号ＴＳＴa をその内部で生成するようにし
たとしても、従来からの回路に対する影響はない。

【００６９】

【発明の効果】以上説明した通り、その論理回路装置の
内部回路の少なくとも一部回路を、当該論理回路装置の
外部からテストするためのテスト動作モードや、その論
理回路装置の内部回路の少なくとも一部回路を、当該論
理回路装置の内部に組み込まれた自己診断テスト回路に
てテストする自己診断モード等の、このような特殊制御
モードを設定するための特殊制御モード信号を、その論
理回路装置の外部からの比較的簡単な操作に従いながら
当該論理回路装置の内部で生成するようにすることで、
該特殊制御モード信号を当該論理回路装置の外部から入
力するための端子やピン等を不要とすることができる論
理回路装置を提供することができるという優れた効果を
得ることができる。

【図面の簡単な説明】

【図１】本発明が適用された論理回路装置の実施例の回
路図

【図２】前記実施例に用いられるモード信号生成部の第
１例の回路図

【図３】前記実施例に第１例の前記モード信号生成部を
用いたときの動作を示すタイムチャート

【図４】前記実施例に用いられる前記モード信号生成部
の第２例の回路図

【図５】前記実施例に用いられる前記モード信号生成部
の第３例の回路図

【図６】従来からの内部のテストの容易化を図った論理
回路装置の回路図

【図７】前記従来例又前記実施例に用いるメモリ回路部
の回路図

【符号の説明】

１１…通常動作論理回路１２…メモリ回路部１２a …メモリ本体１４…モード信号生成部１５…信号遅延回路１６Ａ〜１６Ｃ…ＡＮＤ論理ゲートＩＮ１〜ＩＮ５…入力信号（あるいは入力端子）ＯＵＴ１〜ＯＵＴ３…出力信号（あるいは出力端子）Ｓ１〜Ｓ４…マルチプレクサＢ…双方向入出力バッファＯＢＴＡ、ＯＢＴＢ…トライステート出力バッファＩＢ…入力バッファＯＢ…出力バッファＲ…抵抗（プルダウン抵抗あるいはプルアップ抵抗とし
て用いられるもの）ＭＩ１〜ＭＩ３…通常動作論理回路からの信号Ｔr 、Ｔd …遅延時間

Claims

【特許請求の範囲】

【請求項１】特殊制御モード信号に従って設定される特
殊制御モード時には、その動作が要求されない、当該論
理回路装置での一部の論理演算を行う通常動作論理回路
と、少なくとも前記特殊制御モード時にその動作が要求
される、当該論理回路装置での一部の論理演算を行う特
殊制御モード動作論理回路との、これら通常動作論理回
路及び特殊制御モード動作論理回路を備えた論理回路装
置にあって、当該論理回路装置の外部から前記通常動作論理回路へ
と、第１入力信号を入力する第１入力端子と、前記通常動作論理回路から当該論理回路装置の外部へ
の、第１出力信号を出力する第１入出力端子と、前記第１入力信号を遅延させ、遅延制御信号を生成する
信号遅延回路と、前記第１入出力端子での第１入出力信号と、前記遅延制
御信号との特定論理積演算により、前記第１入出力信号
がＨ状態又はＬ状態の予め定められたいずれか一方の論
理状態の第１条件が成立し、且つ、前記遅延制御信号が
Ｈ状態又はＬ状態の予め定められたいずれか一方の論理
状態の第２条件が成立する場合には、前記特殊制御モー
ド信号を前記特殊制御モードに設定することで、該制御
モード信号を生成するモード信号生成回路と、前記通常動作論理回路から前記第１入出力端子への信号
経路に設けられ、前記第１出力信号の出力に用いられ
る、前記特殊制御モードに設定する前記第１条件の論理
状態の前記第１入力信号の入力時にハイインピーダンス
状態とされるトライステート出力バッファと、前記特殊制御モードに設定される前記第２条件の予め定
められた論理状態の側とは反対の論理状態に前記遅延制
御信号が前記信号遅延回路にて生成される方向へと、前
記遅延制御信号の生成にも用いられる前記第１入出力端
子の信号を、プルアップ又はプルダウンする誤設定防止
抵抗とを備えたことを特徴とする論理回路装置。