KR100192583B1 - 출력버퍼회로 - Google Patents

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Abstract

[청구범위에 기재된 발명이 속한 기술분야]
출력버퍼회로에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
칩 내부에서 발생된 하이 임피던스를 칩 외부로 전달할 수 있는 출력버퍼회로를 제공함에 있다.
[발명의 해결방법의 요지]
칩 내부의 메모리로 부터 제공되는 입력신호를 정형하여 외부신호로 출력하기 위한 출력버퍼회로는 상기 입력신호의 레벨상태에 따라 대응되는 제1, 2, 3 레벨상태의 출력신호를 제1, 2출력라인에 제공하는 상태감지회로부와, 상기 제1, 2출력라인에 인가되는 신호를 입력으로 하여 상기 해당되는 제1, 2, 3 레벨상태의 출력신호를 출력하는 버퍼회로부를 가짐을 특징으로 한다.
[발명의 중요한 용도]
복합화된 메모리에 적합하게 사용된다.

Description

출력버퍼회로
제1도는 본 발명에 따라 구성된 출력버퍼회로도.
제2도는 제1도에 대한 타이밍관계를 나타낸 도면.
제3도는 본 발명의 실시예에 따른 출력버퍼회로를 복합화 장치에 적용한 회로도.
본 발명은 반도체 복합화 메모리 장치의 출력버퍼회로에 관한 것으로, 특히 복합화 메모리 장치의 내부에서 발생된 하이 임피던스(Hi-impedance)를 외부로 전달하기 위한 출력버퍼회로에 관한 것이다.
시스템의 소형화에 대한 요구가 증대되면서 각각의 기능을 갖는 기존의 여러 반도체 장치를 하나의 장치로 구성하려는 시도가 증대되고 있다. 최근에 들어서는 이들 중 특히 반도체 메모리를 여타 기능과 복합화하여 하나의 칩으로 구현하는 기술들이 많이 등장하고 있다. 이와 같이 메모리를 복합화의 한 구성요소로 이용하는 장치에 있어서 등장하는 이슈중의 하나는 복합화된 메모리의 테스트 작업이다. 즉, 메모리를 복합화한 칩에서는 기능만으로 볼 때 칩 외부에서 칩 내부의 메모리를 직접 엑세스할 필요가 없으므로, 복합화 장치내의 메모리를 테스트하기 위해서는 이를 위한 별도의 회로가 구비되어야 한다. 이러한 복합화 장치내의 메모리를 테스트하기 위한 방법에는 복합화 장치의 특정 기능을 갖는 입출력 셀(출력버퍼)을 메모리 테스트시에는 메모리를 엑서스하기위한 다른 기능으로 전환하는 방법이 있다. 예를 들면, 일반적인 동작 모드에서는 리셋(Reset) 기능을 갖는 입출력 셀을 메모리 테스트 모드에서는신호의 입력용으로 사용하거나 특정 제어신호 출력용 입출력 셀을 메모리용 데이타 출력 포트로 사용하는 것이다.
그러나, 이와 같은 방법에서 발생될 수 있는 문제점은 메모리 테스트 모드중 메모리 출력에 하이 임피던스상태가 발생되었을 때 기존의 입출력 셀로는 이를 장치 외부로 전달하는 방법이 없다는 점이다.
따라서, 본 발명의 목적은 칩 내부에서 발생된 하이 임피던스를 칩 외부로 전달할 수 있는 출력버퍼회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따른 칩 내부의 메모리로부터 제공되는 입력신호를 외부로 출력하기 위한 출력버퍼회로는; 상기 입력신호의 레벨상태에 따라 하이레벨상태, 로우레벨상태 또는 하이 임피던스상태의 출력신호를 제1출력라인 및 제2출력라인에 제공하는, 전원저압과 상기 제1출력라인 사이에 접속된 제1저항과 상기 제1출력라인과 상기 입력신호가 입력되는 입력단자 사이에 채널이 직렬로 접속되고 상기 전원전압에 게이트단자가 접속된 엔모오스트랜지스터로 이루어진 제1트랜지스터와 상기 입력단자와 상기 제2출력라인 사이에 채널이 직렬로 접속되고 접지전압 사이에 게이트단지가 접속된 피모오스트랜지스터로 이루어진 제2트랜지스터와 상기 제2출력라인과 접지전압 사이에 접속된 제2저항으로 구성된 상태감지회로부와; 상기 제1출력라인 및 제2출력라인에 인가되는 신호를 입력으로 하여 하이레벨상태, 로우레벨상태 또는 하이 임피던스상태의 출력신호를 출력하는, 전원전압단자와 상기 출력신호가 인가되는 출력단자 사이에 채널이 직렬로 접속된 피모오스 트랜지스터와 상기 출력단자와 접지전압 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터로 이루어진 버퍼회로부를 가짐을 특징으로 한다.
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들 중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제1도는 본 발명에 따라 구성된 출력버퍼회로도를 나타낸다.
제1도를 참조하여 구성을 살펴보면, 칩 내의 메모리로부터 출력되는 두 입력신호 IN1, IN2를 입력으로 하여 노드 N1으로 상기 두 입력신호 IN1, IN2에 상응하는 출력신호를 인가하는 메모리 버퍼회로(120)와, 상기 노드 N1에 인가되는 신호를 입력으로 하여 데이타 출력단자 DOUT로 상기 노드 N1에 인가되는 신호에 대응되는 출력신호를 출력하는 입출력 셀(130)과, 상기 출력단자 DOUT와 전원전압(VCC) 사이에 접속된 저항 R3과 상기 출력단자 DOUT와 접지전압(VSS) 사이에 병렬로 접속된 캐패시터 C1과 저항 R4로 구성된 부하모델(140)을 가진다.
상기 입출력 셀(130)내의 상태감지회로부는 전원전압과 노드 N2인 제1출력라인 사이에 접속된 저항 R1과, 상기 노드 N2와 상기 노드 N1 사이에 채널이 직렬로 접속되고 상기 전원전압에 게이트단자가 접속된 엔모오스트랜지스터(103)와, 상기 노드 N1와 노드 N3인 제2출력라인사이에 채널이 직렬로 접속되고 접지전압 사이에 게이트단자가 접속된 피모오스트랜지스터(104)와, 상기 노드 N3와 접지전압 사이에 접속된 저항 R2으로 구성된다. 그리고 상기 입출력 셀(130)은 상기 두 노드 N2, N3의 출력을 지연한 뒤, 이를 각기 반전시키는 다수개의 인버어터들 105~110과, 상기 두 인버어터(109, 110)의 출력단인 노드 N4와 N5에 인가되는 신호를 각기 게이트 단자로 받아들이는 피모스트랜지스터(111) 및 엔모스트랜지스터들(112)로 구성된 버퍼회로부를 더 가진다.
제2도는 제1도에 도시된 출력버퍼회로의 타이밍도를 나타낸다.
먼저, 메모리 내부에서 IN1과, IN2가 모두 논리레벨 '로우' 상태에 있게 되면, 노드 N1은 논리레벨 '하이'상태에 있게 되고, 입출력 셀내의 엔모오스트랜지스터(103)를 통한 전류흐름이 정지되어 노드 N2는 논리레벨 '하이'상태를 유지하게 된다. 또한 피모오스트랜지스터(104)의 사이즈와 저항 R2의 크기를 적절히 조절하면, 노드 N3의 전위를 인버터 트립 포인트 이상으로 유지시킬 수 있게 되어, 결국 노드 N4와 N5는 모두 논리레벨 '로우' 상태가 되어 입출력 셀(130)의 출력 DOUT은 논리레벨 '하이'상태가 된다.
한편, 메모리 내부에서 IN1, IN2가 모두 논리레벨 '하이' 상태에 있게 되면, 노드 N1은 논리레벨 '로우' 상태에 있게 되고, 입출력 셀내의 엔모오스트랜지스터(103)의 사이즈와 저항 R1의 크기를 적절히 결정함에 의해 노드 N2는 논리레벨 '로우' 상태를 유지하게 된다. 또한 피모오스트랜지스터(104)를 통한 전류 흐름이 정지되어 상기 노드 N3은 논리레벨 '로우' 상태를 유지하게 되어, 결국 노드 N4와 N5는 모두 논리레벨 '하이' 상태가 되어 입출력 셀의 출력 DOUT은 논리레벨 '로우' 상태가 된다.
다른 경우로써, 메모리 내부에서 IN1, IN2가 각각 논리레벨 '로우' 와 '하이' 상태에 있게 되면, 상기 노드 N1은 하이 임피던스 상태에 있게 되고, 입출력 셀(130)내의 엔모오스 트랜지스터(103)과 피모오스 트랜지스터(104)는 모두 턴-온되어 미리 설정된 저항 R1, R2의 값과 턴온 전류의 비에 따라 상기 노드 N2, N3는 각각 논리레벨 '하이'와 '로우'상태가 된다.
따라서, 상기 노드 N4와 N5는 각각 논리레벨 '하이'와 '로우' 상태가 되어 입출력 셀(130)의 출력 DOUT은 하이임피던스 상태가 된다.
제3도는 본 발명의 실시예에 따른 출력버퍼회로를 복합화 장치에 적용한 회로도이다.
제3도를 참조하여 동작을 살펴보면, 일반적인 동작 모드에서 테스트(TEST) 신호가 논리레벨 '로우' 상태에 있게 되면, 트랜지스터(202)와 (203)은 모두 턴오프되어 메모리의 출력, 즉 노두 N1에 인가되는 신호가 입출력 셀(200)에 아무런 영향을 미치지 못하게 되고, 멀티플렉서(204)와 (205)는 포트1, 포트2를 통해 입력되는 신호를 출력신호를 출력하게 됨으로써, 입출력 셀(200)은 본래 부가된 목적으로 동작하게 된다. 그러나, 테스트 신호가 논리레벨 '하이' 상태에 있게 되면 제1도에서와 동일한 기능을 수행하게 된다. 즉, 상기 노드 N4와 N5는 각각 논리레벨 '하이'와 '로우'상태가 되어 입출력 셀(200)의 출력 DOUT은 하이임피던스 상태를 출력할 수 있게 된다.
상기한 바와 같이 본 발명에 따른 출력버퍼회로에서는, 메모리 테스트 모드 중 메모리 출력에 발생된 하이 임피던스 상태를 칩 외부로 그대로 전달할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (2)

  1. 칩 내부의 메모리로부터 제공되는 입력신호를 외부로 출력하기 위한 출력버퍼회로에 있어서; 상기 입력신호의 레벨상태에 따라 하이레벨상태, 로우레벨상태 또는 하이 임피던스상태의 출력신호를 제1출력라인 및 제2출력라인에 제공하는, 전원전압과 상기 제1출력라인 사이에 접속된 제1저항과 상기 제1출력라인과 상기 입력신호가 입력되는 입력단자 사이에 채널이 직렬로 접속되고 상기 전원전압에 게이트단자가 접속된 엔모오스트랜지스터로 이루어진 제1트랜지스터와 상기 입력단자와 상기 제2출력라인 사이에 채널이 직렬로 접속되고 접지전압 사이에 게이트단자가 접속된 피모오스트랜지스터로 이루어진 제2트랜지스터와 상기 제2출력라인과 접지전압 사이에 접속된 제2저항으로 구성된 상태감지회로부와; 상기 제1출력라인 및 제2출력라인에 인가되는 신호를 입력으로 하여 하이레벨상태, 로우레벨상태 또는 하이 임피던스상태의 출력신호를 출력하는, 전원전압단자와 상기 출력신호가 인가되는 출력단자 사이에 채널이 직렬로 접속된 피모오스 트랜지스터와 상기 출력단자와 접지전압 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터로 이루어진 버퍼회로부를 가짐을 특징으로 하는 출력버퍼회로.
  2. 제1항에 있어서, 상기 입력단자에 인가되는 신호가 하이레벨의 신호이면 상기 제1, 2출력라인에 인가되는 신호는 로우레벨의 신호가 되고, 상기 입력단자에 인가되는 신호가 로우레벨의 신호이면 상기 제1, 2출력라인에 인가되는 신호는 하이레벨의 신호가 되고, 상기 입력단자에 인가되는 신호가 하이 임피던스상태의 신호이면 상기 제1, 2출력라인에 인가되는 신호는 각기 하이레벨과 로우레벨의 신호가 되도록 상기 제1, 2저항의 크기와 상기 제1, 2트랜지스터의 크기를 조절함을 특징으로하는 출력버퍼회로.
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