JPH0863392A

JPH0863392A - メモリ制御装置

Info

Publication number: JPH0863392A
Application number: JP19824894A
Authority: JP
Inventors: Yuji Hoshino; 野裕司星
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-23
Filing date: 1994-08-23
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】ＣＰＵの有する物理メモリ空間を増やすこと
なく、実際にアクセスできるメモリ容量を拡大すること
を可能にする。【構成】少なくとも一部が重複するアドレス空間に割
り当てられた複数のメモリ手段２３，２４を制御するメ
モリ制御装置において、ＣＰＵからのステータス信号を
デコードしてメモリのアクセスモードを判定するデコー
ド手段３と、前記デコード手段の出力に応じて前記複数
のメモリ手段の少なくとも１つを選択する選択手段１
１，３１，３２と、を備えることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ制御装置に係り、
特に同一または重複するアドレス空間を割りつけた複数
のメモリをアクセスするに好適な回路の構成に関する。

【０００２】

【従来の技術】図７に、従来のメモリ制御装置の構成を
示す。

【０００３】図７において示すように、ＣＰＵ１には複
数のメモリ２１、２２がデータバスを介して接続され
る。ＣＰＵ１から出力されるアドレスは、アドレス保持
回路２でラッチされ、その出力がメモリ２１、２２のア
ドレスとして入力される。一方、メモリ選択回路１１、
１２はアドレス保持回路２の出力に基づいて、メモリ２
１、２２を選択するためのメモリ選択信号を生成して、
これをメモリ２１、２２のチップイネーブル端子バーＣ
Ｅに出力する。また、メモリ２１、２２のアウトプット
イネーブル端子バーＯＥにはＣＰＵ１のリード端子バー
ＲＤが、ライトイネーブル端子バーＷＥにはＣＰＵ１の
ライト端子バーＷＲが、それぞれ制御バスを介して接続
される。

【０００４】以上述べたような構成において、次にその
動作を説明する。

【０００５】ＣＰＵ１は、メモリ２１またはメモリ２２
に割り付けられたアドレスを出力することにより、メモ
リ２１、２２のいずれかを選択し、リード信号バーＲＤ
あるいはライト信号バーＷＲのタイミングで、選択され
たメモリ２１、２２との間でデータの受け渡しをする。
ちなみに、メモリ２１、２２と、別々に配置されたメモ
リに同じアドレスを割り付けると、データの読み出し時
に、データバス上で信号が衝突することになるため、基
本的には別々のアドレスが割り付けられることになる。

【０００６】一方、メモリを使用する装置としては、Ｅ
ＥＰＲＯＭを用いた装置が知られている。これは、シス
テムの動作パラメータ等のように、データの種類に応じ
てこれをＥＥＰＲＯＭに格納し、電源を切ってもデータ
消滅しないようにした装置である。このような装置の場
合、電源遮断時にも保存しておきたいデータをＥＥＰＲ
ＯＭに保存しておき、システムの動作時にこれを用いる
ようにしてある。

【０００７】ところが、ＥＥＰＲＯＭは、ＲＡＭと比較
して、動作速度が極端に遅いため、システムによって
は、そのパーフォーマンスを向上させるために、システ
ム稼働中は、ＥＥＰＲＯＭからＲＡＭにデータを転送し
て、ＲＡＭのデータに基づいて動作させる方式が用いら
れる。この場合、データの保存エリアとしては、ＥＥＰ
ＲＯＭ用のメモリ空間とＲＡＭ用のメモリ空間を別々に
確保し、図７の構成と同様のメモリ制御を行う。

【０００８】

【発明が解決しようとする課題】従来のメモリ制御装置
は、上述のように構成されるので、メモリ容量を増やそ
うとしても、ＣＰＵ１の有する物理的なメモリ空間以上
にメモリの増設を行うことは困難である。したがって、
メモリ容量を増やしたい場合、より大きなメモリ空間を
有する上位のＣＰＵを使用せざるを得なくなる。しか
し、ＣＰＵの変更はハードウェアやソフトウェアの開発
に多大な労力と時間を割く必要があるため、迅速な製品
開発の障害になる。

【０００９】このような問題は、仮想メモリ空間を持た
ないＣＰＵ、例えば型式名称８０８５、８０８６で呼ば
れるＣＰＵでは、メモリ空間が物理的に制限されている
ため、メモリ増設を行う場合など、特に顕著であった。

【００１０】また、ＥＥＰＲＯＭを用いた装置の場合、
データの保存エリアはＥＥＰＲＯＭ用とＲＡＭ用で、本
来のデータ容量の２倍の容量が必要であり、これがメモ
リ空間を不足させる大きな原因にもなっていた。

【００１１】本発明の第１の目的は、ＣＰＵの有する物
理的メモリ空間を増やすことなく、実際にアクセスでき
るメモリ容量を拡大することのできるメモリ制御装置を
提供することである。また本発明の第２の目的は、メモ
リ間のデータ転送の際にメモリ空間の効率的な使用を可
能とするメモリ制御装置を提供することである。更に本
発明の第３の目的は、異種類のメモリをアクセスする場
合に、それぞれの動作速度に応じた制御を効果的に行う
ことができるようにしたメモリ制御装置を提供すること
である。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明によるメモリ制御装置の第１の態様は、
少なくとも一部が重複するアドレス空間に割り当てられ
た複数のメモリ手段を制御するメモリ制御装置におい
て、ＣＰＵからのステータス信号をデコードしてメモリ
のアクセスモードを判定するデコード手段と、前記デコ
ード手段の出力に応じて前記複数のメモリ手段の少なく
とも１つを選択する選択手段と、を備えていることを特
徴とする。

【００１３】上記目的を達成するために、第１の発明に
よるメモリ制御装置第２の態様は、プログラム用のデー
タを格納する第１のＲＯＭと、前記第１のＲＯＭと一部
または全部のアドレスが重複するアドレス空間に割り付
けられたデータ用の第２のＲＯＭとを制御するメモリ制
御装置において、ＣＰＵからのアドレスに基づいて前記
第１および第２のＲＯＭを指定するメモリ指定手段と、
ＣＰＵからのステータス信号をデコードしてオペフェッ
チ信号およびメモリリード信号を取り出すためのデコー
ド手段と、前記メモリ指定手段の出力および前記オペフ
ェッチ信号に基づき前記第１のＲＯＭを選択する第１の
ゲート手段と、前記メモリ指定手段の出力および前記メ
モリリード信号に基づき前記第２のＲＯＭを選択する第
２のゲート手段と、を備えていることを特徴とする。

【００１４】上記目的を達成するために、第１の発明に
よるメモリ制御装置の第３の態様は、プログラム用のデ
ータを格納するＲＯＭと、前記ＲＯＭと一部または全部
のアドレスが重複するアドレス空間に割り付けられたデ
ータライト、リード用のＲＡＭとを制御するメモリ制御
装置において、ＣＰＵからのアドレスに基づいて前記Ｒ
ＯＭおよびＲＡＭを指定するメモリ指定手段と、前記Ｃ
ＰＵからのステータス信号をデコードしてオペフェッチ
信号、メモリライト信号、メモリリード信号を取り出す
ためのデコード手段と、前記メモリ指定手段の出力およ
び前記オペフェッチ信号に基づき前記ＲＯＭを選択する
第１のゲート手段と、前記メモリ指定手段の出力および
前記メモリライト信号並びに前記メモリリード信号に基
づき前記ＲＡＭを選択する第２のゲート手段と、を備え
ていることを特徴とする。

【００１５】上記目的を達成するために、第１の発明に
よるメモリ制御装置の第４の態様は、プログラム用のデ
ータを格納するＲＯＭと、前記ＲＯＭと一部または全部
のアドレスが重複するアドレス空間に割り付けられたデ
ータライト、リード用のＲＡＭとを制御するメモリ制御
装置において、ＣＰＵからのステータス信号をデコード
してオペフェッチ信号、メモリライト信号、メモリリー
ド信号を取り出すためのデコード手段と、前記ＣＰＵか
らのリード信号と前記オペフェッチ信号に基づき前記Ｒ
ＯＭをイネーブルにする第１のゲート手段と、前記ＣＰ
Ｕからのリード信号と前記メモリリード信号に基づき前
記ＲＡＭをリードイネーブルにする第２のゲート手段
と、前記ＣＰＵからのライト信号と前記メモリライト信
号に基づき前記ＲＡＭをライトイネーブルにする第３の
ゲート手段と、を備えていることを特徴とする。

【００１６】上記目的を達成するために、第２の発明に
よるメモリ制御装置は、データのリードライト用のＲＡ
Ｍと、前記ＲＡＭと一部または全部のアドレスが重複す
るアドレス空間に割り付けられたデータのリードライト
用のＥＥＰＲＯＭとを制御するメモリ制御装置におい
て、前記ＣＰＵからのアドレスに基づいて前記ＲＡＭお
よびＥＥＰＲＯＭを指定するメモリ指定手段と、ＣＰＵ
からのステータス信号をデコードするデコード手段と、
前記メモリ指定手段の出力および前記ＣＰＵからのアド
レスデータ出力に基づいて前記ＲＡＭと前記ＥＥＰＲＯ
Ｍのそれぞれの複数の動作モードを指定するデータを保
持するデータ保持手段と、前記データ保持手段の出力お
よび前記デコード手段の出力に基づいて前記ＲＡＭを選
択する第１のゲート手段と、前記データ保持手段の出力
および前記デコード手段の出力に基づいて、前記ＥＥＰ
ＲＯＭを選択する第２のゲート手段と、を備えているこ
とを特徴とする。

【００１７】上記目的を達成するために、第３の発明に
よるメモリ制御装置は第１の発明の第１の態様のメモリ
制御装置において、選択手段の出力に基づいて前記選択
されたメモリ手段の動作時間に応じてウェイト時間を発
生して前記ＣＰＵに与えるウェイト制御手段を備えてい
ることを特徴とする。

【００１８】

【作用】第１の発明の第１の態様のメモリ制御装置によ
れば、ＣＰＵのステータスに応じて、同じアドレス空間
に割り付けられた複数のメモリ手段が、個別にアクセス
される。これにより物理的メモリ空間を増やすことな
く、アクセスできるメモリ容量を拡大することができ
る。

【００１９】第１の発明の第２の態様のメモリ制御装置
によれば、同じアドレス空間において、ＣＰＵがオペフ
ェッチの場合は、プログラム用の第１のＲＯＭをアクセ
スし、ＣＰＵがメモリリードの場合は、データリード用
の第２のＲＯＭをアクセスする。これにより物理的メモ
リ空間を増やすことなく、アクセス可能なメモリ容量を
拡大することができる。

【００２０】第１の発明の第３の態様のメモリ制御装置
によれば、同じアドレス空間において、ＣＰＵがオペフ
ェッチの場合は、デコード手段の出力とメモリ指定手段
の出力に基づき、第１のゲート手段によりプログラム用
のＲＯＭがアクセスされ、ＣＰＵがメモリライトまたは
メモリリードの場合は、デコード手段の出力とメモリ指
定手段の出力に基づき、第２のゲート手段により、ＲＡ
Ｍがアクセスされる。これにより物理的メモリ空間を増
すことなく、アクセス可能なメモリ容量を拡大すること
ができる。

【００２１】第１の発明の第４の態様のメモリ制御装置
によれば、同じアドレス空間において、ＣＰＵがオペフ
ェッチの場合は、ＣＰＵからのリード出力とデコード手
段の出力に基づき、第１のゲート手段によりプログラム
用のＲＯＭがリードアクセスされ、ＣＰＵがメモリリー
ドの場合は、ＣＰＵからのリード出力とデコード手段の
出力に基づき、第２のゲート手段により、ＲＡＭのデー
タがリードアクセスされ、ＣＰＵがメモリライトの場合
は、ＣＰＵからのライト出力とデコード手段の出力に基
づき、第３のゲート手段により、ＲＡＭにデータがライ
トアクセスされる。これにより物理的メモリ空間を増す
ことなく、アクセス可能なメモリ容量を拡大することが
できる。

【００２２】第２の発明のメモリ制御装置によれば、Ｃ
ＰＵからのアドレスデータ出力に基づいて、ＲＡＭをア
クセスするかＥＥＰＲＯＭをアクセスするかを予めデー
タ保持手段に保持させておき、このデータ保持手段の出
力に基づいて、全く同じアドレス空間で、ＲＡＭとＥＥ
ＰＲＯＭを別々にリードまたはライトアクセスすると共
に、ＲＡＭとＥＥＰＲＯＭを同時にライトアクセスした
り、同じアドレスでＥＥＰＲＯＭをリードアクセスし、
続いてＲＡＭをライトアクセスする等の動作を可能にし
ている。これにより、メモリ間のデータ転送の際にメモ
リ空間の効果的な使用をすることができる。

【００２３】第３の発明によるメモリ制御装置によれ
ば、ウェイト制御手段から選択されたメモリ手段の動作
時間に応じたウェイト時間が発生されてＣＰＵに与えら
れる。これにより異種類のメモリをアクセスする場合に
各々の動作速度に応じた制御を効果的に行うことができ
る。

【００２４】

【実施例】図１は、第１の発明の第１の実施例に係るメ
モリ制御装置の構成を示す回路図である。ちなみに、こ
の実施例では、ＣＰＵとして型式名称８０１８６を用い
た場合を例示するものである。図１において示すよう
に、ＣＰＵ１のアドレスＡ１６〜Ａ１９およびアドレス
データＡＤ０〜ＡＤ１５はアドレス保持回路２に与えら
れ、ここでラッチされアドレスバスに出力される。そし
てこのアドレスは上記アドレスバスを介してＲＯＭ２
３、２４にアドレスとして与えられると共に、メモリ選
択回路１１に与えられる。一方、ＣＰＵ１のアドレスデ
ータＡＤ０〜ＡＤ１５は、データバスにも接続される。
このデータバスはＲＯＭ２３、２４のデータ端子に接続
される。ちなみに、この実施例ではＲＯＭ２３はプログ
ラム用として、ＲＯＭ２４はデータ用としてそれぞれ配
置される。

【００２５】メモリ選択回路１１の出力は、ＮＡＮＤ回
路からなるゲート回路３１、３２に送出される。また、
ＣＰＵ１の動作状態に対応するステータス信号バーＳ
０、バーＳ１、バーＳ２はデコード回路３でデコードさ
れ、ＣＰＵ１のステータスが、メモリリードの時にＯＮ
となるメモリリード信号と、オペフェッチの時にＯＮと
なるオペフェッチ信号が取り出される。そして、メモリ
リード信号はゲート回路３２に、オペフェッチ信号はゲ
ート回路３２にそれぞれ与えられる。オペフェッチ信号
が与えられるゲート回路３１の出力は、ＲＯＭ２３のチ
ップイネーブル端子バーＣＥに、メモリリード信号が与
えられるゲート回路３２の出力は、ＲＯＭ２４のチップ
イネーブル端子バーＣＥにそれぞれ与えられる。ゲート
回路３１はオペフェッチ信号とメモリ選択回路１１の出
力信号のＮＡＮＤ演算に基づいてＲＯＭ２３のチップイ
ネーブル端子バーＣＥに信号を与える。また、ゲート回
路３２はメモリリード信号とメモリ選択回路１１の出力
信号のＮＡＮＤ演算に基づいてＲＯＭ２４のチップイネ
ーブル端子バーＣＥに信号を与える。また、ＣＰＵ１の
リード端子バーＲＤは、ＲＯＭ２３、２４のアウトプッ
トイネーブル端子バーＯＥに接続される。

【００２６】以上述べたような構成において、次にその
動作を説明する。

【００２７】ＣＰＵ１がプログラムの命令語を読み込む
場合には、ＣＰＵ１のステータス信号バーＳ０、バーＳ
１、バーＳ２がオペフェッチとなるため、デコード回路
３からのオペフェッチ信号がＯＮとなる。このオペフェ
ッチ信号はゲート回路３１を通じて、メモリ選択回路１
１の出力と共にＲＯＭ２３のチップイネーブル端子バー
ＣＥに与えられる。これによりＲＯＭ２３がイネーブル
となる。その結果、ＲＯＭ２３はアドレスバスで指定さ
れたアドレスが、ＣＰＵ１からのリード信号バーＲＤに
基づいて、リードアクセスされる。

【００２８】また、ＣＰＵ１がデータを読み込むため
に、リード命令を実行する時は、ＣＰＵ１のステータス
信号バーＳ０、バーＳ１、バーＳ２がメモリリードとな
るため、デコード回路３からのメモリリード信号がＯＮ
となる。このメモリリード信号はゲート回路３２を通じ
て、メモリ選択回路１１の出力と共にＲＯＭ２４のチッ
プイネーブル端子バーＣＥに与えられる。これにより、
ＲＯＭ２４がイネーブルとなり、アドレスバスで指定さ
れたアドレスが、ＣＰＵ１からのリード信号バーＲＤに
基づいて、リードアクセスされる。その結果、アドレス
保持回路２にラッチされたアドレスに対応して、プログ
ラムデータはＲＯＭ２３から、リードデータはＲＯＭ２
４から読み出され、データバスを通じて、ＣＰＵ１に与
えられることになる。

【００２９】以上のように、ＣＰＵ１のステータス信号
バーＳ０、バーＳ１、バーＳ２に基づいて、ＲＯＭ２３
またたＲＯＭ２４が選択されるため、ＲＯＭ２３とＲＯ
Ｍ２４には同じアドレスを割り付けることができる。そ
の結果、ＣＰＵ１により用いることのできるメモリ容量
を拡大することができる。

【００３０】また、ＣＰＵ１は、ＲＯＭ２３、２４のど
ちらにプログラムが格納され、どちらにデータが格納さ
れているかを逐一判別する必要がないので、プログラム
の作成に当たっても、この判別のための作業が不要とな
り、システムのパーフォーマンスの低下も避けられる。

【００３１】図２は、第１の発明の第２の実施例に係る
メモリ制御装置の構成を示す回路図である。図２におい
て示すように、ＣＰＵ１にはメモリとして、プログラム
用のデータを格納するＲＯＭ２３と、リードライト用の
データを格納するＲＡＭ２５が接続される。

【００３２】ＣＰＵ１のアドレスデータＡＤ０〜ＡＤ１
５はデータバスを介して、ＲＯＭ２３とＲＡＭ２５に送
出される。また、ＣＰＵ１のライト端子バーＷＲはＲＡ
Ｍ２５のライトイネーブル端子バーＷＥに送出され、Ｃ
ＰＵ１のリード信号バーＲＤはＲＯＭ２３、ＲＡＭ２５
のアウトプットイネーブル端子バーＯＥに送出される。
ＣＰＵ１のステータス信号バーＳ０、バーＳ１、バーＳ
２はデコード回路３でデコードされ、ＣＰＵ１の動作状
態に応じて、メモリライト信号、メモリリード信号、オ
ペフェッチ信号が出力される。

【００３３】デコード回路３からのオペフェッチ信号
は、メモリ選択回路１１からの信号と共に、ゲート回路
３１に与えられ、オペフェッチ信号とメモリ選択回路１
１からの信号のＮＡＮＤ演算に基づく信号がＲＯＭ２３
のチップイネーブル端子バーＣＥに与えられる。一方、
デコード回路３からのメモリライト信号およびメモリリ
ード信号はゲート回路３３に与えられる。ここでは、メ
モリライト信号またはメモリリード信号と、メモリ選択
回路１１からの信号とのＮＡＮＤ演算がとられ、この演
算に基づく信号が、ＲＡＭ２５のチップイネーブル／Ｃ
Ｅに与えられる。つまり、図２の構成は、図１の構成に
おいて用いられていたＲＯＭ２４の代わりに、ＲＡＭ２
５を配置した構成となっている。

【００３４】以上述べたような構成において、次にその
動作を説明する。

【００３５】ＣＰＵ１がプログラムの命令語を読み込む
場合には、ＣＰＵ１のステータス信号バーＳ０、バーＳ
１、バーＳ２がオペフェッチとなるため、デコード回路
３からのオペフェッチ信号がＯＮとなる。このオペフェ
ッチ信号はゲート回路３１において、メモリ選択回路１
１の出力とのＮＡＮＤ演算が行われ、この演算に基づく
信号がＲＯＭ２３のチップイネーブル端子バーＣＥに与
えられる。一方、ＣＰＵ１のリード端子バーＲＤからＲ
ＯＭ２３のアウトプットイネーブル端子バーＯＥに与え
られる信号により、ＲＯＭ２３はアウトプットイネーブ
ルとなる。その結果、ＲＯＭ２３からは、アドレスバス
で指定されるアドレスのプログラムデータが読み出さ
れ、データバスを通じて、ＣＰＵ１に入力される。

【００３６】また、ＣＰＵ１がＲＡＭ２５からデータを
読み込むために、リード命令を実行する時は、ＣＰＵ１
のステータス信号バーＳ０、バーＳ１、バーＳ２がメモ
リリードとなるため、デコード回路３からのメモリリー
ド信号がＯＮとなる。このメモリリード信号はゲート回
路３３において、メモリ選択回路１１の出力とのＮＡＮ
Ｄ演算が行われ、この演算に基づく信号がＲＡＭ２５の
チップイネーブル端子バーＣＥに与えられる。一方、Ｃ
ＰＵ１のリード端子バーＲＤからＲＡＭ２５のアウトプ
ットイネーブル端子バーＯＥに与えられる信号により、
ＲＡＭ２５はアウトプットイネーブルとなる。その結
果、ＲＡＭ２５からは、アドレスバスで指定されるアド
レスのリードデータが読み出され、データバスを通じ
て、ＣＰＵ１に入力される。

【００３７】一方、ＣＰＵ１がＲＡＭ２５にデータを書
き込むために、ライト命令を実行する時は、ＣＰＵ１の
ステータス信号バーＳ０、バーＳ１、バーＳ２がメモリ
ライトとなるため、デコード回路３からのメモリライト
信号がＯＮとなる。このメモリライト信号はゲート回路
３３において、メモリ選択回路１１の出力とのＮＡＮＤ
演算が行われ、この演算に基づく信号がＲＡＭ２５のチ
ップイネーブル端子バーＣＥに与えられる。一方、ＣＰ
Ｕ１のライト端子バーＷＲからＲＡＭ２５のライトイネ
ーブル端子バーＷＥに与えられる信号により、ＲＡＭ２
５はライトイネーブルとなる。その結果、ＲＡＭ２５
の、アドレスバスで指定されるアドレスには、データバ
スを通じて、ＣＰＵ１からライトデータが書き込まれ
る。

【００３８】つまり、ＲＯＭ２３とＲＡＭ２５に、まっ
たく同じアドレスが割り付けられていたとしても、ＣＰ
Ｕ１のステータスに基づいて、ＲＯＭ２３とＲＡＭ２５
のアクセスが分離されるので、メモリ空間を有効に利用
することが可能となり、メモリ容量を増大することがで
きる。

【００３９】図３は、第１の発明の第３の実施例に係る
メモリ制御装置の構成を示す回路図である。図３におい
て示すように、ＣＰＵ１にはメモリとして、プログラム
用のデータを格納するＲＯＭ２３と、リードライト用の
データを格納するＲＡＭ２５が接続される。ＣＰＵ１の
アドレスデータＡＤ０〜ＡＤ１５はデータバスを介し
て、ＲＯＭ２３とＲＡＭ２５に送出される。

【００４０】また、ＣＰＵ１のライト信号バーＷＲは反
転されてゲート回路３６に送出される。一方、ＣＰＵ１
のリード信号バーＲＤは反転されてゲート回路３４、３
５に送出される。

【００４１】ＣＰＵ１のステータス信号バーＳ０、バー
Ｓ１、バーＳ２はデコード回路３でデコードされ、ＣＰ
Ｕ１の動作状態に応じて、メモリライト信号、メモリリ
ード信号、オペフェッチ信号が出力される。デコード回
路３からのオペフェッチ信号は、リード信号バーＲＤの
反転信号と共にゲート回路３４に与えられ、これらの信
号のＮＡＮＤ演算に基づく信号がＲＯＭ２３のアウトプ
ットイネーブル端子バーＯＥに与えられる。一方、デコ
ード回路３からのメモリリード信号は、リード信号バー
ＲＤの反転信号と共にゲート回路３５に与えられ、これ
らの信号のＮＡＮＤ演算に基づく信号がＲＡＭ２５のア
ウトプットイネーブル端子バーＯＥに与えられる。ま
た、デコード回路３からのメモリライト信号は、ライト
信号バーＷＲの反転信号と共にゲート回路３６に与えら
れ、これらの信号のＮＡＮＤ演算に基づく信号がＲＡＭ
２５のライトイネーブル／ＷＥに与えられる。なお、メ
モリ選択回路１１の出力は、ＲＯＭ２３およびＲＡＭ２
５のチップイネーブル端子バーＣＥに与えられる。

【００４２】以上述べたような構成において、次にその
動作を説明する。

【００４３】ＣＰＵ１がプログラムの命令語を読み込む
場合には、ＣＰＵ１のステータス信号バーＳ０、バーＳ
１、バーＳ２がオペフェッチとなるため、デコード回路
３からのオペフェッチ信号がＯＮとなる。このオペフェ
ッチ信号はゲート回路３４において、リード信号バーＲ
Ｄの反転信号とのＮＡＮＤ演算が行われ、この演算に基
づく信号がＲＯＭ２３のアウトプットイネーブル端子バ
ーＯＥに与えられる。一方、メモリ選択回路１１からＲ
ＯＭ２３のチップイネーブル端子バーＣＥに与えられる
信号により、ＲＯＭ２３はイネーブルとなる。その結
果、ＲＯＭ２３からは、アドレスバスで指定されるアド
レスのプログラムデータが読み出され、データバスを通
じて、ＣＰＵ１に入力される。

【００４４】また、ＣＰＵ１がＲＡＭ２５からデータを
読み込むために、リード命令を実行する時は、ＣＰＵ１
のステータス信号バーＳ０、バーＳ１、バーＳ２がメモ
リリードとなるため、デコード回路３からのメモリリー
ド信号がＯＮとなる。このメモリリード信号はゲート回
路３５により、リード／ＲＤの反転信号とＮＡＮＤ演算
が行われ、この演算に基づく信号がＲＡＭ２５のアウト
プットイネーブル端子バーＯＥに与えられる。一方、メ
モリ選択回路１１からＲＡＭ２５のチップイネーブル端
子バーＣＥに与えられる信号により、ＲＡＭ２５はイネ
ーブルとなる。その結果、ＲＡＭ２５からは、アドレス
バスで指定されるアドレスのリードデータが読み出さ
れ、データバスを通じて、ＣＰＵ１に入力される。

【００４５】一方、ＣＰＵ１がＲＡＭ２５にデータを書
き込むために、ライト命令を実行する時は、ＣＰＵ１の
ステータス信号バーＳ０、バーＳ１、バーＳ２がメモリ
ライトとなるため、デコード回路３からのメモリライト
信号がＯＮとなる。このメモリライト信号はゲート回路
３６により、ライト信号バーＷＲの反転信号とのＮＡＮ
Ｄ演算が行われ、この演算に基づく信号がＲＡＭ２５の
ライトイネーブル端子バーＷＥに与えられる。一方、メ
モリ選択回路１１からＲＡＭ２５のチップイネーブル端
子バーＣＥに与えられる信号により、ＲＡＭ２５はイネ
ーブルとなる。その結果、ＲＡＭ２５の、アドレスバス
で指定されるアドレスには、データバスを通じて、ＣＰ
Ｕ１からライトデータが書き込まれる。

【００４６】つまり、ＲＯＭ２３とＲＡＭ２５に、まっ
たく同じアドレスが割り付けられていたとしても、ＣＰ
Ｕ１のステータスに基づいて、ＲＯＭ２３とＲＡＭ２５
のアクセスが分離されるので、メモリ空間を有効に利用
することが可能となり、メモリ容量を増大することがで
きる。

【００４７】図４は、第２の発明の第１の実施例に係る
メモリ制御装置の構成を示す回路図である。図４におい
て示すように、ＣＰＵ１にはメモリとして、リードライ
ト用のデータを格納するＲＡＭ２５と、同じくリードラ
イト用のデータを格納するＥＥＰＲＯＭ２６が接続され
る。

【００４８】ＣＰＵ１のアドレスデータＡＤ０〜ＡＤ１
５はデータバスを通じて、ＲＡＭ２５とＥＥＰＲＯＭ２
６に接続されると共に、データ保持回路５にも接続され
る。

【００４９】また、ＣＰＵ１のアドレスＡ１６〜Ａ１９
と、アドレスデータＡ０〜Ａ１６はアドレス保持回路２
にも送出される。アドレス保持回路２の出力はアドレス
バスに送出されるが、一方で選択回路４にも送出され
る。つまり、アドレスバスのアドレスに基づいて、選択
回路４はデータ保持回路５にデータバスのデータと、Ｃ
ＰＵ１からのライト信号バーＷＲの状態を取り込み保持
させる作用を有する。また、ＣＰＵ１のライト信号バー
ＷＲはＲＡＭ２５、ＥＥＰＲＯＭ２６のライトイネーブ
ル端子バーＷＥに送出され、ＣＰＵ１のリード信号バー
ＲＤはＲＡＭ２５、ＥＥＰＲＯＭ２６のアウトプットイ
ネーブル端子バーＯＥに送出される。ＣＰＵ１のステー
タス信号バーＳ０、バーＳ１、バーＳ２はデコード回路
３でデコードされ、ＣＰＵ１の動作状態に応じて、メモ
リライト信号、メモリリード信号が出力される。デコー
ド回路３からのメモリライト信号はゲート回路４１、ゲ
ート回路４２に与えられる。

【００５０】ゲート回路４１は、データ保持回路５から
の信号Ｄ０とメモリリード信号の論理積、またはデータ
保持回路５からの信号Ｄ１とメモリライト信号の論理積
のいずれかと、メモリ選択回路１１からの信号とのＮＡ
ＮＤ演算を行い、この演算結果信号を、ＲＡＭ２５のチ
ップイネーブル端子バーＣＥに与える。一方、ゲート回
路４２は、データ保持回路５からの信号Ｄ２とメモリリ
ード信号の論理積条件、またはデータ保持回路５からの
信号Ｄ３とメモリライト信号の論理積のいずれかと、メ
モリ選択回路１１からの信号とのＮＡＮＤ演算を行い、
この演算結果信号を、ＥＥＰＲＯＭ２６のチップイネー
ブル端子バーＣＥに与える。なお、ＣＰＵ１はＲＡＭ２
５とＥＥＰＲＯＭ２６に同じメモリ空間を割り当てる。

【００５１】以上述べたような構成において、次にその
動作を説明する。

【００５２】ＣＰＵ１がＲＡＭ２５またはＥＥＰＲＯＭ
２６にデータを書き込む場合は、ステータス信号バーＳ
０、バーＳ１、バーＳ２がメモリライトとなるため、メ
モリライト信号がＯＮとなり、ＣＰＵ１がＲＡＭ２５ま
たはＥＥＰＲＯＭ２６からデータを読み出す場合は、ス
テータス信号バーＳ０、バーＳ１、バーＳ２がメモリリ
ードとなるためメモリリード信号がＯＮとなる。また、
ＣＰＵ１がＲＡＭ２５のみとデータの受け渡しをする場
合は、データ保持回路５の出力を、ＣＰＵ１からの命令
により、（Ｄ０、Ｄ１、Ｄ２、Ｄ３）＝（ＯＮ、ＯＮ、ＯＦＦ、
ＯＦＦ）として、ＲＡＭ２５に割り付けられたアドレスを指定し
て、リード、ライトする。

【００５３】一方、ＣＰＵ１がＥＥＰＲＯＭ２６のみと
データの受け渡しをする場合は、データ保持回路５の出
力を、ＣＰＵ１からの命令により、（Ｄ０、Ｄ１、Ｄ２、Ｄ３）＝（ＯＦＦ、ＯＦＦ、Ｏ
Ｎ、ＯＮ）として、ＥＥＰＲＯＭ２６に割り付けられたアドレスを
指定して、リード、ライトする。つまり、ＲＡＭ２５ま
たはＥＥＰＲＯＭ２６のアクセスに先立って、ＣＰＵ１
から選択回路４によりデータ保持回路５を選択し、デー
タ保持回路５に予めＲＡＭ２５をアクセスするか、ＥＥ
ＰＲＯＭ２６をアクセスするかのデータを与えておくこ
とにより、ゲート回路４１またはゲート回路４２を介し
て、ＲＡＭ２５またはＥＥＰＲＯＭ２６のチップイネー
ブル端子バーＣＥに信号を与え、いずれかを選択させる
ことができるので、全く同じアドレス空間で、ＲＡＭ２
５でも、ＥＥＰＲＯＭ２６でも、自由にデータのリー
ド、ライトを行うことができる。

【００５４】さて、ＲＡＭ２５とＥＥＰＲＯＭ２６を有
するシステムでは、ＲＡＭ２５とＥＥＰＲＯＭ２６にシ
ステムの動作パラメータ等のデータを格納しておき、シ
ステムの動作時には、ＥＥＰＲＯＭ２６のデータをＲＡ
Ｍ２５に転送して、以降は、ＲＡＭ２５に転送されたデ
ータに基づいて、ＣＰＵ１を動作させるようにしたシス
テムが用いられることが多い。

【００５５】以上のように、ＥＥＰＲＯＭ２６のデータ
をＲＡＭ２５に転送する場合、ＥＥＰＲＯＭ２６をリー
ドとし、続いて同じアドレスでＲＡＭ２５をライトとす
ることにより、ＥＥＰＲＯＭ２６のデータが、ＲＡＭ２
５の全く同じアドレスにライトされることになる。この
場合、データ保持回路５の出力を、ＣＰＵ１からの命令
により、（Ｄ０、Ｄ１、Ｄ２、Ｄ３）＝（ＯＦＦ、ＯＮ、ＯＮ、
ＯＦＦ）とする。そして、転送すべきアドレスを指定して、ＣＰ
Ｕ１によりリード命令を実行し、次に同じアドレスにラ
イト命令を実行する。リード命令を実行した時は、ＣＰ
Ｕ１のステータスは、メモリリードのステータスになる
が、データ保持回路５の出力条件により、ＥＥＰＲＯＭ
２６が選択される。また、ライト命令を実行した時は、
ＣＰＵ１のステータスは、メモリライトのステータスに
なるが、データ保持回路５の出力条件により、ＲＡＭ２
５が選択される。したがって、ＥＥＰＲＯＭ２６のデー
タが、ＲＡＭ２５の全く同じアドレスに転送されること
になる。そして、ＥＥＰＲＯＭ２６からＲＡＭ２５への
データの転送終了後は、データ保持回路５の出力条件
を、ＣＰＵ１により、（Ｄ０、Ｄ１、Ｄ２、Ｄ３）＝（ＯＮ、ＯＮ、ＯＦＦ、
ＯＦＦ）とすれば、以降はＲＡＭ２５に対するアクセス、つまり
データのリード、ライトが行われることになる。

【００５６】一方、システムの動作中に、ＲＡＭ２５お
よびＥＥＰＲＯＭ２６のデータを変更する場合は、従来
は、ＥＥＰＲＯＭ２６とＲＡＭ２５に別々にデータをラ
イトする必要があったが、本実施例においては、これを
同時に実行することを可能にしている。つまり、ＣＰＵ
１により、データ保持回路５の出力条件を、（Ｄ０、Ｄ
１、Ｄ２、Ｄ３）＝（ＯＦＦ、ＯＮ、ＯＦＦ、ＯＮ）と
すれば、ＲＡＭ２５もＥＥＰＲＯＭ２６もライトモード
になるため、ＣＰＵ１からＲＡＭ２５、ＥＥＰＲＯＭ２
６の全く同じアドレスに、全く同じデータを書き込むこ
とが可能である。ちなみに、この場合、Ｄ０とＤ１はい
ずれか一方をＯＮしておけばよい。

【００５７】以上のように、ＥＥＰＲＯＭ２６のデータ
をＲＡＭ２５に転送して使用する場合、従来は、ＥＥＰ
ＲＯＭ２６とＲＡＭ２５に別々のアドレス空間が必要で
あったが、本実施例では、全く同じメモリ空間にＲＡＭ
２５とＥＥＰＲＯＭ２６を配置することができるので、
メモリ空間の利用効率が高まり、パーフォーマンスを向
上することが可能である。

【００５８】図５は、第２の発明の第２の実施例に係る
メモリ制御装置の構成を示す回路図である。図５におい
て示すように、ＣＰＵ１にＲＡＭ２５とＥＥＰＲＯＭ２
６が接続される。ＣＰＵ１のアドレスデータＡＤ０〜Ａ
Ｄ１５はＲＡＭ２５、ＥＥＰＲＯＭ２６、データ保持回
路５に送出される。また、ＣＰＵ１のアドレスＡ１６〜
Ａ１９と、アドレスデータＡ０〜Ａ１６はアドレス保持
回路２に送出される。アドレス保持回路２の出力はアド
レスバスと選択回路４に送出される。なお、選択回路４
はデータ保持回路５にデータバスのデータと、ＣＰＵ１
からのライト信号バーＷＲの状態を取り込み保持させる
作用を有する。

【００５９】また、ＣＰＵ１のライト信号バーＷＲはＲ
ＡＭ２５、ＥＥＰＲＯＭ２６のライトイネーブル端子バ
ーＷＥに接続され、ＣＰＵ１のリード信号バーＲＤはＲ
ＡＭ２５、ＥＥＰＲＯＭ２６のアウトプットイネーブル
端子バーＯＥに接続される。ＣＰＵ１のステータス信号
バーＳ０、バーＳ１、バーＳ２はデコード回路３でデコ
ードされ、ＣＰＵ１の動作状態に応じて、メモリライト
信号、メモリリード信号が出力される。デコード回路３
からのメモリライト信号はゲート回路４１、ゲート回路
４２に与えられる。

【００６０】ゲート回路４１は、データ保持回路５から
の信号Ｄ２の反転信号とメモリリード信号の論理積、ま
たはデータ保持回路５からの信号Ｄ１とメモリライト信
号の論理積のいずれかと、メモリ選択回路１１からの信
号とのＮＡＮＤ演算を行ない、この演算結果信号を、Ｒ
ＡＭ２５のチップイネーブル端子バーＣＥに与える。一
方、ゲート回路４２は、データ保持回路５からの信号Ｄ
２とメモリリード信号の論理積条件、またはデータ保持
回路５からの信号Ｄ３とメモリライト信号の論理積のい
ずれかと、メモリ選択回路１１からの信号とのＮＡＮＤ
演算を行ない、この演算結果信号を、ＥＥＰＲＯＭ２６
のチップイネーブル／ＣＥに与える。

【００６１】なお、ＣＰＵ１はＲＡＭ２５とＥＥＰＲＯ
Ｍ２６に同じメモリ空間を割り当てる。

【００６２】図５の構成が、図４の構成と異なる点は、
ゲート回路４１に対して、データ保持回路５から信号Ｄ
０を与える代わりに、信号Ｄ２の反転信号を与えるよう
にしたことである。これは、ＲＡＭ２５とＥＥＰＲＯＭ
２６が共にリード状態になるのを防止し、データバス上
での信号の衝突を未然に防止するためである。

【００６３】その他の動作および効果については、図５
の構成は、図４の構成と全く同様である。

【００６４】図６は、第３の発明の一実施例に係るメモ
リ制御装置の構成を示す回路図である。図６において示
すように、ＣＰＵ１には、ＲＯＭ２３とＲＡＭ２５が接
続され、基本的には図２と同様の構成を有する。図６に
おいて、ウェイト制御回路５０はウェイト時間を発生す
るための回路であり、シフトレジスタ５１と論理回路か
ら構成される。

【００６５】ウェイト制御回路５０において、シフトレ
ジスタ５１は、ＣＰＵ１のＡＬＥ信号が端子バーＣＬＲ
に与えられており、これによりリセットする。一方、Ｃ
ＰＵ１のクロック信号ＣＬＫがクロック端子ＣＬＫに与
えられており、これにより、その出力ＱＡ、ＱＢ、Ｑ
Ｃ、ＱＤ・・の状態を順次“１”に変化させてゆく。例
えば、ＱＢは、ＡＬＥの状態が、“１”から“０”に変
化してから、２クロック後に“１”になる。また、ＱＤ
は、ＡＬＥの状態が、“１”から“０”に変化してか
ら、４クロック後に“１”になる。つまり、シフトレジ
スタ５１は複数の時間を発生する役割を持つ。

【００６６】シフトレジスタ５１のＱＢ出力の反転信号
は、ゲート回路３３の出力の反転信号との論理的な積を
とられ、シフトレジスタ５１のＱＤ出力の反転信号は、
ゲート回路３１の出力の反転信号との論理積をとられ、
それぞれの論理積は、ＮＯＲ演算経て、ＣＰＵ１の端子
ＡＲＤＹに与えられる。

【００６７】以上述べたような構成において、次にその
動作を説明する。

【００６８】いま、ＲＯＭ２３が選択されたとすると、
ゲート回路３１の出力が“０”になるが、ＡＬＥが
“１”になってから、４クロックの間は、ウェイト制御
回路５０の出力が“０”になるため、その間は、ＣＰＵ
１への信号ＡＲＤＹが落ちることになる。つまり、ＲＯ
Ｍ２３の動作時間に合わせて、ＣＰＵ１にウェイトがか
かることになる。

【００６９】一方、ＲＡＭ２５が選択されたとすると、
２クロックの間は、ウェイト制御回路５０の出力が
“０”になるため、その間は、ＣＰＵ１への信号ＡＲＤ
Ｙが落ちることになる。つまり、ＲＡＭ２５の動作時間
に合わせて、ＣＰＵ１にウェイトがかかることになる。

【００７０】つまり、ＲＯＭ２３とＲＡＭ２５の動作時
間は異なるため、ＣＰＵ１から見れば同じメモリ空間を
アクセスしたとしても、それぞれのウェイト時間が異な
ってくる。このウェイト時間を、遅い側に合わせて対処
することも可能であるが、メモリアクセスの高速化の妨
げになる。このため、ウェイト制御回路５０にアクセス
するメモリ毎に異なるウェイト時間を持たせることによ
り、効率的なメモリアクセスが可能になる。

【００７１】つまり、本実施例によれば、同一のアドレ
ス空間をアクセスした時でも、実際に選択されたメモリ
の種類により適切な長さの動作時間を確保できるので、
効率的なメモリアクセスが可能になる。

【００７２】

【発明の効果】以上述べたように、第１の発明によれ
ば、同じアドレス空間に複数のメモリを割り当てるよう
にしたので、ＣＰＵにより直接アクセス可能なアドレス
空間を拡張することなく、メモリの大容量化が可能であ
る。また、第２の発明によればメモリ間のデータ転送の
際にメモリ空間の効率的な使用が可能となる。また、第
３の発明によれば異種類のメモリをアクセスする場合に
動作速度に応じた制御を効果的に行うことが可能になる
という効果がある。

【図面の簡単な説明】

【図１】第１の発明の第１の実施例のメモリ制御装置の
構成を示す回路図である。

【図２】第１の発明の第２の実施例のメモリ制御装置の
構成を示す回路図である。

【図３】第１の発明の第３の実施例のメモリ制御装置の
構成を示す回路図である。

【図４】第２の発明の第１の実施例のメモリ制御装置の
構成を示す回路図である。

【図５】第２の発明の第２の実施例のメモリ制御装置の
構成を示す回路図である。

【図６】第３の発明の一実施例のメモリ制御装置の構成
を示す回路図である。

【図７】従来のメモリ制御装置の回路図である。

【符号の説明】

１ＣＰＵ２アドレス保持回路３デコード回路３１、３２、３３、３４、３５、３６、３４、４１、４
２ゲート回路４選択回路５データ保持回路１１、１２メモリ選択回路２１、２２メモリ２３、２４ＲＯＭ２５ＲＡＭ２６ＥＥＰＲＯＭ５０ウェイト制御回路５１シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】少なくとも一部が重複するアドレス空間に
割り当てられた複数のメモリ手段を制御するメモリ制御
装置において、ＣＰＵからのステータス信号をデコードしてメモリのア
クセスモードを判定するデコード手段と、前記デコード
手段の出力に応じて前記複数のメモリ手段の少なくとも
１つを選択する選択手段と、を備えることを特徴とする
メモリ制御装置。
【請求項２】プログラム用のデータを格納する第１のＲ
ＯＭと、前記第１のＲＯＭと一部または全部のアドレス
が重複するアドレス空間に割り付けられたデータ用の第
１のＲＯＭとを制御するメモリ制御装置において、ＣＰＵからのアドレスに基づいて前記第１および第２の
ＲＯＭを指定するメモリ指定手段と、ＣＰＵからのステ
ータス信号をデコードしてオペフェッチ信号およびメモ
リリード信号を取り出すためのデコード手段と、前記メ
モリ指定手段の出力および前記オペフェッチ信号に基づ
き前記第１のＲＯＭを選択する第１のゲート手段と、前
記メモリ指定手段の出力および前記メモリリード信号に
基づき前記第２のＲＯＭを選択する第２のゲート手段
と、を備えることを特徴とするメモリ制御装置。
【請求項３】プログラム用のデータを格納するＲＯＭ
と、前記ＲＯＭと一部または全部のアドレスが重複する
アドレス空間に割り付けられたデータライト、リード用
のＲＡＭとを制御するメモリ制御装置において、ＣＰＵからのアドレスに基づいて前記ＲＯＭおよびＲＡ
Ｍを指定するメモリ指定手段と、前記ＣＰＵからのステ
ータス信号をデコードしてオペフェッチ信号、メモリラ
イト信号、メモリリード信号を取り出すためのデコード
手段と、前記メモリ指定手段の出力および前記オペフェ
ッチ信号に基づき前記ＲＯＭを選択する第１のゲート手
段と、前記メモリ指定手段の出力および前記メモリライ
ト信号並びに前記メモリリード信号に基づき前記ＲＡＭ
を選択する第２のゲート手段と、を備えることを特徴と
するメモリ制御装置。
【請求項４】前記ＲＡＭは前記第２のゲート手段によっ
て選択されているときに、前記ＣＰＵからのリード信
号、ライト信号に応じて各々リードイネーブル、ライト
イネーブルになることを特徴とする請求項３記載のメモ
リ制御装置。
【請求項５】プログラム用のデータを格納するＲＯＭ
と、前記ＲＯＭと一部または全部のアドレスが重複する
アドレス空間に割り付けられたデータライト、リード用
のＲＡＭとを制御するメモリ制御装置において、ＣＰＵからのステータス信号をデコードしてオペフェッ
チ信号、メモリライト信号、メモリリード信号を取り出
すためのデコード手段と、前記ＣＰＵからのリード信号
と前記オペフェッチ信号に基づき前記ＲＯＭをイネーブ
ルにする第１のゲート手段と、前記ＣＰＵからのリード
信号と前記メモリリード信号に基づき前記ＲＡＭをリー
ドイネーブルにする第２のゲート手段と、前記ＣＰＵか
らのライト信号と前記メモリライト信号に基づき前記Ｒ
ＡＭをライトイネーブルにする第３のゲート手段と、を
備えることを特徴とするメモリ制御装置。
【請求項６】データのリードライト用のＲＡＭと、前記
ＲＡＭと一部または全部のアドレスが重複するアドレス
空間に割り付けられたデータのリードライト用のＥＥＰ
ＲＯＭとを制御するメモリ制御装置において、前記ＣＰＵからのアドレスに基づいて前記ＲＡＭおよび
ＥＥＰＲＯＭを指定するメモリ指定手段と、ＣＰＵから
のステータス信号をデコードするデコード手段と、前記
メモリ指定手段の出力および前記ＣＰＵからのアドレス
データ出力に基づいて前記ＲＡＭと前記ＥＥＰＲＯＭの
それぞれの複数の動作モードを指定するデータを保持す
るデータ保持手段と、前記データ保持手段の出力および
前記デコード手段の出力に基づいて前記ＲＡＭを選択す
る第１のゲート手段と、前記データ保持手段の出力と前
記デコード手段の出力に基づいて前記ＥＥＰＲＯＭを選
択する第２のゲート手段と、を備えることを特徴とする
メモリ制御装置。
【請求項７】前記データ保持手段の出力を論理処理して
前記ＲＡＭと前記ＥＥＰＲＯＭが同時にリードされない
ようにする論理手段、を備えることを特徴とする請求項
６記載のメモリ制御装置。
【請求項８】前記選択手段の出力に基づいて前記選択さ
れたメモリ手段の動作時間に応じたウェイト時間を発生
して前記ＣＰＵに与えるウェイト制御手段、を備えるこ
とを特徴とする請求項１記載のメモリ制御装置。