JPH0863509A - シミュレーション方法 - Google Patents

Abstract

(57)【要約】 【目的】 ある遅延式を持つ設計システムで設計された
部分を他の遅延式を持つ設計システムで設計された部分
に組み込む際、組み込む部分全体を再キャラクタライズ
することなく組み込むことができるようなシュミレーシ
ョン方法を提供する。 【構成】 エンデベッドアレイ型SOG LSI１９を構成す
るマクロモジュール部１８とゲートアレイ部１７内の各
論理ゲートごとの遅延時間を求め（ステップ１０１、ス
テップ１０３）、それらが格納された遅延ファイル１、
２から各論理ゲートごとの遅延時間を読み出し（ステッ
プ１０５）、これら読み出し結果をシュミレーションモ
デル上に書き込み（ステップ１０６）、遅延シュミレー
ションを行う（ステップ１０７）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はLSIの為のシミュレーシ
ョン、特に下地に依存しない高密度モジュール（メガセ
ルやメモリなど）の組み込みによる高密度化が図れるLS
I設計におけるシミュレーション方法に関するものであ
る。

【０００２】

【従来の技術】従来のLSI設計時の遅延シミュレーショ
ン（各論理ゲートの信号伝播時間も考慮した論理シミュ
レーション）では、LSI設計の為のシミュレーションの
実行に先立ち、各論理ゲート上を信号が伝播するのに必
要な時間（遅延時間）をあらかじめ用意した遅延計算プ
ログラムを用いて計算して求め、その遅延時間を所望の
シミュレーションモデル上に書き込む処理を行い、その
後、遅延時間が書き込まれたシミュレーションモデルを
用いて、LSI設計の為のシミュレーションを行ってい
た。上記遅延計算プログラムには、各ゲート毎に遅延パ
ラメータ（負荷容量依存係数等）をライブラリ化するな
どしてあらかじめ遅延式（テーブル）を用意しておき、
LSIごとに異なるゲート間の接続情報（ネットリスト）
とそれぞれの配線容量とを入力することによって、各ゲ
ートにおける遅延時間を算出していた。通常、１ライブ
ラリイ中の全てのゲートの遅延パラメータの抽出（キャ
ラクタライズ）には数ヶ月を必要としている。

【０００３】

【発明が解決しようとする課題】しかしながら、近年急
速に普及しつつあるエンベデッドアレイ方式のSOG型ゲ
ートアレイLSIのように、スタンダードセル用のLSI設計
システムで設計したマクロモジュール（メガセルやメモ
リなどの高密度モジュール）をゲートアレイ用のLSI設
計システムで設計されるチップに組み込んで使用するも
のであって、それぞれのLSI設計システムが別々の遅延
式を採用している場合、マクロモジュール全体をゲート
アレイ用のLSI設計システムの遅延式用に再キャラクタ
ライズしないとチップ全体の遅延シミュレーションがで
きないという不都合があった。特にマクロモジュールが
RAM（ランダム・アクセス・メモリ）等でありモジュー
ルジェネレータで自動生成され、それらをLSIに組み込
む場合、モジュール全体の再キャラクタライズが設計期
間増大の大きな原因となっていた。

【０００４】本発明は、上記課題に鑑みてなされたもの
であり、ある遅延式を持つ設計システムで設計された部
分A（群）を他の遅延式を持つ設計システムで設計され
た部分B（群）に組み込む際に（図７参照）、部分A全体
を再キャラクタライズすることなく組み込むことができ
るようなシミュレーション方法を提供することを目的と
している。さらに本発明は、異なる遅延式を持つ設計シ
ステムで設計された複数のLSIを一つのシステムとして
シミュレーションすることを可能にするようなシミュレ
ーション方法を提供することを目的としている。

【０００５】

【課題を解決するための手段】少なくとも２以上の異な
る設計システムで設計された複数の部分をいずれかの部
分に組み込むチップ設計を行う際のシミュレーション方
法において、前記組み込む部分の出力ゲートを、組み込
まれる部分の設計システムでキャラクタライズし、前記
組み込まれる部分の設計システムは、前記組み込む部分
の入力ピンの容量情報を受け取って遅延シミュレーショ
ンを行う。少なくとも２以上の異なる設計システムで設
計された複数の部分を一つのシステムとして設計するた
めのシミュレーション方法において、前記複数の部分の
うち、いずれかの部分の出力ゲートをその他の部分の設
計システムでキャラクタライズし、前記その他の部分の
設計システムは、前記いずれかの部分の入力ピンの容量
情報を受け取って遅延シミュレーションを行う。

【０００６】少なくとも２以上の異なる設計システムで
設計された複数の部分をいずれかの部分に組み込むチッ
プ設計を行う際のシミュレーション方法において、駆動
させる組み込まれる部分の論理ゲートを、前記組み込む
部分の出力ピンの近傍に配置し、前記組み込む部分の入
力ピンの入力信号の波形の傾きを標準の傾きとし、前記
入力ピンの入力信号の波形の傾きが前記標準の傾きとな
るように、前記入力ピンの容量を考慮して、入力ピンを
駆動するゲートの出力トランジスタサイズを決定して遅
延シミュレーションを行う。少なくとも２以上の異なる
設計システムで設計された複数の部分を一つのシステム
として設計するためのシミュレーション方法において、
前記複数の部分のうち、いずれかの部分の入力ピンの入
力信号の波形の傾きを標準の傾きとし、前記入力ピンの
入力信号の波形の傾きが前記標準の傾きとなるように、
前記入力ピンの容量を考慮して、入力ピンを駆動するゲ
ートの出力トランジスタサイズを決定して遅延シミュレ
ーションを行う。

【０００７】

【作用】上述したようなようにシミュレーション方法に
よれば、ある遅延式を持つ設計システムで設計された部
分A（群）を他の遅延式を持つ設計システムで設計され
た部分B（群）に組み込む際に（図７参照）、部分A全体
を再キャラクタライズすることなく組み込むことができ
るようになる。また、異なる遅延式を持つ設計システム
で設計された複数のLSIを一つのシステムとしてシミュ
レーションすることを可能になる。これらにより、遅延
パラメータの抽出（キャラクタライズ）を容易に行うこ
とができるようになる。そして、これにより設計期間が
大幅に短縮される。

【０００８】

【実施例】以下、本発明の第１の実施例を図面に用いて
詳細に説明する。図１は、本発明の第１の実施例をあら
わす説明図である。図２は、本発明の第１の実施例をあ
らわすブロック図である。図３は、本発明の第１の実施
例をあらわすフローチャートである。本実施例では、ゲ
ートアレイ部１７はゲートアレ用LSI設計システム７で
設計され、マクロモジュール部１８はスタンダードセル
用LSI設計システム６で設計されたエンベッデドアレイ
型SOG LSI（以下、E型LSIという）１９を例に説明する
ことにする。マクロモジュール部１８は、入力用外部イ
ンターフェイス端子としての入力ピン１１と、入力ピン
１１に直接接続された入力ゲート１２と、出力用外部イ
ンターフェース端子としての出力ピン１５と、出力ピン
１５に直接接続された出力ゲート１４と、出力ゲート１
４の前段ゲートとしてのゲート１３と図示しないその他
の論理ゲート群から構成されている。さらに、マクロモ
ジュール部１８の入力ピン１１にはゲート１０が、出力
ピン１５には複数のゲート１６がそれぞれ接続されてい
る。また、出力ゲート１４については、ゲートアレイ用
LSI設計システム７の遅延計算プログラム３内の遅延式
でキャラクタライズしたトランジスタサイズを使用す
る。

【０００９】マクロモジュール部１８の設計に用いるス
タンダードセル用LSI設計システム６とゲートアレイ部
１７の設計に用いるゲートアレイ用LSI設計システム７
は、各ゲート毎に遅延パラメータ（負荷容量依存係数
等）をライブラリ化するなどしてあらかじめ遅延式（テ
ーブル）が用意された遅延計算プログラム４１、３と、
実際に遅延シミュレーションを実行する論理シュミレー
タ４２、４とを備えている。また、ネットリスト４３に
はマクロモジュール部１８の各ゲート間ごとの接続情報
が、遅延ファイル１にはマクロモジュール部１８の各論
理ゲートごとの遅延時間が、容量ファイル５にはマクロ
モジュール部１８の各入力ピンごとの容量がそれぞれ記
憶されている。逆に、ネットリスト４４にはゲートアレ
イ部１７における接続情報が、遅延ファイル２にはゲー
トアレイ部１７の各論理ゲートごとの遅延時間とマクロ
モジュール部１８の出力ゲート１４の遅延時間がそれぞ
れ記憶されている。

【００１０】次に、遅延シミュレーションの処理方法に
ついて説明する。本実施例では、遅延時間の計算式（遅
延式）自体の説明は省略するが、遅延時間の計算に必要
な要素（データ）としては、各ゲートの固有遅延時間、
各ゲートの負荷容量、負荷容量依存係数、各ゲートの入
力信号の傾き、入力波形依存係数が挙げられる。まず、
スタンダードセル用LSI設計システム６内の遅延計算プ
ログラム４１の遅延式を用いて、マクロモジュール部１
８内の各論理ゲート（入力ゲート１２、ゲート１３、出
力ゲート１４など）の遅延計算を行い遅延時間を求める
（ステップ１０１）。そして、これらを遅延ファイル１
に書き出し格納する（ステップ１０２）。

【００１１】このとき、出力ゲート１４の負荷容量は出
力ゲート１４から出力ピン１５までの配線容量とする。
また、入力ゲート１２の遅延時間算出時には本来であれ
ば入力ゲート１２への信号の入力波形の傾きをも考慮す
べきではあるが、本実施例では、入力ゲート１２の入力
ピン１１の数を２以下に制限することにより、入力信号
の波形の傾きがなまっても（傾いても）無視することが
できるようにした。これは入力ゲート１２への入力波形
がどの程度、ゲート遅延に影響を及ぼすかを回路シュミ
レータで測定した結果、２入力以下のゲートでは多入力
のゲート（３入力NANDや４入力NAND）に比べ入力波形依
存部の変動が１０分の１であることから、入力波形の影
響は少ないと判断したためである。

【００１２】次に、ゲートアレイ用LSI設計システム７
内の遅延計算プログラム３の遅延式を用いて、ゲートア
レイ部１７内の各論理ゲートおよびマクロモジュール部
１８の出力ゲート１４の遅延計算を行い遅延時間を求め
る（ステップ１０３）。そして、これらを遅延ファイル
２に書き出し格納する（ステップ１０４）。具体的に
は、ゲートアレイ設計システム７の遅延計算プログラム
３としては、ゲートアレイ部１７にあってマクロモジュ
ール部１８の入力ピン１１と接続するゲート１０につい
ては、容量ファイル５に格納された入力ピン１１ごとの
負荷容量（入力ピン１１から入力ゲート１２までの配線
容量と入力ゲート１２のゲート容量の和）をスタンダー
ドセル用LSI設計システム６から受け取ることができ、
また、出力ゲート１４についても先に述べたように、ゲ
ートアレイ用LSI設計システム７でキャラクタライズ済
のトランジスタサイズに限定されているので、当該トラ
ンジスタサイズの遅延パラメータが流用でき、さらに、
出力ピン１５の負荷容量（出力ピン１５から各ゲート１
６までの配線容量とゲート１６のゲート容量の和）につ
いてもゲートアレイ設計システム７内で算出できるの
で、それらのデータを用いて各ゲートの負荷容量依存遅
延時間を計算することができる。

【００１３】また、出力ゲート１４の入力信号の波形の
傾きの依存する遅延時間を無視することができるよう、
出力ゲート１４の前段ゲートであるゲート１３の出力信
号の波形の傾きが標準の傾きよりなまらないようにする
ことを、あらかじめマクロモジュール部１８の設計制約
としておく。一方、出力ピン１５と接続するゲート１６
については、遅延計算プログラム３において出力ゲート
１４の出力信号（ゲート１６にとっては入力信号）の波
形の傾きを計算するので問題ない。

【００１４】このようにして求めた各論理ゲートの遅延
時間を遅延ファイル１、２から読み出し（ステップ１０
５）、この読み出し結果をシミュレーションモデル上に
書き込む（ステップ１０６）。ちなみに、遅延ファイル
１も２も、業界標準フォーマットであるSDF（Standard
Delay File）フォーマットを使用しているので、ゲート
アレイ用設計システム７の論理シミュレータ４において
遅延ファイル１を読み込むことは可能である。また、出
力ゲート１４については、その全遅延時間のうち、出力
ゲート１４から出力ピン１５までの配線容量による負荷
容量依存遅延時間と、出力ゲート１４の固有遅延時間と
が遅延ファイル１から、そして、出力ピン１５からゲー
ト１６までの配線容量とゲート１６のゲート容量による
負荷容量依存遅延時間とが遅延ファイル２からそれぞれ
シミュレーションモデル上に書き込まれる。

【００１５】そうして、各論理ゲートの遅延時間が書き
込まれたシミュレーションモデルを使って遅延シミュレ
ーションを行う（ステップ１０７）。

【００１６】このように本発明の第１の実施例によれ
ば、遅延式の異なるスタンダードセル用LSI設計システ
ム６を用いて設計されたマクロモジュール部１８をゲー
トアレイ用LSI設計システム７を用いて設計するLSI１９
内に取り込む際に、モジュール全体を再キャラクタライ
ズすることなく取り込むことが可能となった。また、マ
クロモジュール部１８の境界部の各信号の波形を両シス
テム間で受け渡す必要がないので、インターフェイスが
簡略化され、さらにマクロモジュール部１８で閉じて、
言い換えれば、スタンドアローンでの遅延計算が可能と
なった。

【００１７】続いて、本発明の第２の実施例を図面を用
いて詳細に説明する。図４は、本発明の第２の実施例を
あらわす説明図である。図５は、本発明の第２の実施例
をあらわすブロック図である。図６は、本発明の第２の
実施例をあらわすフローチャートである。本実施例で
は、ゲートアレイ部２４はゲートアレイ用LSI設計シス
テム７で設計され、マクロモジュール部２５はスタンダ
ードセル用LSI設計システム６で設計されたエンベッデ
ドアレイ型SOG LSI（以下、E型LSIという）２９を例に
説明することにする。なお、第１の実施例と重複する箇
所は、一部説明を省略することにする。

【００１８】マクロモジュール部２５は、入力用外部イ
ンターフェイス端子としての入力ピン１１と、入力ピン
１１に直接接続された入力ゲート２１と、外部インター
フェイス端子としての出力ピン１５と、出力ピンに直接
接続された出力ゲート２２と図示しないその他の論理ゲ
ート群とから構成されている。さらに、マクロモジュー
ル部２５の入力ピン１１には入力インターフェイスゲー
ト２０が、出力ピン１５には出力インターフェイスゲー
ト２３がそれぞれ接続されている。本実施例では、これ
ら入力・出力インターフェイスゲート２０、２３をゲー
トアレイ部２４とマクロモジュール部２５の境界ゲート
と考え、物理的に、入力ピン１１と入力インターフェイ
スゲート２０、出力ピン１５と出力インターフェイスゲ
ート２３をそれぞれ近くに配置している（１００μ以
下）。

【００１９】マクロモジュール部２５の設計に用いるス
タンダードセル用LSI設計システム６とゲートアレイ部
２４の設計に用いるゲートアレイ用LSI設計システム７
は、各ゲート毎に遅延パラメータ（負荷容量依存係数
等）をライブラリ化するなどしてあらかじめ遅延式（テ
ーブル）が用意された遅延計算プログラム４１、３と、
実際に遅延シュミレーション実行する論理シュミレータ
４２、４とを備えている。また、ネットリスト５１には
マクロモジュール部２５の各ゲート間ごとの接続情報
が、遅延ファイル３０にはマクロモジュール部２５の各
論理ゲートごとの遅延時間が、容量ファイル５にはマク
ロモジュール部２５の各入力ピンごとの負荷容量がそれ
ぞれ記憶されている。逆に、ネットリスト５２にはゲー
トアレイ部２４における接続情報が、遅延ファイル３１
にはゲートアレイ部２４の各論理ゲートごとの遅延時間
それぞれ記憶されている。

【００２０】次に、遅延シミュレーションの処理方法に
ついて説明する。まず、スタンダードセル用LSI設計シ
ステム６内の遅延計算プログラム４１の遅延式を用い
て、マクロモジュール部２５内の各論理ゲート（入力ゲ
ート２１、出力ゲート２２など）の遅延計算を行い遅延
時間を求める（ステップ２０１）。そして、これらを遅
延ファイル３０に書き出し格納する（ステップ２０
２）。このとき、出力ゲート２２の負荷容量は出力ゲー
ト２２から出力ピン１５までの配線容量と標準負荷容量
とを加えたものとする。ここでの標準負荷容量とは、出
力インターフェイスゲート２３のゲート容量と、出力ピ
ン１５から出力インターフェイスゲート２３までの配線
容量とを加えたものである。ここでの出力インターフェ
イスゲート２３のゲート容量については、あらかじめゲ
ートアレイ部２５に、出力インターフェイスゲート２３
に使用するゲートを一種類のみとし、出力ピン１５と接
続するゲート２３の個数を１とする設計制約を設けてお
くので一定に定まる。また、出力ピン１５から出力イン
ターフェイスゲート２３までの配線容量については、ゲ
ートアレイ用LSI設計システム７内の配置配線プログラ
ムの処理能力から予想される最悪値（１００μ以下）と
する。

【００２１】そして、入力ゲート２１の入力信号の波形
の傾きは、スタンダードセル用LSI設計システム６の遅
延式に用いる標準の傾きであるとして入力ゲート２１の
遅延計算を行う。また、入力ゲート２１の入力信号の波
形の傾きが標準の傾きとなるように、容量ファイル５に
格納されたマクロモジュール部２５の各入力ピン１１の
容量を考慮して、入力インターフェイスゲート２０の出
力トランジスタサイズを決定するという設計制約をゲー
トアレイ部２５に設ける。

【００２２】次に、ゲートアレイ用LSI設計システム７
内の遅延計算プログラム３の遅延式を用いて、ゲートア
レイ部２４内の各論理ゲートの遅延計算を行い遅延時間
を求める（ステップ２０３）。そして、これを遅延ファ
イル３１に書き出し格納する（ステップ２０４）。具体
的には、ゲートアレイ設計システム７の遅延計算プログ
ラム３としては、ゲートアレイ部２４にあってマクロモ
ジュール部２５の入力ピン１１と接続する入力インター
フェイスゲート１０については、容量ファイル５に格納
された入力ピン１１ごとの容量（入力ピン１１から入力
ゲート２１までの配線容量と入力ゲート２１のゲート容
量の和）をスタンダードセル用LSI設計システム６から
受け取ることができるので、そのデータを用いて該ゲー
トの負荷容量依存遅延時間を計算することができる。

【００２３】また、ゲートアレイ部２４の出力インター
フェイスゲート２３については、マクロモジュール部２
５の出力ピン１５からの入力信号の波形がある程度なま
って（傾いて）も、その影響を無視できるようにゲート
２３の入力ピン１１の数を１にするという設計制約をゲ
ートアレイ部２４に設けておくので、該ゲートの遅延時
間を計算することができる。

【００２４】このようにして求めた各論理ゲートの遅延
時間を遅延ファイル３０、３１から読み出し（ステップ
２０５）、この読み出し結果をシュミレーションモデル
上に書き込む（ステップ２０６）。そして、各論理ゲー
トの遅延時間を使って遅延シュミレーションを行う（ス
テップ２０７）。

【００２５】このように本発明の第２の実施例によれ
ば、遅延式の異なるスタンダードセル用LSI設計システ
ム６を用いて設計されたマクロモジュール部２５をゲー
トアレイ用LSI設計システム７を用いて設計するLSI２９
内に取り込む際に、モジュール全体を再キャラクタライ
ズすることなく取り込むことが可能となった。また、マ
クロモジュール部２５の境界部の各信号の波形を両シス
テム間で受け渡す必要がないので、インターフェイスが
簡略化され、さらにマクロモジュール部２５で閉じて、
言い換えれば、スタンドアローンでの遅延計算が可能と
なった。加えて、マクロモジュール部２５の設計時にマ
クロモジュール部２５をゲートアレイ部２４に取り込む
ための新たな設計制約を設ける必要がない。

【００２６】図７は、本発明の概念図（１）である。第
１、第２の実施例では、マクロモジュール部１８、２５
はスタンダードセル用LSI設計システム６で設計され、
ゲートアレイ部１７、２４はゲートアレイ用LSI設計シ
ステム７で設計されることを例に説明したが、本発明の
設計シュミレーション方法は、マクロモジュールがスタ
ンダードセル方式で設計され、チップがゲートアレイで
あるということに限定解釈されるものではない。すなわ
ち図７に示すような、ある遅延式を持つ設計システムで
設計された部分（群）と、他の遅延式を持つ設計システ
ムで設計された部分（群）とを組合せて場合に、一方の
部分全体を再キャラクタライズすることなしに遅延シュ
ミレーションする一般的な手法である。

【００２７】図８は、本発明の概念図（２）である。ま
た、第１、第２の実施例では、一つのLSIの内部に他の
設計システムで設計されたモジュールを取り込む例を説
明したが、本発明のシュミレーション方法は、この他に
も例えば、図８に示すような異なる遅延式を持つ設計シ
ステムで設計された複数のLSIを一つのシステムとして
遅延シュミレーションするような場合にも適用すること
が可能である。

【００２８】

【発明の効果】以上詳細に説明したように、本発明のシ
ュミレーション方法によれば、ある遅延式を持つ設計シ
ステムで設計された部分A（群）を他の遅延式を持つ設
計システムで設計された部分B（群）に組み込む際に
（図７参照）、部分A全体を再キャラクタライズするこ
となく組み込むことができ、また、異なる遅延式を持つ
設計システムで設計された複数のLSIを一つのシステム
としてシュミレーションすることを可能になるので、遅
延パラメータの抽出（キャラクタライズ）を容易に行う
ことができる。そして、これにより設計期間を大幅に短
縮できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例をあらわす説明図であ
る。

【図２】本発明の第１の実施例をあらわすブロック図で
ある。

【図３】本発明の第１の実施例をあらわすフローチャー
トである。

【図４】本発明の第２の実施例をあらわす説明図であ
る。

【図５】本発明の第２の実施例をあらわすブロック図で
ある。

【図６】本発明の第２の実施例をあらわすフローチャー
トである。

【図７】本発明の概念図（１）

【図８】本発明の概念図（２）

【符号の説明】

１、２、３０、３１ 遅延ファイル ３、４１ 遅延計算プログラム ４、４２ 論理シュミレータ ５ 容量ファイル ６ スタンダードセル用LSI設計
システム ７ ゲートアレイ用LSI設計シス
テム １７、２４ ゲートアレイ部 １８、２５ マクロモジュール部

Claims (12)

【特許請求の範囲】
1. 【請求項１】 少なくとも２以上の異なる設計システム
   で設計された複数の部分をいずれかの部分に組み込むチ
   ップ設計を行う際のシミュレーション方法において、 前記組み込む部分の出力ゲートを、組み込まれる部分の
   設計システムでキャラクタライズし、 前記組み込まれる部分の設計システムは、前記組み込む
   部分の入力ピンの容量情報を受け取って遅延シミュレー
   ションを行うことを特徴とするシミュレーション方法。
2. 【請求項２】 請求項１記載のシミュレーション方法に
   おいて、 組み込む部分の入力ゲートの前記入力ピンの数を２以下
   とすることを特徴とするシミュレーション方法。
3. 【請求項３】 請求項１記載のシミュレーション方法に
   おいて、 前記組み込む部分の前記出力ゲートへの入力信号の傾き
   は一定であることを特徴とするシミュレーション方法。
4. 【請求項４】 少なくとも２以上の異なる設計システム
   で設計された複数の部分を一つのシステムとして設計す
   るためのシミュレーション方法において、 前記複数の部分のうち、いずれかの部分の出力ゲートを
   その他の部分の設計システムでキャラクタライズし、 前記その他の部分の設計システムは、前記いずれかの部
   分の入力ピンの容量情報を受け取って遅延シミュレーシ
   ョンを行うことを特徴とするシミュレーション方法。
5. 【請求項５】 請求項４記載のシミュレーション方法に
   おいて、 前記いずれかの部分の入力ゲートの前記入力ピンの数を
   ２以下とすることを特徴とするシミュレーション方法。
6. 【請求項６】 請求項４記載のシミュレーション方法に
   おいて、 前記いずれかの部分の前記出力ゲートへの入力信号の傾
   きは一定であることを特徴とするシミュレーション方
   法。
7. 【請求項７】 少なくとも２以上の異なる設計システム
   で設計された複数の部分をいずれかの部分に組み込むチ
   ップ設計を行う際のシミュレーション方法において、 駆動させる組み込まれる部分の論理ゲートを、前記組み
   込む部分の出力ピンの近傍に配置し、 前記組み込む部分の入力ピンの入力信号の波形の傾きを
   標準の傾きとし、 前記入力ピンの入力信号の波形の傾きが前記標準の傾き
   となるように、前記入力ピンの容量を考慮して、入力ピ
   ンを駆動するゲートの出力トランジスタサイズを決定し
   て遅延シミュレーションを行うことを特徴とするシミュ
   レーション方法。
8. 【請求項８】 前記組み込まれる部分の前記論理ゲート
   の入力ゲート容量を一定とすることを特徴とする請求項
   ７記載のシミュレーション方法。
9. 【請求項９】 前記組み込まれる部分の前記論理ゲート
   の入力ピンの数は１以下とすることを特徴とする請求項
   ７記載のシミュレーション方法。
10. 【請求項１０】 少なくとも２以上の異なる設計システ
    ムで設計された複数の部分を一つのシステムとして設計
    するためのシミュレーション方法において、 前記複数の部分のうち、いずれかの部分の入力ピンの入
    力信号の波形の傾きを標準の傾きとし、 前記入力ピンの入力信号の波形の傾きが前記標準の傾き
    となるように、前記入力ピンの容量を考慮して、入力ピ
    ンを駆動するゲートの出力トランジスタサイズを決定し
    て遅延シミュレーションを行うことを特徴とするシミュ
    レーション方法。
11. 【請求項１１】 前記組み込まれる部分の前記論理ゲー
    トの入力ゲート容量を一定とすることを特徴とする請求
    項１０記載のシミュレーション方法。
12. 【請求項１２】 前記組み込まれる部分の前記論理ゲー
    トの入力ピンの数は１以下とすることを特徴とする請求
    項１０記載のシミュレーション方法。