JPH0863510A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
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- JPH0863510A JPH0863510A JP6199504A JP19950494A JPH0863510A JP H0863510 A JPH0863510 A JP H0863510A JP 6199504 A JP6199504 A JP 6199504A JP 19950494 A JP19950494 A JP 19950494A JP H0863510 A JPH0863510 A JP H0863510A
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Abstract
(57)【要約】
【目的】 本発明は、論理シミュレーション装置に関
し、ＬＳＩについての論理シミュレーションモデルによ
る機能検証と、検証対象の機能検証とを同時に遂行する
ことを目的とする。 【構成】 シミュレーション対象ＬＳＩの論理シミュレ
ーションモデルを計算機システム上で実行する論理シミ
ュレータと、前記検証対象を構成する外部論理回路を搭
載するパッケージと、論理シミュレータとパッケージの
外部論理回路とを接続するインタフェースとを設け、外
部論理回路からテストパターンデータを前記インタフェ
ースを介して論理シミュレータへ供給し、論理シミュレ
ーションモデルについてのシミュレート結果のデータを
外部論理回路へ読み込んで論理シミュレーションモデル
及び外部論理回路の動作検証を行うことを特徴とする。
し、ＬＳＩについての論理シミュレーションモデルによ
る機能検証と、検証対象の機能検証とを同時に遂行する
ことを目的とする。 【構成】 シミュレーション対象ＬＳＩの論理シミュレ
ーションモデルを計算機システム上で実行する論理シミ
ュレータと、前記検証対象を構成する外部論理回路を搭
載するパッケージと、論理シミュレータとパッケージの
外部論理回路とを接続するインタフェースとを設け、外
部論理回路からテストパターンデータを前記インタフェ
ースを介して論理シミュレータへ供給し、論理シミュレ
ーションモデルについてのシミュレート結果のデータを
外部論理回路へ読み込んで論理シミュレーションモデル
及び外部論理回路の動作検証を行うことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、論理シミュレーション
モデルでシミュレーションされる設計されたＬＳＩと、
パッケージに搭載されている検証対象の実回路との動作
を同時に検証し得る論理シミュレーション装置に関す
る。
モデルでシミュレーションされる設計されたＬＳＩと、
パッケージに搭載されている検証対象の実回路との動作
を同時に検証し得る論理シミュレーション装置に関す
る。
【０００２】今日、半導体技術の進展に伴って、低価格
化、小型化のために多機能を備えたＬＳＩの開発が進ん
でいる。このようなＬＳＩにおいても、その設計された
ＬＳＩの機能の検証をすることが必要である。機能の検
証は、ＬＳＩの多機能化に伴い、その一機能の機能検証
でも膨大な時間を要したり、又計算機システム上で全機
能を検証することは不可能であることからＬＳＩの一部
機能を実回路で構成し、この実回路についての機能を検
証し、ＬＳＩの残余機能については実回路の検証とは別
個の計算機システム上で実行される論理シミュレーショ
ンモデルで検証を行うことで、ＬＳＩの機能検証を行っ
ている。
化、小型化のために多機能を備えたＬＳＩの開発が進ん
でいる。このようなＬＳＩにおいても、その設計された
ＬＳＩの機能の検証をすることが必要である。機能の検
証は、ＬＳＩの多機能化に伴い、その一機能の機能検証
でも膨大な時間を要したり、又計算機システム上で全機
能を検証することは不可能であることからＬＳＩの一部
機能を実回路で構成し、この実回路についての機能を検
証し、ＬＳＩの残余機能については実回路の検証とは別
個の計算機システム上で実行される論理シミュレーショ
ンモデルで検証を行うことで、ＬＳＩの機能検証を行っ
ている。
【０００３】
【従来の技術】即ち、従来の実回路を併用した論理シミ
ュレーション装置では、計算機システム上での全組み合
わせの検証が難しいと思われる複雑な状態遷移を有する
機能、又は計算機システム上では検証結果が出るまでに
膨大な時間を費やすと思われる機能等は、計算機システ
ム上でテスト回路等により時間を短縮した検証を行い、
実際の動作は実回路で構成し、計算機システムとは切り
離して検証を行うようにしている。
ュレーション装置では、計算機システム上での全組み合
わせの検証が難しいと思われる複雑な状態遷移を有する
機能、又は計算機システム上では検証結果が出るまでに
膨大な時間を費やすと思われる機能等は、計算機システ
ム上でテスト回路等により時間を短縮した検証を行い、
実際の動作は実回路で構成し、計算機システムとは切り
離して検証を行うようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな分離した機能検証によるＬＳＩ各部の検証では異常
が認められなかったとしても、実回路を搭載しているパ
ッケージに、論理シミュレーション単独による機能検証
が良かったＬＳＩを搭載して両者の総合的な機能検証を
行ったときには、必ずしもその機能検証に首尾良い結果
が得られるとは限らない。
うな分離した機能検証によるＬＳＩ各部の検証では異常
が認められなかったとしても、実回路を搭載しているパ
ッケージに、論理シミュレーション単独による機能検証
が良かったＬＳＩを搭載して両者の総合的な機能検証を
行ったときには、必ずしもその機能検証に首尾良い結果
が得られるとは限らない。
【０００５】従って、このような場合には、ＬＳＩの設
計を最初からやり直さなければならず、機能検証の検証
時間の短縮化の実が挙げられない結果となっている。本
発明は、斯かる技術的課題に鑑みて創作されたもので、
ＬＳＩについての論理シミュレーションモデルによる機
能検証と、検証対象の機能検証を同時に遂行し得る論理
シミュレーション装置を提供することをその目的とす
る。
計を最初からやり直さなければならず、機能検証の検証
時間の短縮化の実が挙げられない結果となっている。本
発明は、斯かる技術的課題に鑑みて創作されたもので、
ＬＳＩについての論理シミュレーションモデルによる機
能検証と、検証対象の機能検証を同時に遂行し得る論理
シミュレーション装置を提供することをその目的とす
る。
【０００６】
【課題を解決するための手段】図１は、請求項１記載の
発明の原理ブロック図を示す。図２は、請求項２記載の
発明の原理ブロック図を示す。図３は、請求項３乃至請
求項５記載の発明の原理ブロック図を示す。
発明の原理ブロック図を示す。図２は、請求項２記載の
発明の原理ブロック図を示す。図３は、請求項３乃至請
求項５記載の発明の原理ブロック図を示す。
【０００７】請求項１記載の発明は、図１に示すよう
に、ゲートレベル記述、又は機能レベル記述形式で構成
されるシミュレーション対象ＬＳＩの論理シミュレーシ
ョンモデルを計算機システム上で実行する論理シミュレ
ータ２と、前記検証対象を構成する外部論理回路、又は
ＬＳＩを搭載するパッケージ４と、前記論理シミュレー
タ２と前記パッケージ４の外部論理回路、又はＬＳＩと
を接続するインタフェース６とを設け、前記パッケージ
４の外部論理回路、又はＬＳＩからテストパターンデー
タを前記インタフェース６を介して前記論理シミュレー
タ２へ供給し、前記論理シミュレーションモデルについ
てのシミュレート結果のデータにより、前記パッケージ
の外部論理回路、又はＬＳＩを動作させることから前記
論理シミュレーションモデル及び前記パッケージ４の外
部論理回路、又はＬＳＩの動作検証を行うことを特徴と
する。
に、ゲートレベル記述、又は機能レベル記述形式で構成
されるシミュレーション対象ＬＳＩの論理シミュレーシ
ョンモデルを計算機システム上で実行する論理シミュレ
ータ２と、前記検証対象を構成する外部論理回路、又は
ＬＳＩを搭載するパッケージ４と、前記論理シミュレー
タ２と前記パッケージ４の外部論理回路、又はＬＳＩと
を接続するインタフェース６とを設け、前記パッケージ
４の外部論理回路、又はＬＳＩからテストパターンデー
タを前記インタフェース６を介して前記論理シミュレー
タ２へ供給し、前記論理シミュレーションモデルについ
てのシミュレート結果のデータにより、前記パッケージ
の外部論理回路、又はＬＳＩを動作させることから前記
論理シミュレーションモデル及び前記パッケージ４の外
部論理回路、又はＬＳＩの動作検証を行うことを特徴と
する。
【０００８】請求項２記載の発明は、図２に示すよう
に、請求項１記載の論理シミュレーション装置におい
て、前記パッケージ４上の外部論理回路、又はＬＳＩと
前記論理シミュレーションモデルとが論理的に等価に構
成され、前記論理シミュレーションモテルへ予め決めら
れたテストデータを供給して得られるシミュレート結果
のデータと、該シミュレートのための期待値として前記
パッケージ４上の外部論理回路、又はＬＳＩから出力さ
れるデータとの比較を行うことにより、前記論理シミュ
レーションモデル及び前記パッケージ４の外部論理回
路、又はＬＳＩの動作検証を行うことを特徴とする。
に、請求項１記載の論理シミュレーション装置におい
て、前記パッケージ４上の外部論理回路、又はＬＳＩと
前記論理シミュレーションモデルとが論理的に等価に構
成され、前記論理シミュレーションモテルへ予め決めら
れたテストデータを供給して得られるシミュレート結果
のデータと、該シミュレートのための期待値として前記
パッケージ４上の外部論理回路、又はＬＳＩから出力さ
れるデータとの比較を行うことにより、前記論理シミュ
レーションモデル及び前記パッケージ４の外部論理回
路、又はＬＳＩの動作検証を行うことを特徴とする。
【０００９】請求項３記載の発明は、図３に示すよう
に、請求項１記載の論理シミュレーション装置におい
て、前記論理シミュレーションモデルの予め決められた
シミュレーション要素の出力データを前記インタフェー
ス６を経て記憶装置８に読み込み、該読み込んだ出力デ
ータを前記論理シミュレーションモデルでシミュレート
される所定のシミュレーション要素へ入力させ、前記論
理シミュレーションモデルについてのシミュレート結果
のデータにより、前記パッケージの外部論理回路、又は
ＬＳＩを動作させることから前記論理シミュレーション
モデル及び前記パッケージ４の外部論理回路、又はＬＳ
Ｉの動作検証を行うことを特徴とする。
に、請求項１記載の論理シミュレーション装置におい
て、前記論理シミュレーションモデルの予め決められた
シミュレーション要素の出力データを前記インタフェー
ス６を経て記憶装置８に読み込み、該読み込んだ出力デ
ータを前記論理シミュレーションモデルでシミュレート
される所定のシミュレーション要素へ入力させ、前記論
理シミュレーションモデルについてのシミュレート結果
のデータにより、前記パッケージの外部論理回路、又は
ＬＳＩを動作させることから前記論理シミュレーション
モデル及び前記パッケージ４の外部論理回路、又はＬＳ
Ｉの動作検証を行うことを特徴とする。
【００１０】請求項４記載の発明は、図３に示すよう
に、請求項３記載の論理シミュレーション装置におい
て、前記記憶装置８を計算機システム上のファイルとし
たことを特徴とする。
に、請求項３記載の論理シミュレーション装置におい
て、前記記憶装置８を計算機システム上のファイルとし
たことを特徴とする。
【００１１】請求項５記載の発明は、図３に示すよう
に、請求項３、又は請求項４記載の論理シミュレーショ
ン装置において、前記記憶したシミュレーション要素の
出力データを前記論理シミュレーションモデルの動作検
証中に前記論理シミュレーションモデルの予め決められ
たシミュレーション要素に入力させ、前記論理シミュレ
ーションモデルについてのシミュレート結果のデータに
より、前記パッケージの外部論理回路、又はＬＳＩを動
作させることから前記論理シミュレーションモデル及び
前記パッケージ４の外部論理回路、又はＬＳＩの動作検
証を行うことを特徴とする。
に、請求項３、又は請求項４記載の論理シミュレーショ
ン装置において、前記記憶したシミュレーション要素の
出力データを前記論理シミュレーションモデルの動作検
証中に前記論理シミュレーションモデルの予め決められ
たシミュレーション要素に入力させ、前記論理シミュレ
ーションモデルについてのシミュレート結果のデータに
より、前記パッケージの外部論理回路、又はＬＳＩを動
作させることから前記論理シミュレーションモデル及び
前記パッケージ４の外部論理回路、又はＬＳＩの動作検
証を行うことを特徴とする。
【００１２】
【作用】請求項１記載の発明によれば、パッケージ４に
搭載された必要最小限の外部論理回路、又はＬＳＩから
テストパターンデータがインタフェース６を経て論理シ
ミュレータ２へ供給されて論理シミュレーションモデル
についてのシミュレート結果のデータにより、前記パッ
ケージの外部論理回路、又はＬＳＩを動作させることか
ら論理シミュレーションモデル及び外部論理回路、又は
ＬＳＩについての検証を同時に行うことができる。 請
求項２記載の発明でも論理シミュレーションモデルと外
部論理回路、又はＬＳＩとの同時検証が行われるが、そ
れは、論理シミュレーションモデルに対して従来と同様
に、テストデータを与えて得られるシミュレート結果の
データと、前記論理シミュレーションモデルと論理的に
等価に構成された前記パッケージの外部論理回路、又は
ＬＳＩから期待値として出力されるデータとの比較によ
り行われる。請求項１記載の発明と同様の効果が得られ
る。
搭載された必要最小限の外部論理回路、又はＬＳＩから
テストパターンデータがインタフェース６を経て論理シ
ミュレータ２へ供給されて論理シミュレーションモデル
についてのシミュレート結果のデータにより、前記パッ
ケージの外部論理回路、又はＬＳＩを動作させることか
ら論理シミュレーションモデル及び外部論理回路、又は
ＬＳＩについての検証を同時に行うことができる。 請
求項２記載の発明でも論理シミュレーションモデルと外
部論理回路、又はＬＳＩとの同時検証が行われるが、そ
れは、論理シミュレーションモデルに対して従来と同様
に、テストデータを与えて得られるシミュレート結果の
データと、前記論理シミュレーションモデルと論理的に
等価に構成された前記パッケージの外部論理回路、又は
ＬＳＩから期待値として出力されるデータとの比較によ
り行われる。請求項１記載の発明と同様の効果が得られ
る。
【００１３】請求項３記載の発明によれば、論理シミュ
レーションモデルの予め決められたシミュレーション要
素の出力データを記憶装置に記憶し、その出力データを
論理シミュレーションモデルの所定のシミュレーション
要素にシミュレーション上起こり得ないデータとして、
つまり異常状態のデータとして入力させてシミュレート
させ、そのシミュレーション結果のデータと前記テスト
パターンデータとの比較から前記論理シミュレーション
モデル及び必要最小限の外部論理回路、又はＬＳＩにつ
いての同時検証を為すことができるが、その検証で誤り
が出なければ、論理シミュレーションモデルの異常が検
証され、誤りが出れば、論理シミュレーションモデルの
正常が検証される。
レーションモデルの予め決められたシミュレーション要
素の出力データを記憶装置に記憶し、その出力データを
論理シミュレーションモデルの所定のシミュレーション
要素にシミュレーション上起こり得ないデータとして、
つまり異常状態のデータとして入力させてシミュレート
させ、そのシミュレーション結果のデータと前記テスト
パターンデータとの比較から前記論理シミュレーション
モデル及び必要最小限の外部論理回路、又はＬＳＩにつ
いての同時検証を為すことができるが、その検証で誤り
が出なければ、論理シミュレーションモデルの異常が検
証され、誤りが出れば、論理シミュレーションモデルの
正常が検証される。
【００１４】請求項４記載の発明は、記憶装置を計算機
システム上のファイルとしたものであり、請求項３記載
の発明と同様の効果を得ることができる。請求項５記載
の発明は、記憶されたシミュレーション要素のデータを
論理シミュレーションモデルの動作検証中に論理シミュ
レーションモデルの予め決められたシミュレーション要
素に入力させて異常状態を強制的に引き起こすことで検
証を行うようにしたものである。請求項３記載の発明と
同様の効果を得ることができる。
システム上のファイルとしたものであり、請求項３記載
の発明と同様の効果を得ることができる。請求項５記載
の発明は、記憶されたシミュレーション要素のデータを
論理シミュレーションモデルの動作検証中に論理シミュ
レーションモデルの予め決められたシミュレーション要
素に入力させて異常状態を強制的に引き起こすことで検
証を行うようにしたものである。請求項３記載の発明と
同様の効果を得ることができる。
【００１５】
【実施例】図４は、請求項１記載の発明の一実施例を示
す。図４において、３０は計算機システムで、この計算
機システム３０は、設計されたＬＳＩについての論理シ
ミュレーションモデルが搭載され、論理シミュレーショ
ンモデルは、計算機システム上で設計されたＬＳＩの論
理シミュレータを構成する。論理シミュレーションモデ
ルは、前記ＬＳＩの機能検証のためのプログラムであ
り、従来と同様にゲートレベル記述、又は機能レベル記
述形式で構成されている。３２はインタフェースで、計
算機システム３０と実回路３４とを接続するものであ
る。実回路３４は、前記設計されたＬＳＩの一部機能を
営むように構成されたもので、パッケージに搭載され
る。３６はパターン発生器で、実回路３４にパターン信
号を供給する。
す。図４において、３０は計算機システムで、この計算
機システム３０は、設計されたＬＳＩについての論理シ
ミュレーションモデルが搭載され、論理シミュレーショ
ンモデルは、計算機システム上で設計されたＬＳＩの論
理シミュレータを構成する。論理シミュレーションモデ
ルは、前記ＬＳＩの機能検証のためのプログラムであ
り、従来と同様にゲートレベル記述、又は機能レベル記
述形式で構成されている。３２はインタフェースで、計
算機システム３０と実回路３４とを接続するものであ
る。実回路３４は、前記設計されたＬＳＩの一部機能を
営むように構成されたもので、パッケージに搭載され
る。３６はパターン発生器で、実回路３４にパターン信
号を供給する。
【００１６】実回路３４は、テストパターン信号（テス
トパターンデータ）を発生させるテストパターン信号発
生部３４Ｔと、テストパターン信号に応答して論理シミ
ュレーションモデルでシミュレートされた結果のパター
ン信号（データ）と回路部３４Ｔから送出されたテスト
パターン信号との比較をして検証を行う比較部３４Ｃと
から成る。実回路３４のパターン発生器３６からの入力
に参照番号５２が付され、実回路３４のインタフェース
３２への出力に参照番号５４が、又その入力に参照番号
７６が付されている。
トパターンデータ）を発生させるテストパターン信号発
生部３４Ｔと、テストパターン信号に応答して論理シミ
ュレーションモデルでシミュレートされた結果のパター
ン信号（データ）と回路部３４Ｔから送出されたテスト
パターン信号との比較をして検証を行う比較部３４Ｃと
から成る。実回路３４のパターン発生器３６からの入力
に参照番号５２が付され、実回路３４のインタフェース
３２への出力に参照番号５４が、又その入力に参照番号
７６が付されている。
【００１７】実回路３４の例を図５に示す。図５におい
て、テストパターン信号発生部３４Ｔは、フリップフロ
ップ回路（ＦＦ）４０，４２，４４，４６，４８と、排
他的オア回路５０とから成る。このテストパターン信号
生成部３４Ｔは、多項式Ｘ5＋Ｘ3 ＋１の演算を行う。
比較部３４Ｃは、フリップフロップ回路（ＦＦ）６０，
６２，６４，６６，６８と、排他的オア回路７０，７２
とから成る。多項式Ｘ 5 ＋Ｘ3 ＋１の演算をして多項式
Ｘ5 ＋Ｘ3 ＋１で生成された信号と同一のパターン信号
が端子７６に入力されて来ているか否かを判定する。７
４は排他的オア回路７２の出力に接続されたエラーカウ
ンタである。このエラーカウンタ６４は検証結果を示し
ている。エラーカウンタ６４はリセット端子Ｒを有し、
このリセット端子Ｒには、スイッチ７５の閉成によりリ
セット信号が供給される。スイッチ７５は、テストパタ
ーン信号発生部からテストパターン信号が発生されてか
ら、論理シミュレーションモデルで決まる遅延時間後に
動作されるように構成されている。
て、テストパターン信号発生部３４Ｔは、フリップフロ
ップ回路（ＦＦ）４０，４２，４４，４６，４８と、排
他的オア回路５０とから成る。このテストパターン信号
生成部３４Ｔは、多項式Ｘ5＋Ｘ3 ＋１の演算を行う。
比較部３４Ｃは、フリップフロップ回路（ＦＦ）６０，
６２，６４，６６，６８と、排他的オア回路７０，７２
とから成る。多項式Ｘ 5 ＋Ｘ3 ＋１の演算をして多項式
Ｘ5 ＋Ｘ3 ＋１で生成された信号と同一のパターン信号
が端子７６に入力されて来ているか否かを判定する。７
４は排他的オア回路７２の出力に接続されたエラーカウ
ンタである。このエラーカウンタ６４は検証結果を示し
ている。エラーカウンタ６４はリセット端子Ｒを有し、
このリセット端子Ｒには、スイッチ７５の閉成によりリ
セット信号が供給される。スイッチ７５は、テストパタ
ーン信号発生部からテストパターン信号が発生されてか
ら、論理シミュレーションモデルで決まる遅延時間後に
動作されるように構成されている。
【００１８】図４において、計算機システム３０は、図
１の論理シミュレータ２に対応し、実回路３４は、図１
のパッケージ４に対応する。インタフェース３２は、図
１のインタフェース６に対応する。
１の論理シミュレータ２に対応し、実回路３４は、図１
のパッケージ４に対応する。インタフェース３２は、図
１のインタフェース６に対応する。
【００１９】前述のように構成された請求項１記載の発
明の動作を以下に説明する。設計されたＬＳＩの動作確
認を行おうとするときまでには、パッケージ上に図５に
示すような実回路３４が搭載されているものとする。
明の動作を以下に説明する。設計されたＬＳＩの動作確
認を行おうとするときまでには、パッケージ上に図５に
示すような実回路３４が搭載されているものとする。
【００２０】そして、図４に示すような論理シミュレー
ション装置の接続が為された状態となったとする。パタ
ーン発生器３６からパターン信号、例えばクロック信号
が発生されて（図６の(1) 参照）そのクロック信号が実
回路３４のテストパターン信号生成部３４Ｔへ供給され
る。テストパターン信号生成部３４Ｔの出力端子５４か
ら５ビット一組の３１組のテストパターン信号（デー
タ）が出力され（図６の(2) 参照）、インタフェース３
２を経て計算機システムの論理シミュレーションモデル
の演算処理に供される。
ション装置の接続が為された状態となったとする。パタ
ーン発生器３６からパターン信号、例えばクロック信号
が発生されて（図６の(1) 参照）そのクロック信号が実
回路３４のテストパターン信号生成部３４Ｔへ供給され
る。テストパターン信号生成部３４Ｔの出力端子５４か
ら５ビット一組の３１組のテストパターン信号（デー
タ）が出力され（図６の(2) 参照）、インタフェース３
２を経て計算機システムの論理シミュレーションモデル
の演算処理に供される。
【００２１】このテストパターン信号の送出時刻から論
理シミュレーションモデルからシミュレートした結果の
信号が出力されて来る所定時間経過時に計算機システム
からリセット信号が出力されて（図６の(5) 参照）エラ
ーカウンタ７４がリセットされる。
理シミュレーションモデルからシミュレートした結果の
信号が出力されて来る所定時間経過時に計算機システム
からリセット信号が出力されて（図６の(5) 参照）エラ
ーカウンタ７４がリセットされる。
【００２２】その後に、論理シミュレーションモデルで
シミュレートされた結果の信号（データ）がインタフェ
ース３２を経て実回路３４の比較部３４Ｃの入力端子７
６へ入力され、比較部３４Ｃでテストパターン信号生成
部３４Ｔから出力されたテストパターン信号と同一の信
号が戻って来ているか否かの判定が行われる。
シミュレートされた結果の信号（データ）がインタフェ
ース３２を経て実回路３４の比較部３４Ｃの入力端子７
６へ入力され、比較部３４Ｃでテストパターン信号生成
部３４Ｔから出力されたテストパターン信号と同一の信
号が戻って来ているか否かの判定が行われる。
【００２３】戻って来た信号が、テストパターン信号生
成部３４Ｔから出力されたテストパターン信号と同一の
信号であるときには、排他的オア回路７２からは信号が
発生されず、エラーカウンタ７４のカウントアップは行
われない。
成部３４Ｔから出力されたテストパターン信号と同一の
信号であるときには、排他的オア回路７２からは信号が
発生されず、エラーカウンタ７４のカウントアップは行
われない。
【００２４】同一でないときには、図６の(3) に示すよ
うなエラーが信号の中に発生している、即ちエラーがな
いときにはＤ３として戻って来るべき信号がＤ２として
戻って来ているときには、入力端子５２へ供給されるク
ロック信号に応答してエラーカウンタ７４はカウントア
ップされてカウント値は１となり、又エラーがないとき
にはＤ６として戻って来るべき信号がＤ５として戻って
来るときにも、エラーカウンタ７４のカウンタアップが
生ぜしめられてカウント値は２となる。
うなエラーが信号の中に発生している、即ちエラーがな
いときにはＤ３として戻って来るべき信号がＤ２として
戻って来ているときには、入力端子５２へ供給されるク
ロック信号に応答してエラーカウンタ７４はカウントア
ップされてカウント値は１となり、又エラーがないとき
にはＤ６として戻って来るべき信号がＤ５として戻って
来るときにも、エラーカウンタ７４のカウンタアップが
生ぜしめられてカウント値は２となる。
【００２５】前述のようにして、設計されたＬＳＩの論
理シミュレーションモデルの機能と、必要最小限の実回
路３４の機能との検証を同時に行うことができる。従っ
て、設計されたＬＳＩを実回路で構成されていない論理
シミュレーションモデル単体での論理シミュレーション
では異常がなく、そのＬＳＩの製造をしてからそのＬＳ
Ｉを前述のパッケージに搭載してシステムとしての機能
検証を行ったときに、機能不良となり、前記ＬＳＩの再
設計をする場合に比して、システム全体としての検証期
間の短縮を図ることができる。又、設計工数の削減とも
なる。
理シミュレーションモデルの機能と、必要最小限の実回
路３４の機能との検証を同時に行うことができる。従っ
て、設計されたＬＳＩを実回路で構成されていない論理
シミュレーションモデル単体での論理シミュレーション
では異常がなく、そのＬＳＩの製造をしてからそのＬＳ
Ｉを前述のパッケージに搭載してシステムとしての機能
検証を行ったときに、機能不良となり、前記ＬＳＩの再
設計をする場合に比して、システム全体としての検証期
間の短縮を図ることができる。又、設計工数の削減とも
なる。
【００２６】なお、実回路３４は、開発されるＬＳＩの
中の機能の動作に要する時間が長く、計算機システム上
では確認できないほど長い場合に、前記機能対応回路部
分を搭載した回路として構成されてもよい。
中の機能の動作に要する時間が長く、計算機システム上
では確認できないほど長い場合に、前記機能対応回路部
分を搭載した回路として構成されてもよい。
【００２７】図７は、請求項２記載の発明の一実施例を
示す。この実施例は、図４及び図５に示す実施例におい
ては、実回路３４から出力され、インタフェース３３を
経て計算機システムの論理シミュレーションモデルへ供
給されるテストパターン信号を、論理シミュレーション
モデルのテストデータとして用いられたのを、期待値と
して論理シミュレーションモデルへ供給するようにした
ものである。即ち、計算機システムへのテストデータ
は、従来と同様にして供給し、そのテストデータに応答
して論理シミュレーションモデルから出力されて来る論
理シミュレートされた結果のデータと、実回路３４から
インタフェース３３を経て供給される期待値とを計算機
システムで比較することにより、論理シミュレーション
モデルと実回路とを含んだシステムの機能検証を行うこ
とができる。
示す。この実施例は、図４及び図５に示す実施例におい
ては、実回路３４から出力され、インタフェース３３を
経て計算機システムの論理シミュレーションモデルへ供
給されるテストパターン信号を、論理シミュレーション
モデルのテストデータとして用いられたのを、期待値と
して論理シミュレーションモデルへ供給するようにした
ものである。即ち、計算機システムへのテストデータ
は、従来と同様にして供給し、そのテストデータに応答
して論理シミュレーションモデルから出力されて来る論
理シミュレートされた結果のデータと、実回路３４から
インタフェース３３を経て供給される期待値とを計算機
システムで比較することにより、論理シミュレーション
モデルと実回路とを含んだシステムの機能検証を行うこ
とができる。
【００２８】このような機能検証を行うことができるか
ら、この実施例においても、検証期間の短縮のほか、設
計工数の削減も達成することができる。図７において、
計算機システム３０は、図２の論理シミュレータ２に対
応し、インタフェース３３は、図２のインタフェース６
に対応する。実回路３４は、図２のパッケージ４に対応
する。
ら、この実施例においても、検証期間の短縮のほか、設
計工数の削減も達成することができる。図７において、
計算機システム３０は、図２の論理シミュレータ２に対
応し、インタフェース３３は、図２のインタフェース６
に対応する。実回路３４は、図２のパッケージ４に対応
する。
【００２９】図８は、請求項３乃至請求項５記載の発明
の一実施例を示す。この実施例は、計算機システム上の
論理シミュレーションモデルに強制的に特異状態を発生
させて機能検証を行う実施例を示す。特異状態とは、通
常の論理シミュレーションモデルでは起こり得ない状態
をいう。論理シミュレーションモデルへの強制的特異状
態は、論理シミュレーションモデルで発生するシミュレ
ーション要素のデータビット（内部状態）をＲＡＭ８０
に記憶させ、この記憶されたデータビットを論理シミュ
レーションモデルの特定のシミュレーション要素（例え
ば、記憶素子）へ入力させることで発生させることがで
きる。
の一実施例を示す。この実施例は、計算機システム上の
論理シミュレーションモデルに強制的に特異状態を発生
させて機能検証を行う実施例を示す。特異状態とは、通
常の論理シミュレーションモデルでは起こり得ない状態
をいう。論理シミュレーションモデルへの強制的特異状
態は、論理シミュレーションモデルで発生するシミュレ
ーション要素のデータビット（内部状態）をＲＡＭ８０
に記憶させ、この記憶されたデータビットを論理シミュ
レーションモデルの特定のシミュレーション要素（例え
ば、記憶素子）へ入力させることで発生させることがで
きる。
【００３０】図８において、計算機システム３０は、図
３の論理シミュレータ２に対応し、実回路３４は、図３
のパッケージ４に対応する。インタフェース３３は、図
３のインタフェース６に対応する。
３の論理シミュレータ２に対応し、実回路３４は、図３
のパッケージ４に対応する。インタフェース３３は、図
３のインタフェース６に対応する。
【００３１】その例を示したのが、図８である。二点鎖
線で囲まれた部分８２は、シミュレートされる論理シミ
ュレーションモデルの例を示しており、その論理シミュ
レーションモデルを回路化して示したものが図８であ
る。この回路図内のフリップフロップ回路（ＦＦ）８
４，８６、８８は、１つの論理シミュレーションモデル
を示し、セレクタ９０は、前述した特定の回路へ特異状
態を入力させるためのセレクタである。特異状態にない
通常の動作状態においては、セレクタ９０は、線９２上
の信号によりフリップフロップ回路８４の出力信号をフ
リップフロップ回路８６へ供給するように動作し、特異
状態の入力のときには、セレクタ９０をＲＡＭ８０の出
力側に切り換える信号が計算機システム内で発生される
ように構成されている。特異状態への切り換えは、計算
機システム上で検証したい状態が発生するとき論理シミ
ュレーションモデルを動作させ、シミュレートの検証を
行う。
線で囲まれた部分８２は、シミュレートされる論理シミ
ュレーションモデルの例を示しており、その論理シミュ
レーションモデルを回路化して示したものが図８であ
る。この回路図内のフリップフロップ回路（ＦＦ）８
４，８６、８８は、１つの論理シミュレーションモデル
を示し、セレクタ９０は、前述した特定の回路へ特異状
態を入力させるためのセレクタである。特異状態にない
通常の動作状態においては、セレクタ９０は、線９２上
の信号によりフリップフロップ回路８４の出力信号をフ
リップフロップ回路８６へ供給するように動作し、特異
状態の入力のときには、セレクタ９０をＲＡＭ８０の出
力側に切り換える信号が計算機システム内で発生される
ように構成されている。特異状態への切り換えは、計算
機システム上で検証したい状態が発生するとき論理シミ
ュレーションモデルを動作させ、シミュレートの検証を
行う。
【００３２】前記特異状態は、例えば実回路３４で生成
されるテストパターン信号（データ）が図９の(1) に示
すような信号であったとし、論理シミュレーションモデ
ルのフリップフロップ回路８６の出力データＤ３（図９
の(3) 参照) をインタフェース３４を経てＲＡＭ８０に
記憶し、その次のクロック時刻にＲＡＭ８０から読み出
してセレクタ９０を経てフリップフロップ回路８６に読
み込むようにすることにより、論理シミュレーションモ
デル内に発生させることができる。
されるテストパターン信号（データ）が図９の(1) に示
すような信号であったとし、論理シミュレーションモデ
ルのフリップフロップ回路８６の出力データＤ３（図９
の(3) 参照) をインタフェース３４を経てＲＡＭ８０に
記憶し、その次のクロック時刻にＲＡＭ８０から読み出
してセレクタ９０を経てフリップフロップ回路８６に読
み込むようにすることにより、論理シミュレーションモ
デル内に発生させることができる。
【００３３】このようにして特異状態を発生させると、
論理シミュレーションモデルから出力されて実回路の比
較部３４Ｃへ入力されるシミュレート結果の信号は、図
９の(3) のようになるから、図９の(4) に示すように、
エラーカウンタ７４のカウントアップ動作が生ぜしめら
れる。これにより、論理シミュレーションモデルは正常
に動作しているという検証を行い得る。又、前述のよう
な特異状態を発生させたときに、エラーカウンタ７４が
カウンタアップ動作をしないということは、論理シミュ
レーションモデルが異常動作しているという検証を行う
ことができる。
論理シミュレーションモデルから出力されて実回路の比
較部３４Ｃへ入力されるシミュレート結果の信号は、図
９の(3) のようになるから、図９の(4) に示すように、
エラーカウンタ７４のカウントアップ動作が生ぜしめら
れる。これにより、論理シミュレーションモデルは正常
に動作しているという検証を行い得る。又、前述のよう
な特異状態を発生させたときに、エラーカウンタ７４が
カウンタアップ動作をしないということは、論理シミュ
レーションモデルが異常動作しているという検証を行う
ことができる。
【００３４】前述のようにして、設計されたＬＳＩの論
理シミュレーションモデルの機能と、必要最小限の実回
路３４の機能との検証を同時に行うことができる。従っ
て、論理シミュレーションモデル単体での論理シミュレ
ーションでは異常がなく、そのＬＳＩの製造をしてから
そのＬＳＩを前述のパッケージに搭載してシステムとし
ての機能検証を行ったときに、機能不良となり、そのＬ
ＳＩの再設計をする場合に比して、システム全体として
の検証期間の短縮を図ることができる。又、設計工数の
削減ともなる。
理シミュレーションモデルの機能と、必要最小限の実回
路３４の機能との検証を同時に行うことができる。従っ
て、論理シミュレーションモデル単体での論理シミュレ
ーションでは異常がなく、そのＬＳＩの製造をしてから
そのＬＳＩを前述のパッケージに搭載してシステムとし
ての機能検証を行ったときに、機能不良となり、そのＬ
ＳＩの再設計をする場合に比して、システム全体として
の検証期間の短縮を図ることができる。又、設計工数の
削減ともなる。
【００３５】
【発明の効果】以上説明したように本発明によれば、設
計されたＬＳＩの論理シミュレーションモデルと、パッ
ケージ上に搭載された検証対象の外部論理回路、又はＬ
ＳＩとの同時検証を行うことができる。従って、検証に
要する時間は短縮され、設計されたＬＳＩをシステムに
組み込むまでの工数の削減となる。
計されたＬＳＩの論理シミュレーションモデルと、パッ
ケージ上に搭載された検証対象の外部論理回路、又はＬ
ＳＩとの同時検証を行うことができる。従って、検証に
要する時間は短縮され、設計されたＬＳＩをシステムに
組み込むまでの工数の削減となる。
【００３６】又、論理シミュレーションモデルのシミュ
レーション要素に特異状態を生成して論理シミュレーシ
ョンモデルと検証対象の外部論理回路、又はＬＳＩとの
同時検証を行うことができる。この場合にも、検証時間
の短縮及び工数の削減を達成することができる。
レーション要素に特異状態を生成して論理シミュレーシ
ョンモデルと検証対象の外部論理回路、又はＬＳＩとの
同時検証を行うことができる。この場合にも、検証時間
の短縮及び工数の削減を達成することができる。
【図１】請求項１記載の発明の原理ブロック図である。
【図２】請求項２記載の発明の原理ブロック図である。
【図３】請求項３乃至請求項５記載の発明の原理ブロッ
ク図である。
ク図である。
【図４】請求項１記載の発明の一実施例を示す図であ
る。
る。
【図５】図４に示す実回路の詳細図である。
【図６】図４に示す実施例の動作タイミングチャートで
ある。
ある。
【図７】請求項２記載の発明の一実施例を示す図であ
る。
る。
【図８】請求項３乃至請求項５記載の発明の一実施例を
示す図である。
示す図である。
【図９】図８に示す実施例の動作タイミングチャートで
ある。
ある。
２ 論理シミュレータ ４ パッケージ ６ インタフェース ８ 記憶装置 ３０ 計算機システム ３２ インタフェース ３３ インタフェース ３４ 実回路 ３６ パターン発生器 ８０ 記憶装置 ８２ 論理シミュレーションモデル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/26 ３１０
Claims (5)
- 【請求項１】 ゲートレベル記述、又は機能レベル記述
形式で構成されるシミュレーション対象ＬＳＩの論理シ
ミュレーションモデルを計算機システム上で実行する論
理シミュレータと、 前記検証対象を構成する外部論理回路、又はＬＳＩを搭
載するパッケージと、 前記論理シミュレータと前記パッケージの外部論理回
路、又はＬＳＩとを接続するインタフェースとを設け、 前記パッケージの外部論理回路、又はＬＳＩからテスト
パターンデータを前記インタフェースを介して前記論理
シミュレータへ供給し、前記論理シミュレーションモデ
ルについてのシミュレート結果のデータにより、前記パ
ッケージの外部論理回路、又はＬＳＩを動作させること
から前記論理シミュレーションモデル及び前記パッケー
ジの外部論理回路、又はＬＳＩの動作検証を行うことを
特徴とする論理シミュレーション装置。 - 【請求項２】 請求項１記載の論理シミュレーション装
置において、 前記パッケージ上の外部論理回路、又はＬＳＩと前記論
理シミュレーションモデルとが論理的に等価に構成さ
れ、前記論理シミュレーションモデルへ予め決められた
テストデータを供給して得られるシミュレート結果のデ
ータと、該シミュレートのための期待値として前記パッ
ケージ上の外部論理回路、又はＬＳＩから出力されるデ
ータとの比較を行うことにより、前記論理シミュレーシ
ョンモデル及び前記パッケージの外部論理回路、又はＬ
ＳＩの動作検証を行うことを特徴とする論理シミュレー
ション装置。 - 【請求項３】 請求項１記載の論理シミュレーション装
置において、 前記論理シミュレーションモデルの予め決められたシミ
ュレーション要素の出力データを前記インタフェースを
経て記憶装置に読み込み、該読み込んだ出力データを前
記論理シミュレーションモデルでシミュレートされる所
定のシミュレーション要素へ入力させ、前記論理シミュ
レーションモデルについてのシミュレート結果のデータ
により、前記パッケージの外部論理回路、又はＬＳＩを
動作させることから前記論理シミュレーションモデル及
び前記パッケージの外部論理回路、又はＬＳＩの動作検
証を行うことを特徴とする論理シミュレーション装置。 - 【請求項４】 請求項３記載の論理シミュレーション装
置において、 前記記憶装置を計算機システム上のファイルとしたこと
を特徴とする論理シミュレーション装置。 - 【請求項５】 請求項３、又は請求項４記載の論理シミ
ュレーション装置において、 前記記憶したシミュレーション要素の出力データを前記
論理シミュレーションモデルの動作検証中に前記論理シ
ミュレーションモデルの予め決められたシミュレーショ
ン要素に入力させ、前記論理シミュレーションモデルに
ついてのシミュレート結果のデータにより、前記パッケ
ージの外部論理回路、又はＬＳＩを動作させることから
前記論理シミュレーションモデル及び前記パッケージの
外部論理回路、又はＬＳＩの動作検証を行うことを特徴
とする論理シミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6199504A JPH0863510A (ja) | 1994-08-24 | 1994-08-24 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6199504A JPH0863510A (ja) | 1994-08-24 | 1994-08-24 | 論理シミュレーション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863510A true JPH0863510A (ja) | 1996-03-08 |
Family
ID=16408925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6199504A Withdrawn JPH0863510A (ja) | 1994-08-24 | 1994-08-24 | 論理シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863510A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010050188A1 (ja) * | 2008-10-27 | 2010-05-06 | 日本電気株式会社 | 半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システム |
| CN112819968A (zh) * | 2021-01-22 | 2021-05-18 | 北京智能车联产业创新中心有限公司 | 基于混合现实的自动驾驶车辆的测试方法和装置 |
-
1994
- 1994-08-24 JP JP6199504A patent/JPH0863510A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010050188A1 (ja) * | 2008-10-27 | 2010-05-06 | 日本電気株式会社 | 半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システム |
| US8341579B2 (en) | 2008-10-27 | 2012-12-25 | Nec Corporation | Method, apparatus, and system for analyzing operation of semiconductor integrated circuits |
| JP5429889B2 (ja) * | 2008-10-27 | 2014-02-26 | 日本電気株式会社 | 半導体集積回路の動作解析方法、動作解析装置、動作解析プログラム及び動作解析システム |
| CN112819968A (zh) * | 2021-01-22 | 2021-05-18 | 北京智能车联产业创新中心有限公司 | 基于混合现实的自动驾驶车辆的测试方法和装置 |
| CN112819968B (zh) * | 2021-01-22 | 2024-04-02 | 北京智能车联产业创新中心有限公司 | 基于混合现实的自动驾驶车辆的测试方法和装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |