JPH0864551A - 導体および半導体装置の製造方法 - Google Patents
導体および半導体装置の製造方法Info
- Publication number
- JPH0864551A JPH0864551A JP7137715A JP13771595A JPH0864551A JP H0864551 A JPH0864551 A JP H0864551A JP 7137715 A JP7137715 A JP 7137715A JP 13771595 A JP13771595 A JP 13771595A JP H0864551 A JPH0864551 A JP H0864551A
- Authority
- JP
- Japan
- Prior art keywords
- nitrogen
- containing metal
- forming
- film
- sputtering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/019—Contacts of silicides
Landscapes
- Electrodes Of Semiconductors (AREA)
- Physical Vapour Deposition (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体サリサイド処理における集塊および転
移を防止する。 【構成】 半導体基板５上にドープ・ポリシリコン層を
形成し、ドープ・ポリシリコン層をパターニングして導
体２０を形成し、導体上に窒素含有金属膜４０を形成
し、窒素含有金属膜を窒素含有金属シリサイド膜４５に
変え、窒素含有金属シリサイド膜に含まれる窒素によっ
てこのシリサイド膜の熱安定性を改善する。
移を防止する。 【構成】 半導体基板５上にドープ・ポリシリコン層を
形成し、ドープ・ポリシリコン層をパターニングして導
体２０を形成し、導体上に窒素含有金属膜４０を形成
し、窒素含有金属膜を窒素含有金属シリサイド膜４５に
変え、窒素含有金属シリサイド膜に含まれる窒素によっ
てこのシリサイド膜の熱安定性を改善する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体の製造方
法に関し、特に半導体サリサイド処理に関し、さらに半
導体サリサイド処理における集塊（ａｇｇｌｏｍｅｒａ
ｔｉｏｎ）と転移（ｉｎｖｅｒｓｉｏｎ）の防止に関す
る。また、この出願は、米国特許出願第０８／２８２６
８１号明細書に関連している。
法に関し、特に半導体サリサイド処理に関し、さらに半
導体サリサイド処理における集塊（ａｇｇｌｏｍｅｒａ
ｔｉｏｎ）と転移（ｉｎｖｅｒｓｉｏｎ）の防止に関す
る。また、この出願は、米国特許出願第０８／２８２６
８１号明細書に関連している。
【０００２】
【従来の技術】進歩した半導体リソグラフィおよびエッ
チング処理の使用は、半導体デバイスの寸法の縮小およ
びそれに伴ってデバイス動作速度の増大を可能にした。
しかしながら、寸法の縮小は、相互接続領域の断面積を
対応して減少させ、それゆえ、材料と回路パラメータの
両方から生じる相互接続時間遅延を増大させる。相互接
続時間遅延の増大に対する１つの解決法は、ドープされ
た多結晶シリコンの上部に金属シリサイド層を設けて、
多結晶シリコン相互接続のシート抵抗を低下させ、回路
速度を増大させることである（米国特許第４１８０５９
６号明細書参照）。
チング処理の使用は、半導体デバイスの寸法の縮小およ
びそれに伴ってデバイス動作速度の増大を可能にした。
しかしながら、寸法の縮小は、相互接続領域の断面積を
対応して減少させ、それゆえ、材料と回路パラメータの
両方から生じる相互接続時間遅延を増大させる。相互接
続時間遅延の増大に対する１つの解決法は、ドープされ
た多結晶シリコンの上部に金属シリサイド層を設けて、
多結晶シリコン相互接続のシート抵抗を低下させ、回路
速度を増大させることである（米国特許第４１８０５９
６号明細書参照）。
【０００３】サリサイド（ｓａｌｉｃｉｄｅ：ｓｅｌｆ
−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）処理において、
ポリシリコンをウエハ上に付着し、ゲート電極構造をパ
ターン形成し、次に、絶縁側壁スペーサを形成してゲー
ト電極構造の側壁を不動体化する。次に、ドーパントが
注入されてウエハ内にソースおよびドレイン領域を形成
し、ドーパントは高温アニールによって電気的に活性化
される。次に、金属薄膜がウエハ全体を覆って付着さ
れ、そして、金属を、露出したシリコンと選択的に反応
させて、ソース、ゲートおよびドレイン・シリコンを覆
うシリサイド・コンタクトを形成するように、ウエハ
は、例えば窒素雰囲気中で加熱される。加熱の際に、絶
縁側壁スペーサを覆う金属は、金属窒化物に変えられ、
金属窒化物は、選択的にエッチングされ、除去される。
次に、高温アニールが用いられ、シリサイドの抵抗率を
減少させる。
−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）処理において、
ポリシリコンをウエハ上に付着し、ゲート電極構造をパ
ターン形成し、次に、絶縁側壁スペーサを形成してゲー
ト電極構造の側壁を不動体化する。次に、ドーパントが
注入されてウエハ内にソースおよびドレイン領域を形成
し、ドーパントは高温アニールによって電気的に活性化
される。次に、金属薄膜がウエハ全体を覆って付着さ
れ、そして、金属を、露出したシリコンと選択的に反応
させて、ソース、ゲートおよびドレイン・シリコンを覆
うシリサイド・コンタクトを形成するように、ウエハ
は、例えば窒素雰囲気中で加熱される。加熱の際に、絶
縁側壁スペーサを覆う金属は、金属窒化物に変えられ、
金属窒化物は、選択的にエッチングされ、除去される。
次に、高温アニールが用いられ、シリサイドの抵抗率を
減少させる。
【０００４】金属シリサイド層の付加は、シート抵抗を
減少させ、そのために回路速度を増大させる。しかしな
がら、以下に述べられている理由のために、金属シリサ
イドが、次のアニーリングの際に熱安定性を示すことが
必要である。
減少させ、そのために回路速度を増大させる。しかしな
がら、以下に述べられている理由のために、金属シリサ
イドが、次のアニーリングの際に熱安定性を示すことが
必要である。
【０００５】主要な技術的問題は、高温アニーリング、
すなわち、約８００℃よりも高い温度のアニーリングに
おける金属シリサイドの集塊である。集塊は、金属シリ
サイド膜がシリコン拡散と結晶粒成長によって生じた不
連続性を有する状態である。上昇した温度では、金属シ
リサイド内および金属シリサイド下のシリコンは拡散
し、最後には合体して、元の金属シリサイド膜の連続性
を壊す大きなシリコン粒子を形成する。したがって、集
塊したシリサイドで構成された狭い導体は、平均シート
抵抗の大きな増加を示しがちである。これに関して、シ
リサイドが、ラインの幅全体にわたって形成されている
ならば、金属シリサイド膜の局部的な破壊は、非常に高
い抵抗を有することがある。このように、低抵抗シリサ
イド導体を必要とする高速回路応用では、集塊は、性能
低下または完全な機能欠陥を生じる。
すなわち、約８００℃よりも高い温度のアニーリングに
おける金属シリサイドの集塊である。集塊は、金属シリ
サイド膜がシリコン拡散と結晶粒成長によって生じた不
連続性を有する状態である。上昇した温度では、金属シ
リサイド内および金属シリサイド下のシリコンは拡散
し、最後には合体して、元の金属シリサイド膜の連続性
を壊す大きなシリコン粒子を形成する。したがって、集
塊したシリサイドで構成された狭い導体は、平均シート
抵抗の大きな増加を示しがちである。これに関して、シ
リサイドが、ラインの幅全体にわたって形成されている
ならば、金属シリサイド膜の局部的な破壊は、非常に高
い抵抗を有することがある。このように、低抵抗シリサ
イド導体を必要とする高速回路応用では、集塊は、性能
低下または完全な機能欠陥を生じる。
【０００６】したがって、デバイス製造方法の目的は、
低抵抗シリサイドが形成され、集塊を生じない熱処理ウ
ィンドウを確立することである。この処理ウィンドウ
は、不完全なシリサイドの転化または集塊を生じること
なく温度と時間変化に対応するために十分に大きくなけ
ればならない。例えばＰ+ ドープ・ポリシリコン上にチ
タン・シリサイド（ＴｉＳｉ2 ）を形成するときに、特
に問題となる。Ｐ+ ドープ・ポリシリコン上に低抵抗率
のＣ５４ ＴｉＳｉ2 を形成するための活性化エネルギ
ーは、ドープされていないポリシリコン上に低抵抗率の
Ｃ５４ ＴｉＳｉ2 を形成するための活性化エネルギー
よりも高く、この増大した活性化エネルギーは、製造処
理ウィンドウをさらに小さくする。
低抵抗シリサイドが形成され、集塊を生じない熱処理ウ
ィンドウを確立することである。この処理ウィンドウ
は、不完全なシリサイドの転化または集塊を生じること
なく温度と時間変化に対応するために十分に大きくなけ
ればならない。例えばＰ+ ドープ・ポリシリコン上にチ
タン・シリサイド（ＴｉＳｉ2 ）を形成するときに、特
に問題となる。Ｐ+ ドープ・ポリシリコン上に低抵抗率
のＣ５４ ＴｉＳｉ2 を形成するための活性化エネルギ
ーは、ドープされていないポリシリコン上に低抵抗率の
Ｃ５４ ＴｉＳｉ2 を形成するための活性化エネルギー
よりも高く、この増大した活性化エネルギーは、製造処
理ウィンドウをさらに小さくする。
【０００７】関連したシリサイド導体の熱安定性の問題
は、Ｎ型またはＰ型ＭＯＳトランジスタのゲートに用い
られるポリ／シリサイド導体間で特に起こる。高温アニ
ールにより、集塊の状態は、シリサイドと下層ポリシリ
コンが位置を交換する“転移（ｉｎｖｅｒｓｉｏｎ）”
と呼ばれる状態に進展する。高温では、シリコンとシリ
サイドは反対方向に拡散し、最終的には、ＭＯＳデバイ
スの薄いゲートシリコン酸化物に接触するシリサイドを
生じる。シリサイド内の金属は、電圧印加による絶縁破
壊と偶発的な電流漏れを減少させるゲート酸化物を害す
る、即ちゲート酸化物の劣化を生じさせる傾向を有す
る。これは、高速応用またはＤＣ応用におけるデバイス
および回路の急速な故障を導く。この点に関しては、Ｔ
ｉＳｉ2 サリサイド導体の物理的解析は、欠陥場所にＣ
４９ ＴｉＳｉ2 相の存在を示した。これは、低抵抗Ｃ
５４相への不完全転化が、高温における転移プロセスを
助けることを示唆している。集塊と転移は、通常一緒に
起こり、後者は、より高温なおよび／または長時間のア
ニール温度を必要とする。
は、Ｎ型またはＰ型ＭＯＳトランジスタのゲートに用い
られるポリ／シリサイド導体間で特に起こる。高温アニ
ールにより、集塊の状態は、シリサイドと下層ポリシリ
コンが位置を交換する“転移（ｉｎｖｅｒｓｉｏｎ）”
と呼ばれる状態に進展する。高温では、シリコンとシリ
サイドは反対方向に拡散し、最終的には、ＭＯＳデバイ
スの薄いゲートシリコン酸化物に接触するシリサイドを
生じる。シリサイド内の金属は、電圧印加による絶縁破
壊と偶発的な電流漏れを減少させるゲート酸化物を害す
る、即ちゲート酸化物の劣化を生じさせる傾向を有す
る。これは、高速応用またはＤＣ応用におけるデバイス
および回路の急速な故障を導く。この点に関しては、Ｔ
ｉＳｉ2 サリサイド導体の物理的解析は、欠陥場所にＣ
４９ ＴｉＳｉ2 相の存在を示した。これは、低抵抗Ｃ
５４相への不完全転化が、高温における転移プロセスを
助けることを示唆している。集塊と転移は、通常一緒に
起こり、後者は、より高温なおよび／または長時間のア
ニール温度を必要とする。
【０００８】現在のＵＬＳＩ製造プロセスでは、急速熱
アニーリング（ＲＴＡ）を利用し、高温とより短いアニ
ーリング時間の使用を許容することによって低抵抗率の
シリサイド膜に対する処理ウィンドウを拡大する。ＲＴ
Ａで達成できる、より高温のアニーリング温度は、変換
率を変え、低抵抗シリサイドの形成を改良する。短いア
ニーリング時間は、集塊の傾向を減少させる。しかしな
がら、ＲＴＡの限界は、ライン幅および拡散が０．５μ
ｍ以下に減少すると、集塊のない低抵抗率のシリサイド
の形成に対する処理ウィンドウが消滅するということで
ある。
アニーリング（ＲＴＡ）を利用し、高温とより短いアニ
ーリング時間の使用を許容することによって低抵抗率の
シリサイド膜に対する処理ウィンドウを拡大する。ＲＴ
Ａで達成できる、より高温のアニーリング温度は、変換
率を変え、低抵抗シリサイドの形成を改良する。短いア
ニーリング時間は、集塊の傾向を減少させる。しかしな
がら、ＲＴＡの限界は、ライン幅および拡散が０．５μ
ｍ以下に減少すると、集塊のない低抵抗率のシリサイド
の形成に対する処理ウィンドウが消滅するということで
ある。
【０００９】他の製造プロセスでは、シリサイド膜の厚
さを増大させて、膜が集塊する傾向を抑制している。し
かしながら、０．５μｍ以下の構造に関しては、非常に
厚いシリサイド膜は、次の絶縁体充填付着の可能性を困
難にする大きいアスペクト比を与える。
さを増大させて、膜が集塊する傾向を抑制している。し
かしながら、０．５μｍ以下の構造に関しては、非常に
厚いシリサイド膜は、次の絶縁体充填付着の可能性を困
難にする大きいアスペクト比を与える。
【００１０】さらに他の製造プロセスは、アニーリング
温度を８５０℃以下に制限して、全体的熱供給を制限し
ている。
温度を８５０℃以下に制限して、全体的熱供給を制限し
ている。
【００１１】したがって、低抵抗シリサイドの形成を促
進し、高温アニーリングの際に膜の集塊を防ぐのが望ま
しい。さらに、シリサイド構造を製造する方法は、高融
点金属または金属シリサイドの金属原子が、次の加熱処
理の際にポリシリコンを介しておよびゲート酸化物内に
拡散するのを防ぐことが必要である。
進し、高温アニーリングの際に膜の集塊を防ぐのが望ま
しい。さらに、シリサイド構造を製造する方法は、高融
点金属または金属シリサイドの金属原子が、次の加熱処
理の際にポリシリコンを介しておよびゲート酸化物内に
拡散するのを防ぐことが必要である。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的は、改良された半導体サリサイド処理を提供するこ
とにある。
目的は、改良された半導体サリサイド処理を提供するこ
とにある。
【００１３】本発明の他の目的は、ゲート電極を形成す
る改良された半導体サリサイド処理を提供することにあ
る。
る改良された半導体サリサイド処理を提供することにあ
る。
【００１４】本発明のさらに他の目的は、熱安定性を増
大させた金属シリサイド膜を生じる半導体サリサイド処
理を提供することにある。
大させた金属シリサイド膜を生じる半導体サリサイド処
理を提供することにある。
【００１５】本発明のさらに他の目的は、金属シリサイ
ドの崩壊を抑制し、それによって、集塊による薄膜のシ
ート抵抗の増大を抑制することにある。
ドの崩壊を抑制し、それによって、集塊による薄膜のシ
ート抵抗の増大を抑制することにある。
【００１６】本発明のさらに他の目的は、転移の発生を
防ぐ半導体サリサイド処理を提供することにある。
防ぐ半導体サリサイド処理を提供することにある。
【００１７】
【課題を解決するための手段】本発明の上記目的および
他の目的を果たすため、導体を製造する方法は、半導体
基板上にドープ・ポリシリコン層を形成する工程と、ド
ープ・ポリシリコン層をパターニングして導体を形成す
る工程と、導体上に窒素含有金属膜を形成する工程と、
窒素含有金属膜を窒素含有金属シリサイド膜に変える工
程とを含み、窒素含有金属シリサイド膜に含まれる窒素
がこのシリサイド膜の熱安定性を改善する。
他の目的を果たすため、導体を製造する方法は、半導体
基板上にドープ・ポリシリコン層を形成する工程と、ド
ープ・ポリシリコン層をパターニングして導体を形成す
る工程と、導体上に窒素含有金属膜を形成する工程と、
窒素含有金属膜を窒素含有金属シリサイド膜に変える工
程とを含み、窒素含有金属シリサイド膜に含まれる窒素
がこのシリサイド膜の熱安定性を改善する。
【００１８】
【実施例】図１において、しきい値電圧を制御するため
に通常のイオン注入が基板５に実施され、次に、ゲート
酸化物膜１０が基板５上に形成される。ゲート酸化物膜
１０は、例えば約８０〜１００オングストロームの厚さ
を有している。必要な場合には、デバイスを分離するた
めの素子分離領域１２を基板５に通常のように形成する
こともできる。次の工程では、ポリシリコン層１５が、
約１００〜２００ｎｍの厚さまで付着され、続いて、仕
事関数を安定させる濃度に通常のイオン注入（Ｎ+ に対
し砒素またはリン、またはＰ+ に対しホウ素）が行われ
る。次に、イオン注入されたポリシリコン層１５を、例
えば約９００℃の温度でアニールして、ドーパントを拡
散し、活性化する。
に通常のイオン注入が基板５に実施され、次に、ゲート
酸化物膜１０が基板５上に形成される。ゲート酸化物膜
１０は、例えば約８０〜１００オングストロームの厚さ
を有している。必要な場合には、デバイスを分離するた
めの素子分離領域１２を基板５に通常のように形成する
こともできる。次の工程では、ポリシリコン層１５が、
約１００〜２００ｎｍの厚さまで付着され、続いて、仕
事関数を安定させる濃度に通常のイオン注入（Ｎ+ に対
し砒素またはリン、またはＰ+ に対しホウ素）が行われ
る。次に、イオン注入されたポリシリコン層１５を、例
えば約９００℃の温度でアニールして、ドーパントを拡
散し、活性化する。
【００１９】次に、ポリシリコン層１５は、パターニン
グされて１つ以上のゲート電極構造２０が形成される。
次に、絶縁側壁スペーサ２５が、不動体化のためにゲー
ト電極構造２０の側壁に形成され、そして、適当なドー
パントが、基板５に注入され、ソース領域３０およびド
レイン領域３５を形成するために電気的に活性化され
る。
グされて１つ以上のゲート電極構造２０が形成される。
次に、絶縁側壁スペーサ２５が、不動体化のためにゲー
ト電極構造２０の側壁に形成され、そして、適当なドー
パントが、基板５に注入され、ソース領域３０およびド
レイン領域３５を形成するために電気的に活性化され
る。
【００２０】次の工程では、窒素含有（ｎｉｔｒｏｇｅ
ｎ−ｅｎｒｉｃｈｅｄ）金属薄膜４０が、ゲート電極構
造２０上と、ソース領域３０およびドレイン領域３５を
覆って基板５上とに形成される。一般に、窒素含有金属
薄膜４０は、Ｗ，Ｔｉ，Ｔａまたは他の適当な高融点金
属よりなる。さらに、窒素含有金属薄膜４０は、通常、
約１５０〜３００オングストロームの厚さで形成され、
１〜３原子％の窒素を含むのが好適である。金属のみ
が、露出したシリコンと反応するので、金属は、絶縁側
壁スペーサ２５上に膜を形成しないことに注目すべきで
ある。
ｎ−ｅｎｒｉｃｈｅｄ）金属薄膜４０が、ゲート電極構
造２０上と、ソース領域３０およびドレイン領域３５を
覆って基板５上とに形成される。一般に、窒素含有金属
薄膜４０は、Ｗ，Ｔｉ，Ｔａまたは他の適当な高融点金
属よりなる。さらに、窒素含有金属薄膜４０は、通常、
約１５０〜３００オングストロームの厚さで形成され、
１〜３原子％の窒素を含むのが好適である。金属のみ
が、露出したシリコンと反応するので、金属は、絶縁側
壁スペーサ２５上に膜を形成しないことに注目すべきで
ある。
【００２１】好適な実施例では、窒素含有金属薄膜４０
は、スパッタ付着によって形成される。本発明によれ
ば、窒素が、スパッタ処理プラズマと混合されて、窒素
含有スパッタ処理プラズマが形成される。次に、スパッ
タ付着処理は、窒素含有スパッタ処理プラズマのイオン
によって金属ターゲットへの衝撃を与え、金属ターゲッ
トから分子を蒸発させる。これにより、窒素含有スパッ
タ処理プラズマの窒素を、金属ターゲットから蒸発した
分子と混合させて、窒素含有金属薄膜４０を形成する。
は、スパッタ付着によって形成される。本発明によれ
ば、窒素が、スパッタ処理プラズマと混合されて、窒素
含有スパッタ処理プラズマが形成される。次に、スパッ
タ付着処理は、窒素含有スパッタ処理プラズマのイオン
によって金属ターゲットへの衝撃を与え、金属ターゲッ
トから分子を蒸発させる。これにより、窒素含有スパッ
タ処理プラズマの窒素を、金属ターゲットから蒸発した
分子と混合させて、窒素含有金属薄膜４０を形成する。
【００２２】製造可能性の点から、スパッタ処理プラズ
マへの窒素の添加または混入は、次のようにして行われ
る。通常のＤＣマグネトロン・スパッタ付着装置が使用
でき、アルゴン・プラズマがスパッタ処理プラズマとし
て一般に用いられる。窒素は、校正されたマスフロー・
コントローラを介して与えられる。典型的なスパッタリ
ング条件は、約６ミリトルのスパッタリング・プラズマ
圧力で２２２０ワット（ＤＣ）パワー、および１００℃
〜３００℃の範囲に設定されたウエハ・チャック温度を
含んでいる。得られた金属薄膜に約１原子％〜約３原子
％の窒素を混入するためには、スパッタリング処理の際
に、約０．５原子％〜約３原子％の窒素が、スパッタ処
理アルゴン・プラズマと混合され、アルゴン窒素プラズ
マを形成する。アルゴン窒素プラズマは、アルゴン・プ
ラズマと同じ条件のもとで、イグナイト（ｉｇｎｉｔ
ｅ）され、窒素含有金属薄膜４０を形成する。
マへの窒素の添加または混入は、次のようにして行われ
る。通常のＤＣマグネトロン・スパッタ付着装置が使用
でき、アルゴン・プラズマがスパッタ処理プラズマとし
て一般に用いられる。窒素は、校正されたマスフロー・
コントローラを介して与えられる。典型的なスパッタリ
ング条件は、約６ミリトルのスパッタリング・プラズマ
圧力で２２２０ワット（ＤＣ）パワー、および１００℃
〜３００℃の範囲に設定されたウエハ・チャック温度を
含んでいる。得られた金属薄膜に約１原子％〜約３原子
％の窒素を混入するためには、スパッタリング処理の際
に、約０．５原子％〜約３原子％の窒素が、スパッタ処
理アルゴン・プラズマと混合され、アルゴン窒素プラズ
マを形成する。アルゴン窒素プラズマは、アルゴン・プ
ラズマと同じ条件のもとで、イグナイト（ｉｇｎｉｔ
ｅ）され、窒素含有金属薄膜４０を形成する。
【００２３】ゲート電極構造２０とソース領域３０とド
レイン領域３５とを覆って設けられた窒素含有金属薄膜
４０は、次に、窒素含有金属シリサイド層４５に変換さ
れる。このような変換は、金属薄膜４０と素子分離領域
１２または側壁スペーサ２５との間では起こらない。
レイン領域３５とを覆って設けられた窒素含有金属薄膜
４０は、次に、窒素含有金属シリサイド層４５に変換さ
れる。このような変換は、金属薄膜４０と素子分離領域
１２または側壁スペーサ２５との間では起こらない。
【００２４】好適な実施例では、ゲート電極構造２０
と、ソース領域３０と、ドレイン領域３５とを覆ってい
る窒素含有金属薄膜４０は、窒素雰囲気中で固体反応に
よって窒素含有金属シリサイド４５に変えられ、素子分
離領域１２と、側壁スペーサ２５と、半導体基板５の他
の絶縁領域とを覆っている窒素含有金属薄膜４０は、金
属窒化物に変えられる。より具体的には、Ｔｉの場合に
は、窒素雰囲気中で６５０℃〜７００℃の温度で１０〜
６０秒間、急速熱アニーリングすることによってＴｉＳ
ｉ2 が形成される。アニールの際に形成された窒化チタ
ンは、ＮＨ4 ＯＨ／Ｈ2 Ｏ2 を用いて取り除かれる。次
に、第２の加熱処理が、１０秒間８５０℃の温度で行わ
れる。
と、ソース領域３０と、ドレイン領域３５とを覆ってい
る窒素含有金属薄膜４０は、窒素雰囲気中で固体反応に
よって窒素含有金属シリサイド４５に変えられ、素子分
離領域１２と、側壁スペーサ２５と、半導体基板５の他
の絶縁領域とを覆っている窒素含有金属薄膜４０は、金
属窒化物に変えられる。より具体的には、Ｔｉの場合に
は、窒素雰囲気中で６５０℃〜７００℃の温度で１０〜
６０秒間、急速熱アニーリングすることによってＴｉＳ
ｉ2 が形成される。アニールの際に形成された窒化チタ
ンは、ＮＨ4 ＯＨ／Ｈ2 Ｏ2 を用いて取り除かれる。次
に、第２の加熱処理が、１０秒間８５０℃の温度で行わ
れる。
【００２５】後のアニーリングの際に抑制された集塊と
転移の利点を得るためには、窒素含有金属シリサイド４
５は約１原子％〜３原子％の窒素を含むべきであること
が分かった。この点に関しては、上述したような１〜３
原子％の窒素を含んでいる窒素含有金属薄膜を金属シリ
サイドに変えることで、１〜３原子％の窒素を含む窒素
含有金属シリサイド４５を生じるであろう。
転移の利点を得るためには、窒素含有金属シリサイド４
５は約１原子％〜３原子％の窒素を含むべきであること
が分かった。この点に関しては、上述したような１〜３
原子％の窒素を含んでいる窒素含有金属薄膜を金属シリ
サイドに変えることで、１〜３原子％の窒素を含む窒素
含有金属シリサイド４５を生じるであろう。
【００２６】得られた窒素含有金属シリサイド層の組成
は、２００ｍｍのウエハに渡って１％の均一性を示す。
適切な条件では、高温（１０５０℃）アニーリングの際
に安定なシリサイド膜を形成するシリサイド中の窒素が
１〜３原子％のレベルへの一様な窒化を示す。
は、２００ｍｍのウエハに渡って１％の均一性を示す。
適切な条件では、高温（１０５０℃）アニーリングの際
に安定なシリサイド膜を形成するシリサイド中の窒素が
１〜３原子％のレベルへの一様な窒化を示す。
【００２７】シリサイド膜に混入される窒素は、長時間
の高温アニーリングの際にシリサイドを安定させる機能
を果たす。図２は、窒素が含有されない１００ｎｍのＴ
ｉＳｉ2 膜のシート抵抗（“制御”）が、シリサイド膜
の熱集塊のために急速に増大し始めることを示してい
る。膜全体に１．５原子％の窒素が混入された同じ厚さ
のＴｉＳｉ2 膜は、ほとんど集塊を示さず、高温（１０
５０℃）においてより強固な処理ウィンドウを表してい
る。シリサイド転移は、本発明したがって形成されたシ
リサイド膜に関しては、完全に抑制されている。したが
って、シリサイドへの窒素の添加は、シリサイド膜の熱
安定性を改善することが明らかにされた。
の高温アニーリングの際にシリサイドを安定させる機能
を果たす。図２は、窒素が含有されない１００ｎｍのＴ
ｉＳｉ2 膜のシート抵抗（“制御”）が、シリサイド膜
の熱集塊のために急速に増大し始めることを示してい
る。膜全体に１．５原子％の窒素が混入された同じ厚さ
のＴｉＳｉ2 膜は、ほとんど集塊を示さず、高温（１０
５０℃）においてより強固な処理ウィンドウを表してい
る。シリサイド転移は、本発明したがって形成されたシ
リサイド膜に関しては、完全に抑制されている。したが
って、シリサイドへの窒素の添加は、シリサイド膜の熱
安定性を改善することが明らかにされた。
【００２８】
【発明の効果】本発明によれば、半導体基板上にドープ
・ポリシリコン層を形成し、ドープ・ポリシリコン層を
パターニングして導体を形成し、導体上に窒素含有金属
膜を形成し、窒素含有金属膜を窒素含有金属シリサイド
膜に変えることで半導体装置を形成する。ここで窒素含
有金属シリサイド膜に含まれる窒素によって熱安定性が
改善され、半導体サリサイド処理における集塊および転
移を防止することが可能となった。
・ポリシリコン層を形成し、ドープ・ポリシリコン層を
パターニングして導体を形成し、導体上に窒素含有金属
膜を形成し、窒素含有金属膜を窒素含有金属シリサイド
膜に変えることで半導体装置を形成する。ここで窒素含
有金属シリサイド膜に含まれる窒素によって熱安定性が
改善され、半導体サリサイド処理における集塊および転
移を防止することが可能となった。
【図１】本発明にしたがって半導体サリサイド処理を用
いてゲート電極構造を製造する処理工程を示す図であ
る。
いてゲート電極構造を製造する処理工程を示す図であ
る。
【図２】制御膜と比較して本発明にしたがって製造され
た金属シリサイド膜の熱安定性を明らかにする総アニー
ル時間−抵抗特性を示す図である。
た金属シリサイド膜の熱安定性を明らかにする総アニー
ル時間−抵抗特性を示す図である。
５ 基板 １０ ゲート酸化物膜 １２ 素子分離領域 １５ ポリシリコン層 ２０ ゲート電極構造 ２５ 側壁スペーサ ３０ ソース領域 ３５ ドレイン領域 ４０ 窒素含有金属薄膜 ４５ 窒素含有金属シリサイド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンソニー・ジェイ・ユー アメリカ合衆国 ニューヨーク州 ポウク エイグ カニングハム レーン 57
Claims (12)
- 【請求項１】（ａ）半導体基板を設ける工程と、 （ｂ）前記半導体基板上にドープ・ポリシリコン層を形
成する工程と、 （ｃ）前記ドープ・ポリシリコン層をパターニングして
導体を形成する工程と、 （ｄ）前記導体上に窒素含有金属膜を形成する工程と、 （ｅ）前記窒素含有金属膜を窒素含有金属シリサイド膜
に変える工程と、を含む導体の製造方法。 - 【請求項２】前記工程（ｄ）は窒素含有スパッタ処理プ
ラズマを形成し、スパッタ付着する工程を含むことを特
徴とする請求項１記載の導体の製造方法。 - 【請求項３】０．５原子％〜３原子％の窒素が前記スパ
ッタ処理プラズマに混入されていることを特徴とする請
求項２記載の導体の製造方法。 - 【請求項４】前記スパッタ付着により形成された前記窒
素含有金属膜が１原子％〜３原子％の窒素を含んでいる
ことを特徴とする請求項２記載の導体の製造方法。 - 【請求項５】前記スパッタ処理プラズマがアルゴンを含
んでいることを特徴とする請求項２記載の導体の製造方
法。 - 【請求項６】工程（ｅ）が固体反応を含むことを特徴と
する請求項１記載の導体の製造方法。 - 【請求項７】（ａ）半導体基板を設ける工程と、 （ｂ）前記半導体基板上にゲート酸化物膜を形成する工
程と、 （ｃ）前記ゲート酸化物膜上にドープ・ポリシリコン層
を形成する工程と、 （ｄ）前記ドープ・ポリシリコン層およびゲート酸化物
膜をパターニングして側壁を有するゲート電極構造を形
成する工程と、 （ｅ）前記ゲート電極構造の前記側壁上に側壁スペーサ
を形成する工程と、 （ｆ）前記ゲート電極構造に隣接して前記半導体基板内
にソース領域およびドレイン領域を形成する工程と、 （ｇ）前記ゲート電極構造と、前記側壁スペーサと、前
記ソース領域およびドレイン領域上を含む前記半導体基
板との上に窒素含有金属膜を形成する工程と、 （ｈ）前記ゲート電極構造と前記ソース領域およびドレ
イン領域との上に形成された前記窒素含有金属膜を窒素
含有金属シリサイド膜に変える工程と、 （ｉ）前記窒素含有金属シリサイド膜を前記ゲート電極
構造と前記ソースおよびドレイン領域との上に残して半
導体デバイスを形成するように、前記半導体基板と前記
側壁スペーサとから窒素含有金属シリサイド膜を選択的
に除去する工程とを含む、ことを特徴とする半導体装置
の製造方法。 - 【請求項８】前記工程（ｇ）が窒素含有スパッタ処理プ
ラズマを形成し、スパッタ付着する工程を含むことを特
徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】０．５原子％〜３原子％の窒素が前記スパ
ッタ処理プラズマに混入されていることを特徴とする請
求項８記載の半導体装置の製造方法。 - 【請求項１０】前記スパッタ付着により形成された前記
窒素含有金属膜が１原子％〜３原子％の窒素を含んでい
ることを特徴とする請求項８記載の半導体装置の製造方
法。 - 【請求項１１】前記スパッタ処理プラズマがアルゴンを
含んでいることを特徴とする請求項８記載の半導体装置
の製造方法。 - 【請求項１２】前記工程（ｈ）が固体反応を含むことを
特徴とする請求項７記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/282,680 US5449631A (en) | 1994-07-29 | 1994-07-29 | Prevention of agglomeration and inversion in a semiconductor salicide process |
| US282680 | 1994-07-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864551A true JPH0864551A (ja) | 1996-03-08 |
| JP3195197B2 JP3195197B2 (ja) | 2001-08-06 |
Family
ID=23082650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13771595A Expired - Fee Related JP3195197B2 (ja) | 1994-07-29 | 1995-06-05 | 導体および半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5449631A (ja) |
| JP (1) | JP3195197B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5624869A (en) * | 1994-04-13 | 1997-04-29 | International Business Machines Corporation | Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen |
| US5518958A (en) * | 1994-07-29 | 1996-05-21 | International Business Machines Corporation | Prevention of agglomeration and inversion in a semiconductor polycide process |
| JP2751859B2 (ja) * | 1995-03-15 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0175030B1 (ko) * | 1995-12-07 | 1999-04-01 | 김광호 | 반도체 소자의 고내열 금속 배선 구조 및 그 형성 방법 |
| US5801098A (en) * | 1996-09-03 | 1998-09-01 | Motorola, Inc. | Method of decreasing resistivity in an electrically conductive layer |
| US6127249A (en) | 1997-02-20 | 2000-10-03 | Micron Technology, Inc. | Metal silicidation methods and methods for using same |
| JPH10284438A (ja) | 1997-04-02 | 1998-10-23 | Toshiba Corp | 半導体集積回路及びその製造方法 |
| US6001718A (en) * | 1997-09-30 | 1999-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a ternary compound low resistive electrode |
| US6242330B1 (en) * | 1997-12-19 | 2001-06-05 | Advanced Micro Devices, Inc. | Process for breaking silicide stringers extending between silicide areas of different active regions |
| US6265252B1 (en) | 1999-05-03 | 2001-07-24 | Vlsi Technology, Inc. | Reducing the formation of electrical leakage pathways during manufacture of an electronic device |
| DE19929307C1 (de) * | 1999-06-25 | 2000-11-09 | Siemens Ag | Verfahren zur Herstellung einer strukturierten Schicht und dadurch hergestellte Elektrode |
| US6649543B1 (en) * | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
| US6833329B1 (en) | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
| US6686298B1 (en) | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6660657B1 (en) | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
| US6878585B2 (en) | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
| US6723599B2 (en) | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| KR20080113858A (ko) * | 2007-06-26 | 2008-12-31 | 주식회사 하이닉스반도체 | 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4180596A (en) * | 1977-06-30 | 1979-12-25 | International Business Machines Corporation | Method for providing a metal silicide layer on a substrate |
| US4622735A (en) * | 1980-12-12 | 1986-11-18 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device utilizing self-aligned silicide regions |
| JPS60173872A (ja) * | 1984-02-10 | 1985-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
| US4782380A (en) * | 1987-01-22 | 1988-11-01 | Advanced Micro Devices, Inc. | Multilayer interconnection for integrated circuit structure having two or more conductive metal layers |
| US4927505A (en) * | 1988-07-05 | 1990-05-22 | Motorola Inc. | Metallization scheme providing adhesion and barrier properties |
| JPH03292729A (ja) * | 1990-04-10 | 1991-12-24 | Matsushita Electric Ind Co Ltd | スパッタリングターゲットおよび半導体装置の製造方法 |
| US5164333A (en) * | 1990-06-19 | 1992-11-17 | Siemens Aktiengesellschaft | Method for manufacturing a multi-layer gate electrode for a mos transistor |
| US5196360A (en) * | 1990-10-02 | 1993-03-23 | Micron Technologies, Inc. | Methods for inhibiting outgrowth of silicide in self-aligned silicide process |
| US5341016A (en) * | 1993-06-16 | 1994-08-23 | Micron Semiconductor, Inc. | Low resistance device element and interconnection structure |
-
1994
- 1994-07-29 US US08/282,680 patent/US5449631A/en not_active Expired - Fee Related
-
1995
- 1995-06-05 JP JP13771595A patent/JP3195197B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3195197B2 (ja) | 2001-08-06 |
| US5449631A (en) | 1995-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6777275B1 (en) | Single anneal for dopant activation and silicide formation | |
| US5518958A (en) | Prevention of agglomeration and inversion in a semiconductor polycide process | |
| JP3195197B2 (ja) | 導体および半導体装置の製造方法 | |
| JP2819240B2 (ja) | 浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法 | |
| US6004871A (en) | Implant enhancement of titanium silicidation | |
| US20080299720A1 (en) | STABILIZATION OF Ni MONOSILICIDE THIN FILMS IN CMOS DEVICES USING IMPLANTATION OF IONS BEFORE SILICIDATION | |
| KR100280244B1 (ko) | 실리사이드층을 갖춘 반도체장치의 제조방법 | |
| US6380057B1 (en) | Enhancement of nickel silicide formation by use of nickel pre-amorphizing implant | |
| JP2720827B2 (ja) | 半導体装置の製造方法 | |
| US6022795A (en) | Salicide formation process | |
| JPH0831429B2 (ja) | 半導体装置の製造方法 | |
| US7314830B2 (en) | Method of fabricating semiconductor integrated circuit device with 99.99 wt% cobalt | |
| US5827762A (en) | Method for forming buried interconnect structue having stability at high temperatures | |
| US5869397A (en) | Method of manufacturing semiconductor device | |
| JP2738371B2 (ja) | 半導体装置の製造方法 | |
| US7320938B2 (en) | Method for reducing dendrite formation in nickel silicon salicide processes | |
| US5998286A (en) | Method to grow self-aligned silicon on a poly-gate, source and drain region | |
| US6727165B1 (en) | Fabrication of metal contacts for deep-submicron technologies | |
| JP2850883B2 (ja) | 半導体装置の製造方法 | |
| JPH07201777A (ja) | 半導体装置の製造方法 | |
| JP2900897B2 (ja) | 半導体装置の製造方法 | |
| JPH11214328A (ja) | 半導体装置及びその製造方法 | |
| JP2582337B2 (ja) | 浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法 | |
| JP3287621B2 (ja) | 半導体装置の製造方法 | |
| KR960002065B1 (ko) | 반도체장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |