JPH11214328A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】０．１μｍ以下の拡散深さを有し、サリサイド
工程によってシリサイド膜を形成した半導体において、
金属の拡散層接合界面付近の拡散を抑制する。 【解決手段】露出するＳｉ基板１１上に、Ａｓをイオン
注入して約０．１μｍの浅いｎ⁺ 拡散層１５を形成する
（図１（ａ））。ｎ⁺ 拡散層１５上に、Ｆイオンまたは
Ｆ₂ イオンをイオン注入し、ｎ⁺ 拡散層１５のドーパン
トプロファイルよりもピーク濃度位置及びプロファイル
が、浅い位置にＦのプロファイルを有するゲッタリング
領域１６を形成する（図１（ｃ））。ＳｉＯ₂ 膜１４を
除去した後、全面にＴｉ膜１７を約１５ｎｍ，ＴｉＮ膜
１８を７０ｎｍ順次堆積する（図１（ｄ））。Ｎ₂ 雰囲
気中で６００℃，３０分間の熱処理を行い、Ｔｉシリサ
イド１９を形成する（図１（ｅ））。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浅い不純物拡散層
上にＴｉシリサイド等の高融点遷移金属の化合物膜が形
成された半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化に伴い、電
子回路の微細化は進む一方であり、基本素子である電界
効果トランジスタ（ＦＥＴ）等においても微細化が必要
となっている。

【０００３】ＦＥＴのゲート電極の狭幅化に伴い、短チ
ャンネル効果の発生を抑制するために、ソース・ドレイ
ン領域の拡散層深さも浅くすることが要求され、低加速
イオン注入法が広く用いられている。この方法を用いる
ことにより０．１μｍ以下の浅い拡散層を形成すること
ができ、ＦＥＴの微細化と共に性能向上を図ることが可
能である。

【０００４】拡散層深さを浅くすると拡散層の抵抗が非
常に高くなり、１００Ω／□以上のシート抵抗となって
しまう。半導体素子の高速化のためには、拡散層のシー
ト抵抗を小さくしてドレイン電流を流れやすくする必要
がある。この目的のために、拡散層の表面を金属化して
低抵抗化する方法が提案されている。

【０００５】拡散層の表面を金属化する方法の一つとし
て、拡散層表面に自己整合的にシリサイドを形成する、
サリサイド工程と呼ばれる方法がある。一般的なサリサ
イド工程を図８を用いて説明する。

【０００６】先ず、ｐ型Ｓｉ基板９１上のフィールド酸
化膜９２で囲まれた素子形成領域にゲート絶縁膜９３
(1) 、ポリシリコンからなるゲート電極９３(2) 及び側
壁絶縁膜９３(5) からなるゲート領域を形成し、さらに
イオン注入によりｎ⁺ 型の不純物拡散層９４を形成す
る。続いて、チタン（Ｔｉ）膜９７を３０ｎｍの厚さに
堆積する。（図８（ａ））。

【０００７】次いで、この多層膜を窒素雰囲気中でアニ
ールして、Ｔｉ膜９７とゲート電極９３(2) 及び拡散層
９４を反応させて、珪化チタン（ＴｉＳｉ₂ ）膜９９を
形成する（図８（ｂ））。次いで、硫酸及び過酸化水素
の混合溶液を用いて未反応のＴｉ膜９７をエッチング除
去する。（図８（ｃ））。ここまでの工程により、ゲー
ト電極９３(2) 及び不純物拡散層９４上にのみ自己整合
的にＴｉＳｉ₂ 膜９９が形成される。そして最後に、絶
縁膜９５を形成し、拡散層に接続するコンタクトホール
を形成した後、電極配線９６を形成する。（図８
（ｄ））。

【０００８】以上説明したサリサイド工程によると、例
えば６０ｎｍのシリサイドを形成する事によってシート
抵抗を約５Ω／□に低減できる。しかしながら、最近の
ＭＯＳＦＥＴの更なる微細化の研究によって以下のよう
な問題の生じる事が分かってきた。

【０００９】シリサイドは、拡散層上に直接形成される
ために、シリサイドを形成することで基板Ｓｉが消費さ
れ、拡散層の実効的な厚さが減少する。例えば、深さ１
００ｎｍの拡散層を形成した後、６０ｎｍのチタンシリ
サイド（ＴｉＳｉ₂ ）を形成した場合、拡散層の残り厚
さは４０ｎｍと非常に少なくなってしまう。この結果、
実効的拡散層の厚さが減少するのに伴い、拡散層の接合
リーク電流が著しく増加する事が明らかになった。

【００１０】これらの現象を回避するために、シリサイ
ド材料の薄膜化が行われているが、ＴｉＳｉ₂ ではシリ
サイド膜厚が２０〜３０ｎｍ以下になると、Ｔｉシリサ
イド膜が凝集し、結果として接合面を突き抜ける事によ
り、接合リークの増加が著しくなる。そのため、凝集耐
性を向上させるための検討が行われ、薄膜化によるＴｉ
Ｓｉ₂ 膜の凝集を防ぐことが可能になってきている。し
かしながら更に研究を進めた結果、以下のような問題を
生じる事が明らかになってきた。

【００１１】即ち、浅い拡散層上にＴｉＳｉ₂ 膜を形成
した場合、ＴｉＳｉ₂ 膜が凝集を起こさない場合でも、
接合リークが顕著に発生する事が明らかになったのであ
る。そのため、浅い拡散層上にシリサイド膜を形成する
と接合リークが発生し、素子の性能を悪化させるという
問題があることが、明らかになった。

【００１２】

【発明が解決しようとする課題】以上説明したように、
従来、深さが０．１μｍ以下の浅い不純物拡散層上にＴ
ｉＳｉ₂ を自己整合的に形成する場合に、ＴｉＳｉ₂ の
凝集による接合リーク以外の原因によって接合リークが
生じるという問題点があった。

【００１３】本発明の目的は、浅い拡散層上にＴｉ等の
高融点金属の化合物膜を形成する場合でも、接合リーク
電流を抑制し、素子の高性能化を図り得る半導体装置及
びその製造方法を提供する事にある。

【００１４】

【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）は、半導体基板に形成され
た不純物拡散層上に、前記半導体基板の構成元素と高融
点遷移金属との化合物膜が形成された半導体装置であっ
て、前記不純物拡散層の表面層，或いは前記化合物膜中
に、前記高融点遷移金属との反応エネルギーが前記半導
体基板を構成する元素と該金属との反応エネルギーより
低い元素が含まれていることを特徴とする。 （２） 本発明（請求項２）は、所定領域に絶縁膜が形
成された半導体基板の露出する表面に不純物拡散層を形
成する工程と、前記不純物拡散層及び絶縁膜上に高融点
遷移金属を堆積する工程と、前記不純物拡散層上に前記
高融点遷移金属と前記半導体基板の構成元素との化合物
膜を自己整合的に形成する工程とを含む半導体装置の製
造方法において、前記不純物拡散層上に、前記高融点遷
移金属と化合物を形成する、少なくとも前記半導体基板
構成元素以外の物質を含む層で該金属が該半導体基板内
に拡散することを抑制する拡散抑制層を形成することを
特徴とする。 （３） 本発明（請求項３）は、所定領域に絶縁膜が形
成された半導体基板に不純物拡散層を形成する工程と、
前記不純物拡散層及び絶縁膜上に高融点遷移金属を堆積
する工程と、前記不純物拡散層上に前記高融点遷移金属
と前記半導体基板の構成元素との化合物膜を自己整合的
に形成する工程とを含む半導体装置の製造方法におい
て、前記高融点遷移金属を堆積する前に、前記不純物拡
散層の表面層，或いは該拡散層上に、前記高融点遷移金
属との反応エネルギーが前記半導体基板を構成する元素
と該金属との反応エネルギーより低い元素を含むゲッタ
リング領域を形成することを特徴とする。

【００１５】本発明の構成（３）の望ましい実施態様を
以下に示す。 (3-1) 前記ゲッタリング領域は、前記高融点遷移金属と
の反応エネルギーが前記半導体基板に対して低い元素を
前記不純物拡散層にイオン注入することによって形成す
ることを特徴とする。 (3-2) 前記ゲッタリング領域は、特にｎ⁺ 型拡散層中、
又は表面層に、Ｆ又はＦを含む物質をイオン注入するこ
とによって形成する。

【００１６】本発明の更に望ましい実施態様を以下に示
す。 (a) 不純物拡散層を形成する工程と、前記不純物拡散層
を活性化させる第１の熱処理工程と、高融点遷移金属に
対して前記半導体基板を構成する元素より反応エネルギ
ーが低い元素をイオン注入し前記不純物拡散層の表面層
に前記ゲッタリング領域を形成する工程と、前記ゲッタ
リング領域が形成された前記不純物拡散層を活性化させ
るための第２の熱処理工程と、前記不純物拡散層上に前
記高融点遷移金属を堆積する工程と、前記高融点遷移金
属と前記半導体基板を構成する元素との化合物膜を形成
する工程とを含むことを特徴とする。 (b) 不純物拡散層を形成する工程と、前記不純物拡散層
を活性化させる第１の熱処理工程と、高融点遷移金属に
対して前記半導体基板を構成する元素より反応エネルギ
ーが低い元素をイオン注入し前記不純物拡散層の表面に
ゲッタリング領域を形成する工程と、前記ゲッタリング
領域上に前記高融点遷移金属を堆積する工程と、前記半
導体基板を加熱し、イオン注入によってプリアモルファ
ス化した前記不純物拡散層のゲッタリング領域を活性化
させると同時に、前記高融点遷移金属と前記半導体基板
を構成する元素との化合物膜を形成する工程とを含むこ
とを特徴とする。 (c) ドーパント，及び前記高融点遷移金属に対して前記
半導体基板を構成する元素より反応エネルギーが低い元
素をイオン注入し、表面にゲッタリング領域を有する不
純物拡散層を形成する工程と、前記不純物拡散層を活性
化させる工程と、前記高融点遷移金属を堆積する工程
と、前記高融点遷移金属と前記半導体基板を構成する元
素との化合物膜を形成する工程とを含むことを特徴とす
る。

【００１７】また、本発明の構成（３）の別の望ましい
実施態様を以下に示す。 (3-2) 前記ゲッタリング領域は、前記不純物拡散層上
に、前記高融点遷移金属との反応エネルギーが前記半導
体基板に対して低い元素層、或いは該元素と半導体基板
の構成元素との化合物層を形成することによって形成す
ることを特徴とする。 （６） 本発明（請求項７）は、所定領域に絶縁膜が形
成された半導体基板に不純物拡散層を形成する工程と、
前記不純物拡散層及び絶縁膜上に高融点遷移金属を堆積
する工程と、前記不純物拡散層上に前記高融点遷移金属
と前記半導体基板の構成元素との化合物膜を自己整合的
に形成する工程とを含む半導体装置の製造方法におい
て、前記高融点遷移金属を堆積する前に、前記不純物拡
散層上に前記高融点遷移金属と前記半導体基板を構成す
る元素との化合物を含む薄膜を形成し、前記化合物の組
成比率は、前記半導体基板を構成する元素が同等、或い
はそれ以上であることを特徴とする。

【００１８】［作用］本発明は、上記構成によって以下
の作用・効果を有する。発明者達が、シリサイドが凝集
していないにも関わらず接合リークが発生したＦＥＴを
高分解能ＴＥＭを用いて断面観察を行ったところ、拡散
層中に存在するはずのない、Ｔｉ系メタル不純物が存在
している事が明らかになった。更に、これらのメタル不
純物が観察されていないＦＥＴに関しても、接合リーク
電流を解析した結果、接合界面近傍及び空乏層中に何ら
かの欠陥が存在する事による生成電流の増加が顕著であ
る事が明らかになった。

【００１９】接合リークは、シリサイドを形成する過程
で接合界面近傍及び空乏層中にＴｉ系メタルに起因する
欠陥の発生によって生じる生成電流の増加に起因してお
り、拡散層深さが浅くなるほど接合電流の顕著な増加が
観察された。また、図９に示すように、持にｎ⁺ 拡散層
上ではその接合リークの現象は顕著であることが分かっ
た。

【００２０】更なる発明者達の鋭意研究の結果、高融点
遷移金属が接合界面に存在するのかが明らかになった。
即ち、ＴｉとＳｉとの反応においては、ＴｉＳｉ₂ 形成
以前の低温反応において、ＴｉがＳｉ基板中へ１×１０
¹⁸〜１０¹⁹ｃｍ^-3オーダーで拡散するのである。これら
のＴｉシリサイド形成に寄与しないＳｉ基板中へ拡散し
たＴｉが拡散層接合領域に存在することにより、接合リ
ークを引き起こす原因となる。

【００２１】そこで、本発明は、不純物拡散層を含む領
域に高融点金属のゲッタリング領域を形成することによ
って、高融点金属元素をゲッタリングし、化合物膜形成
の初期過程における高融点金属元素の基板中への拡散を
防ぐことができる。よって、この金属の拡散によって生
じる接合リークを低減することが出来る。

【００２２】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係わ
るＭＯＳＦＥＴの製造工程を示す断面図である。

【００２３】先ず、図１（ａ）に示すように、（００
１）を主面とするｐ型のＳｉ基板１１に埋め込み法によ
り、８００ｎｍのフィールド酸化膜１２を形成する。こ
の酸化膜１２に囲まれた素子形成領域に膜厚１０ｎｍの
ゲート酸化膜１３(1) ，膜厚１５０ｎｍのドープされた
多結晶シリコン１３(2) ，膜厚１５０ｎｍの珪化タング
ステン（ＷＳｉ₂ ）膜１３(3) ，及びシリコン窒化膜
（ＳｉＮ膜）１３(4) を順次堆積した後、エッチング法
を用いてゲート形状の積層膜を形成する。そして、全面
に膜厚１５０ｎｍのＳｉＮ膜１３(5) を堆積した後、異
方性エッチングで加工して、ゲート領域１３を形成す
る。

【００２４】次いで、図１（ｂ）に示すように、露出す
るＳｉ基板１１上に厚さ１０ｎｍのＳｉＯ₂ 膜１４を形
成した後、Ａｓイオンをドーズ量５×１０¹⁴ｃｍ^-2，３
０ｋｅＶの加速電圧で注入した後、Ｎ₂ 雰囲気中で９０
０℃，３０秒の熱処理を行うことにより、約０．１μｍ
の浅いｎ⁺ 拡散層１５を形成する。

【００２５】次いで、図１（ｃ）に示すように、ｎ⁺ 拡
散層１５上に、ＦイオンまたはＦ₂イオンを例えばドー
ズ量１×１０¹⁵ｃｍ^-2，低加速電圧で注入し、ｎ⁺ 拡散
層１５のドーパントプロファイルよりもピーク濃度位置
及びプロファイルが、浅い位置にＦのプロファイルを有
するゲッタリング領域１６を形成する。このとき形成さ
れた、拡散層のプロファイルを図２（ａ）に示す。な
お、再度ドーパントの活性化ための熱処理を行うため
に、Ｎ₂ 雰囲気中で９００℃，３０秒の熱処理を行って
も良いし、ドーパント活性化の熱処理をゲッタリング領
域１６の形成後に一度に行っても良い。

【００２６】次いで、ＳｉＯ₂ 膜１４を除去した後、試
料表面に対して硫酸と過酸化水素の混合液を用いた処理
によるカーボン（Ｃ）系の表面汚染の除去、及び塩酸と
過酸化水素の混合溶液を用いた処理によるメタル系の表
面汚染の除去を順次行う。その後、溶液処理の際にゲッ
タリング領域１６上に形成されている薄いＳｉＯ₂ 膜を
希弗酸で洗浄剥離後、溶存酸素濃度が１０ｐｐｂの超純
水で流水洗浄を行う。そして、図１（ｄ）に示すよう
に、全面にＴｉ膜１７を約１５ｎｍ，ＴｉＮ膜１８を７
０ｎｍ順次堆積する。

【００２７】次いで、図１（ｅ）に示すように、Ｎ₂ 雰
囲気中で６００℃，３０分間の熱処理を行い、Ｔｉシリ
サイド（ＴｉＳｉ₂ ）膜１９を形成する。ＴｉＳｉ₂ 膜
１９の形成の際、ゲッタリング領域のＦが少なくともｎ
⁺ 拡散層１５中に残る。また、場合によっては、ＴｉＳ
ｉ₂ 膜１９中に混入する。そして、硫酸及び過酸化水素
の混合溶液を用いて未反応のＴｉ膜１７及びＴｉＮ膜１
８をエッチング除去する。

【００２８】従来のＦＥＴでは、拡散層深さの浅い拡散
層上でより顕著に生成電流の増加による接合リークの増
大が認められるのに対して、本実施形態のＦＥＴにおい
ては、同様の深さの浅い拡散層上においても、接合リー
クが低減されることが明らかになった。

【００２９】上記効果を実現している要因は次の通りで
ある。Ｔｉは、Ｓｉとの反応において、Ｓｉが主たる拡
散種であるシリサイド化高融点金属であることが知られ
ている。しかし、最近の研究により、ＴｉとＳｉとの反
応においては、ＴｉＳｉ₂ 形成以前の低温反応におい
て、ＴｉがＳｉ基板中へ１×１０¹⁸〜１０¹⁹ｃｍ^-3オー
ダーで拡散することが明らかになってきた。即ち、これ
らのＴｉシリサイド形成に寄与しないＳｉ基板中へ拡散
したＴｉが拡散層接合領域に存在することにより、接合
リークを引き起こす原因となる。

【００３０】本実施形態では、ＴｉとＳｉの初期反応過
程において、基板中へ拡散するＴｉを、拡散層中の非常
に浅い領域に形成し、チタンとの反応エネルギーがＳｉ
より低いＦを含むゲッタリング領域でゲッタリングする
ことにより、基板中へ拡散するＴｉによって引き起こさ
れる接合リークの低減を図っている。また、Ｔｉ膜の直
下にゲッタリング領域を形成することによって、反応初
期に基板中に拡散したＴｉの一部またはそのすべてを、
シリサイド反応終了時までに、シリサイド形成後のＴｉ
Ｓｉ₂ 膜中に取り込むことも可能である。

【００３１】なお、本実施形態では、Ａｓのプロファイ
ルが、ピーク濃度、拡散深さともにＦのプロファイルよ
りも基板表面からより深い方向にあり、濃度も高い場合
を示したが、シリサイド形成時にＴｉとＳｉの界面下に
Ｔｉのゲッタリング領域を形成することが本質であり、
例えば図２（ｂ）に示すようなプロファイルでも同様の
効果が得られる。望ましくは添加元素（Ｆ）のプロファ
イルはドーパント（Ａｓ）のプロファイルのピーク濃度
位置よりも基板表面側に近い方がよく、Ｆのプロファイ
ルのテール濃度はｎ⁺ ／ｐ界面で非常に低い方が良い。
また、ＴｉＳｉ₂ 形成の際の熱処理をＲＴＡ（Rapid Th
ermal Anneal）によって行っても、同様の効果が得られ
る。

【００３２】［第２実施形態］図３は、本発明の第２実
施形態に係わるＭＯＳＦＥＴの製造工程を示す断面図で
ある。

【００３３】先ず、第１実施形態と同様に、ｐ型のＳｉ
基板１１に素子分離領域１２を形成した後、素子形成領
域にゲート酸化膜１３(1) ，多結晶シリコン１３(2) ，
珪化タングステン（ＷＳｉ₂ ）膜１３(3) ，及びＳｉＮ
膜１３(4) ，ＳｉＮ膜１３(5) からなるゲート領域１３
を形成する（図３（ａ））。

【００３４】次いで、図３（ｂ）に示すように、露出す
るＳｉ基板１１の表面に５ｎｍの薄いＳｉＯ₂ 膜１４を
形成した後、Ａｓイオンを例えばドーズ量５×１０¹⁴ｃ
ｍ^-2，３０ｋｅＶの加速電圧で注入する。Ａｓイオンの
注入と同時に、ＦイオンまたはＦ₂ イオンを例えばドー
ズ量１×１０¹⁵ｃｍ^-2，低加速電圧で注入する。その
後、Ｎ₂ 雰囲気中で９００℃，３０秒間の熱処理を加え
る事により、第１実施形態で示したプロファイルと、同
様のプロファイルを有するｎ⁺ 拡散層１５とゲッタリン
グ領域１６を形成する。

【００３５】次いで、ＳｉＯ₂ 膜１４を除去した後、試
料表面に対して硫酸と過酸化水素の混合液での処理、及
び塩酸と過酸化水素を含む混合溶液での処理を順次行
う。次いで、前記溶液の処理の際にゲッタリング領域１
６上に形成されるＳｉＯ₂ 膜を希弗酸で洗浄剥離後、溶
存酸素濃度が１０ｐｐｂの超純水で流水洗浄する。そし
て、図３（ｃ）に示すように、全面に膜厚約２０ｎｍの
Ｔｉ膜１７と，膜厚１００ｎｍのＴｉＮ膜１８を順次堆
積する。

【００３６】次いで、図３（ｄ）に示すように、Ｎ₂ 雰
囲気中で基板温度を７００℃に急峻に上昇させてアニー
ルしてＴｉＳｉ₂ １９を形成した後、未反応のＴｉ膜１
７及びＴｉＮ膜１８をエッチング除去する。その後、更
に温度を８００℃に上げてＴｉＳｉ₂ をＣ４９層からＣ
５４層に相転移させる為の熱処理を行う。

【００３７】このＦＥＴのＴｉＳｉ₂ 膜１９を電極とし
て用いて、接合リーク特性を評価した結果、第１実施形
態と同様に、従来のＦＥＴにみられた生成電流の増加に
よる接合リーク電流の増大がなく、良好な接合特性が実
現できた。

【００３８】なお、上記実施形態において、シリサイド
形成の熱処理方法はこれに限らず、熱処理温度を急峻に
上昇させない炉アニールにおいても、同様の効果は十分
に得られた。

【００３９】［第３実施形態］図４は本発明の第３実施
形態に係わる半導体装置の製造工程を示す断面図であ
る。

【００４０】先ず、第１実施形態と同様に、ｐ型のＳｉ
基板１１に素子分離領域１２を形成した後、素子形成領
域にゲート酸化膜１３(1) ，多結晶シリコン１３(2) ，
珪化タングステン（ＷＳｉ₂ ）膜１３(3) ，及びＳｉＮ
膜１３(4) ，ＳｉＮ膜１３(5) からなるゲート領域１３
を形成する（図４（ａ））。

【００４１】次いで、図４（ｂ）に示すように、５ｎｍ
の薄いＳｉＯ₂ 膜１４を形成した後、Ａｓイオンを例え
ばドーズ量５×１０¹⁴ｃｍ^-2，３０ｋｅＶの加速電圧で
注入する。次にＮ₂ 雰囲気中で９００℃，３０秒間の熱
処理をおこなうことにより、０．１μｍの浅いｎ⁺ 拡散
層１５を形成する。

【００４２】次いで、図４（ｃ）に示すように、Ｆイオ
ンまたはＦ₂ イオンをドーズ量１×１０¹⁵ｃｍ^-2，非常
に低い加速電圧で、注入し、ゲッタリング領域４１(1)
を形成する。次いで、ＳｉＯ₂ 膜１４を除去した後、試
料表面を硫酸と過酸化水素の混合液での処理、及び塩酸
と過酸化水素を含む混合溶液での処理を順次行う。溶液
処理の際にゲッタリング領域４１(1) の表面に形成され
る薄いＳｉＯ₂ 膜を除去した後、図４（ｄ）に示すよう
に、全面に膜厚約２０ｎｍのＴｉ膜１７と，膜厚１００
ｎｍのＴｉＮ膜１８を順次堆積する。

【００４３】次いで、図４（ｅ）に示すように、Ｎ₂ 雰
囲気中で基板温度を７００℃に急峻に上昇させてアニー
ルしてＴｉＳｉ₂ １９を形成した後、未反応のＴｉ膜１
７及びＴｉＮ膜１８をエッチング除去する。その後、更
に温度を８００℃に上げてＴｉＳｉ₂ をＣ４９層からＣ
５４層に相転移させる為の熱処理を行う。

【００４４】本実施形態では、浅い拡散層１５を先に形
成した後、拡散層１５の表面をＦイオンによりプリアモ
ルファス化を行った後、ＴｉＳｉ₂ １９の形成を行って
いる。このことにより、ＴｉとＳｉの初期反応における
ＴｉのＳｉ基板への拡散を防ぐゲッタリング領域を形成
する効果と、ＴｉシリサイドのＣ４９構造からＣ５４構
造への相転移を促進させる効果の両方を同時に得ること
が出来る。

【００４５】なお、上述した第１〜３実施形態は、ゲッ
タリング領域にＦイオンを注入した例を用いたが、Ｔｉ
に対して反応しやすい元素であれば任意の元素を用いる
ことが可能である。例えば、Ｆ，Ｃｌ，Ｂｒ，Ｏ又はＮ
等の元素を用いることができる。また、これらの元素を
基板中に導入する際、これらの単体元素、或いはこれら
を含む分子でも有効である。これらのイオン個数、イオ
ン分子数は、実施形態中にあるような特に一価、二価、
一原子、二原子に限るものではない。また、望ましく
は、後イオン注入を行った元素について、そのピーク濃
度が約１０¹⁸〜１０²⁰ｃｍ^-3以上になると効果的であ
る。またイオン注入の方法は、低加速イオン注入，ＩＣ
Ｂ（Ion Cluster Beam）等、いずれの方法を用いても良
い。

【００４６】上記ゲッタリング領域は、シリサイド電極
の直下に残るか、シリサイド膜中に反応後取り込まれる
のが望ましい。すなわち、ゲッタリング領域は、初期に
形成する段階で、浅いものが望ましいのは言うまでもな
い。

【００４７】［第４実施形態］図５は本発明の第４実施
形態に係わるＭＯＳＦＥＴの製造工程を示す工程断面図
である。

【００４８】先ず、第１実施形態と同様に、ｎ型のＳｉ
基板６１に素子分離領域１２を形成した後、素子形成領
域にゲート酸化膜１３(1) ，多結晶シリコン１３(2) ，
珪化タングステン（ＷＳｉ₂ ）膜１３(3) ，及びＳｉＮ
膜１３(4) ，ＳｉＮ膜１３(5) からなるゲート領域１３
を形成する。

【００４９】素子形成領域の露出するＳｉ基板６１上に
厚さ１０ｎｍのＳｉＯ₂ 膜１４を形成した後、ＢＦ²⁺イ
オンをドーズ量５×１０¹⁵ｃｍ^-2，３５ｋｅＶの加速電
圧で注入した後、Ｎ₂ 雰囲気中で１０００℃，２０秒間
の熱処理を加えることにより、約０．１μｍの薄いＰ⁺
拡散層６２を形成する（図５（ａ））。

【００５０】次いで、ＳｉＯ₂ 膜１４を除去した後、試
料表面に対して硫酸と過酸化水素の混合液での処理、及
び塩酸と過酸化水素水との混合溶液での処理を順次行
う。そして、溶液処理の際にＰ⁺ 拡散層６２の表面に形
成される薄いＳｉＯ₂ 膜を希弗酸で洗浄剥離後、容存酸
素濃度が１０ｐｐｂの超純水で流水洗浄する。次いで、
図５（ｂ）に示すように、全面にＳｉＣ_x 層６３を２ｎ
ｍ，Ｔｉ膜６４を１５ｎｍの厚さで順次積層する。

【００５１】次いで、図５（ｃ）に示すように、この構
造をＮ₂ 雰囲気中で基板温度を８００℃に急峻に上昇さ
せてアニールし、Ｐ⁺ 拡散層６２とＴｉ膜６４との間に
あるＳｉＣ層６３のＣとＴｉとを反応させる。反応の
際、ＴｉＣを形成しながら、Ｔｉ膜６４側へ拡散したＳ
ｉとＴｉとでＴｉシリサイドを形成し、ＴｉＣを含むＴ
ｉシリサイド（ＴｉＳｉ₂ ）膜６５を形成する。その
後、図５（ｄ）に示すように、未反応のＳｉＣ_x 膜６３
Ｔｉ膜６４をエッチング除去した。

【００５２】図６は、上記の方法で形成したＦＥＴのＴ
ｉＳｉ₂ 膜６５を電極として用いて、接合リーク特性を
評価し、従来方法と比較した結果である。従来のＦＥＴ
では、生成電流の増加による接合リーク電流の増大が認
められるのに対し、本実施形態のＦＥＴでは接合特性の
劣化が生じないことが確認された。

【００５３】上記効果を実現する要因は、以下の２つで
ある。ＴｉとＳｉとの界面反応においては、Ｔｉの拡散
速度に対しＳｉの拡散速度が大きいが、界面反応は相互
拡散によって生じるため、ＴｉのＳｉ基板側への拡散も
生じる。Ｓｉ基板側へ拡散したチタンがＴｉＳｉ₂ の形
成に寄与しない場合、チタンの拡散長は０．１μｍ近傍
に達し、拡散層と基板との接合面に到達する。そこで、
Ｔｉとシリコンとの間にＳｉＣを形成することによって
Ｔｉ膜側へのＳｉの供給フラックスを増大させると共
に、ＴｉＣ_x の形成によってＴｉを消費させることでＴ
ｉとＳｉとの反応速度を抑制すると同時にＴｉのＳｉ基
板側への拡散を抑制し、ＴｉＳｉ₂ を形成する。これに
より、ＴｉがＳｉ基板中へ拡散し、電気的欠陥として寄
与することを防ぐことができる。

【００５４】また、もう一点は、温度を急峻に上昇させ
ることによって、Ｔｉ／ＳｉＣ_x ／Ｓｉ界面が、ＴｉＳ
ｉ形成以前の温度領域にさらされる時間を短くすること
で、低温におけるＴｉのＳｉ基板中へ拡散の生じる時間
を短くする。

【００５５】低温でのＴｉのＳｉ基板中への拡散は、Ｓ
ｉＣ_x 層を挟んだＴｉとＳｉとの反応で反応速度を抑制
させることでＴｉの拡散を防ぎ、ＴｉＳｉ₂ を形成する
ほうが安定な温度領域で反応させることによって、拡散
層中にＴｉ起因の欠陥が生じることを抑制する。この組
み合わせにより、良好な接合特性を実現することができ
る。

【００５６】なお、熱処理温度を急峻に上昇させず、実
施形態中の積層構造を熱処理することでも上記効果を十
分得ることができたが、急峻に温度を上昇させる温度プ
ロファイルによって、なおいっそう素子の信頼性が向上
する事が明らかになった。

【００５７】また、拡散を抑制する層としてＳｉＣ_x を
用いたが、ＳｉＯ_x ，Ｓｉ_x Ｆ_y ，ＴｉＯ_x ，ＳｉＮ_x
のような膜でも適応可能である。この膜は、酸化等によ
って形成されても、ＣＶＤなどによって形成されても良
く、またＳｉ表面を硫酸と過酸化水素水の混合溶液によ
って薬液処理することによって形成されたＣｈｅｍｉｃ
ａｌ Ｏｘｉｄｅでも同様の効果が得られる。また、Ｓ
ｉとの化合物に限らず、単元素でもよい。さらに、熱処
理後にＴｉとのシリサイド膜中へ取り込まれ、治安シリ
サイドとＳｉ界面に化合物層が残存しない膜であれば本
実施形態と同様な効果が得られる。

【００５８】また、Ｔｉと反応しやすい元素を含む層で
あれば、第１〜第３実施形態と同様の効果を示す。 ［第５実施形態］図７は、本発明の第５実施形態に係わ
る半導体装置の製造工程を示す工程断面図である。

【００５９】先ず、図７（ａ）に示すように、（００
１）面を主面とするｎ型のＳｉ基板６１上に熱酸化によ
り８００ｎｍのフィールド酸化膜１２を形成する。この
酸化膜１２に囲まれた素子形成領域にＢＦ²⁺イオンをド
ーズ量５×１０¹⁵ｃｍ^-2，加速電圧３５ｋｅＶで注入し
た後、Ｎ₂ 雰囲気中で１０００℃，２０秒の熱処理を加
えることにより、約０．１μｍの浅いＰ⁺ 拡散層６２を
形成する。

【００６０】次いで、層間絶縁膜として、ＣＶＤ法によ
るＳｉＯ₂ 膜８１，ＢＰＳＧ膜８２の積層膜を１．０μ
ｍ厚にて全面に堆積した後、拡散層６２上にコンタクト
ホールを形成する。この基板を、硫酸と過酸化水素の混
合液で処理し、更に塩酸と過酸化水素の混合溶液で処理
した後、拡散層６２上の表面にできた薄いＳｉＯ₂ 膜を
希弗酸で洗浄剥離後、容存酸素濃度が１０ｐｐｂの超純
水で流水洗浄する。

【００６１】次いで、図１（ｂ）に示すように、ＴｉＳ
ｉ_x 膜８３を５ｎｍ堆積し、Ｔｉ膜８４を約１５ｎｍ堆
積する。このとき、ＴｉＳｉ_x 膜８３はｘ≧１であるこ
とがより望ましいが、特にかぎるものではない。

【００６２】次いで、図７（ｃ）に示すように、この試
料をＮ₂ 雰囲気中で基板温度８００℃に急峻に上昇させ
てアニールし、Ｔｉ８４／ＴｉＳｉ_x ８３／拡散層６２
の各界面を反応させる。

【００６３】こうして、Ｔｉシリサイド（Ｓｉ₂ ）膜８
５を形成する。その後、図７（ｄ）に示すように、未反
応のＴｉ膜８４をエッチング除去する。ＴｉＳｉ₂ 膜８
５を電極として用いて接合リーク特性を評価した結果、
生成電流の増加による接合リーク電流の増大がなく、良
好な接合特性を実現することができた。

【００６４】界面反応において、反応速度を決定するの
は、各反応過程における構成物質の濃度勾配である。Ｔ
ｉ／Ｓｉ界面反応において、その界面に予め珪化Ｔｉ物
を形成することによって、Ｔｉ／Ｓｉ界面の濃度勾配を
緩やかに形成しておく。これによって、界面の反応速度
を遅くすることができ、ＴｉのＳｉ基板側への拡散を防
止することができる。

【００６５】さらに、珪化Ｔｉ物、即ちＴｉＳｉ_x のＳ
ｉ組成比をＴｉと同程度以上にすることによって、Ｔｉ
側へのＳｉ供給のフラックスを増加させ、よりＴｉの基
板側への拡散を防止することができる。

【００６６】なお、第４及び５実施形態共に、Ｔｉ拡散
抑制層であるＳｉＣ層、ＴｉＳｉ_x層をアモルファスで
形成した場合、なおいっそうＳｉ基板へのＴｉの拡散が
抑制され、信頼性の高い接合特性が得られることが確認
されている。

【００６７】高融点金属膜としてＴｉを用いたが、Ｔｉ
以外を用いることができる。例えば、ＴｉＳｉ₂ 以外に
も、ＮｉＳｉ_x ，ＣｏＳｉ_x （ｘ＝０．５，１，２），
ＺｒＳｉ_x ，Ｐｄ_x Ｓｉ，ＶＳｉ_x ，ＨｆＳｉ_x ，Ｔａ
Ｓｉ_x 等の遷移金属のシリサイドを形成する際にも適用
することができる。

【００６８】なお、本発明は、上記実施形態に限定され
るものではない。例えば、本実施形態は、主にＴｉにつ
いて示したが、Ｎｉ，Ｃｏ，Ｐｄ，Ｖ，Ｈｆ，Ｔａ，Ｎ
ｂ，Ｍｏ等のシリサイド材料についても適用可能であ
る。その要旨を逸脱しない範囲で、種々変形して実施す
ることが可能である。

【００６９】

【発明の効果】以上説明したように本発明によれば、拡
散層の表面層或いは拡散層上に、高融点遷移金属と反応
しやすいゲッタリング領域を形成することによって、化
合物電極形成の初期過程における高融点金属元素の基板
中への拡散を抑制することし、接合リークを低減するこ
とができる。

【図面の簡単な説明】

【図１】第１実施形態に係わるＭＯＳＦＥＴの製造工程
を示す工程断面図。

【図２】第１実施形態に係わるＭＯＳＦＥＴの拡散層及
びゲッタリング領域のプロファイルを示す特性図。

【図３】第２実施形態に係わるＭＯＳＦＥＴの製造工程
を示す工程断面図。

【図４】第３実施形態に係わるＭＯＳＦＥＴの製造工程
を示す工程断面図。

【図５】第４実施形態に係わるＭＯＳＦＥＴの製造工程
を示す工程断面図。

【図６】第４実施形態に係わるＭＯＳＦＥＴのリーク電
流を示す特性図。

【図７】第５実施形態に係わる半導体装置の製造工程を
示す工程断面図。

【図８】従来のＭＯＳＦＥＴの製造工程を示す工程断面
図。

【図９】ｐ型及びｎ型拡散層のリーク電流を示す特性
図。

【符号の説明】

１１…Ｓｉ基板 １２…フィールド酸化膜 １３…ゲート領域 １３(1) …ゲート酸化膜 １３(2) …多結晶シリコン膜 １３(3) …珪化タングステン膜 １３(4) …ＳｉＮ膜 １３(5) …ＳｉＮ膜 １４…ＳｉＯ₂ 膜 １５…ｎ⁺ 拡散層 １６…ゲッタリング領域 １７…Ｔｉ膜 １８…ＴｉＮ膜 １９…Ｔｉシリサイド膜 ４１…ゲッタリング領域 ５１…ｎ⁺ 拡散層 ６１…Ｓｉ基板 ６２…Ｐ⁺ 拡散層 ６３…ＳｉＣ層 ６４…Ｔｉ膜 ６５…Ｔｉシリサイド層 ８１…ＳｉＯ₂ 膜 ８２…ＢＰＳＧ膜 ８３…ＴｉＳｉ_x 膜 ８４…Ｔｉ膜 ８５…Ｔｉシリサイド膜

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体基板に形成された不純物拡散層上
   に、前記半導体基板の構成元素と高融点遷移金属との化
   合物膜が形成された半導体装置であって、 前記不純物拡散層の表面層，或いは前記化合物膜中に、
   前記高融点遷移金属との反応エネルギーが前記半導体基
   板を構成する元素と該金属との反応エネルギーより低い
   元素が含まれていることを特徴とする半導体装置。
2. 【請求項２】所定領域に絶縁膜が形成された半導体基板
   の露出する表面に不純物拡散層を形成する工程と、前記
   不純物拡散層及び絶縁膜上に高融点遷移金属を堆積する
   工程と、前記不純物拡散層上に前記高融点遷移金属と前
   記半導体基板の構成元素との化合物膜を自己整合的に形
   成する工程とを含む半導体装置の製造方法において、 前記不純物拡散層上に、前記高融点遷移金属と化合物を
   形成する、少なくとも前記半導体基板構成元素以外の物
   質を含む層で該金属が該半導体基板内に拡散することを
   抑制する拡散抑制層を形成することを特徴とする半導体
   装置の製造方法。
3. 【請求項３】所定領域に絶縁膜が形成された半導体基板
   に不純物拡散層を形成する工程と、前記不純物拡散層及
   び絶縁膜上に高融点遷移金属を堆積する工程と、前記不
   純物拡散層上に前記高融点遷移金属と前記半導体基板の
   構成元素との化合物膜を自己整合的に形成する工程とを
   含む半導体装置の製造方法において、 前記高融点遷移金属を堆積する前に、前記不純物拡散層
   の表面層，或いは該拡散層上に、前記高融点遷移金属と
   の反応エネルギーが前記半導体基板を構成する元素と該
   金属との反応エネルギーより低い元素を含むゲッタリン
   グ領域を形成することを特徴とする半導体装置の製造方
   法。
4. 【請求項４】前記ゲッタリング領域は、前記高融点遷移
   金属との反応エネルギーが前記半導体基板に対して低い
   元素を前記不純物拡散層にイオン注入することによって
   形成することを特徴とする請求項３に記載の半導体装置
   の製造方法。
5. 【請求項５】前記ゲッタリング領域は、特にｎ⁺ 型拡散
   層中、又は表面層に、Ｆ又はＦを含む物質をイオン注入
   することによって形成することを特徴とする半導体装置
   の製造方法。
6. 【請求項６】前記ゲッタリング領域は、前記不純物拡散
   層上に、前記高融点遷移金属との反応エネルギーが前記
   半導体基板に対して低い元素層、或いは該元素と半導体
   基板の構成元素との化合物層を形成することによって形
   成することを特徴とする請求項３に記載の半導体装置の
   製造方法。
7. 【請求項７】所定領域に絶縁膜が形成された半導体基板
   に不純物拡散層を形成する工程と、前記不純物拡散層及
   び絶縁膜上に高融点遷移金属を堆積する工程と、前記不
   純物拡散層上に前記高融点遷移金属と前記半導体基板の
   構成元素との化合物膜を自己整合的に形成する工程とを
   含む半導体装置の製造方法において、 前記高融点遷移金属を堆積する前に、前記不純物拡散層
   上に前記高融点遷移金属と前記半導体基板を構成する元
   素との化合物を含む薄膜を形成し、 前記化合物の組成比率は、前記半導体基板を構成する元
   素が同等、或いはそれ以上であることを特徴とする半導
   体装置の製造方法。