JPH0864576A - 炭化水素および水素を利用する選択的処理 - Google Patents

炭化水素および水素を利用する選択的処理

Info

Publication number
JPH0864576A
JPH0864576A JP7211298A JP21129895A JPH0864576A JP H0864576 A JPH0864576 A JP H0864576A JP 7211298 A JP7211298 A JP 7211298A JP 21129895 A JP21129895 A JP 21129895A JP H0864576 A JPH0864576 A JP H0864576A
Authority
JP
Japan
Prior art keywords
layer
aluminum
etching
bias
iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7211298A
Other languages
English (en)
Inventor
Majid M Hashemi
マジッド・エム・ハシェミ
Jonathan K Abrokwah
ジョナサン・ケー・アブロクワ
Stephen P Rogers
ステファン・ピー・ロジャーズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH0864576A publication Critical patent/JPH0864576A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2907—Materials being Group IIIA-VA materials
    • H10P14/2909—Phosphides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2907—Materials being Group IIIA-VA materials
    • H10P14/2911—Arsenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202—Materials thereof
    • H10P14/3214—Materials thereof being Group IIIA-VA semiconductors
    • H10P14/3221—Arsenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3418—Phosphides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3421—Arsenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414—Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3422—Antimonides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
    • H10P50/246—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group III-V materials

Landscapes

  • Drying Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【課題】 炭化水素，水素および貴ガスの混合気で、層
をプラズマ・エッチングまたは被着する。 【解決手段】 ６００Ｖ以上の陰極ＤＣバイアスが用い
られる。この陰極ＤＣバイアスにより、アルミニウム含
有層の上のＩＩＩ−Ｖ族材料１４を選択的にエッチング
でき、また水素化炭素膜４１の被着が可能になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、炭化水素／水
素ベースの選択的処理に関し、さらに詳しくは、ＩＩＩ
−Ｖ族半導体材料の選択的エッチングまたは水素化炭素
(hydrogenated carbon) 材料の選択的被着に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ガリ
ウム砒素電界効果トランジスタの製造における重要な工
程の１つは、ＡｌＧａＡｓ層をエッチングせずに、アル
ミニウム・ガリウム砒素層（ＡｌＧａＡｓ）の上にある
ガリウム砒素（ＧａＡｓ）ｎ＋コンタクト層を除去する
ことである。従来、複雑で、ｐＨ制御された湿式化学エ
ッチングまたは乾式エッチングが利用された。湿式化学
エッチングでは、基板に不均等性が生じて、そのため、
基板全体でガリウム砒素層を完全に除去するため、ある
程度のオーバエッチング(overetching) が必要であっ
た。
【０００３】この湿式プロセスの欠点は、ＡａＡｓ層と
ＡｌＧａＡｓ層との間で高い選択性を維持するため、エ
ッチング・プロセス全体においてこの湿式化学エッチン
グ剤のｐＨを極めて慎重に監視しなければならないこと
であった。別の欠点は、オーバエッチング・プロセスは
ガリウム砒素層をアンダカットし、そのためデバイスの
性能を劣化させ、基板においてデバイスの特性の不均等
性を生じた。
【０００４】塩素／フッ素ベースの薬品を利用した、選
択的な乾式エッチングが実証された。しかし、これらの
プロセスすべては、腐食性・毒性を有し、環境に有害な
ガスを伴う。
【０００５】優れた均等な電気特性を有するデバイスを
製造するため、ＧａＡｓ層のアンダカット長さを最小限
に抑え、かつＧａＡｓ層のエッチングにおける不均等性
を最小限に抑えることが望ましい。
【０００６】
【実施例】図１は、本発明による乾式エッチングまたは
プラズマ・プロセスを利用して処理できる構造の断面図
を示す。ＩＩＩ−Ｖ族半導体材料１０が設けられ、その
上に形成されたアルミニウムからなる層１２を有する。
ＩＩＩ−Ｖ族半導体層１４は、層１２の上に形成され
る。マスク１６は、ＩＩＩ−Ｖ族半導体層１４の上に形
成・パターニングされ、ＩＩＩ−Ｖ族半導体材料１４の
一部の上に開口部１９をなす。本発明の目的は、マスキ
ング層１６によってマスキングされていないＩＩＩ−Ｖ
族半導体材料１４の部分を除去し、しかも層１２のわず
かな量のみを除去するか、層１２をできるだけ除去しな
いことである。
【０００７】１実施例において、ＩＩＩ−Ｖ族半導体材
料１４は、ＧａＡｓからなるが、リン化インジウム（Ｉ
ｎＰ），インジウム・ガリウム砒素（ＩｎＧａＡｓ）ま
たはガリウム・アンチモン（ＧａＳｂ）などの他のＩＩ
Ｉ−Ｖ族材料も利用できる。ＩＩＩ−Ｖ族半導体材料１
４がＧａＡｓからなる場合、アルミニウムからなる層１
２は、Ａｌx Ｉｎ1-x Ａｓからなり、ここで０＜ｘ＜１
である。ＩＩＩ−Ｖ族半導体材料１４がＩｎＰからなる
場合、層１２はＡｌx Ｉｎ1-x Ａｓからなり、ここで０
＜ｘ＜１である。ＩＩＩ−Ｖ族半導体材料１０は、例え
ば、ＧａＡｓまたはＩｎＰからなってもよい。マスキン
グ層１６は、好ましくは窒化シリコンからなるが、二酸
化シリコン，ニッケル，金またはアルミニウムなど他の
材料も利用できる。
【０００８】図２は、処理をさらに進めた図１の構造を
示す。ＩＩＩ−Ｖ族半導体層１４は、炭化水素，水素お
よび貴ガス(noble gas) の混合気を利用してエッチング
される。反応性イオンエッチング（ＲＩＥ：reactive i
on etching）の場合、プラズマ・リアクタの構成はさま
ざまであり、ＲＩＥプラズマ・プロセスを比較できる最
小感度(figure of merit) は、誘導自己ＤＣバイアス(i
nduced self DC bias)または陰極ＤＣバイアス(cathode
DC bias) である。層１２をエッチングするよりもＩＩ
Ｉ−Ｖ族半導体材料１４をエッチングする選択性を向上
させるため、６００ボルト（Ｖ）以上の陰極ＤＣバイア
スを利用することが重要である。最も好ましくは、層１
２のエッチング・レートを１０オングストローム／分以
下にするためには、陰極ＤＣバイアスは６５０Ｖ以上で
ある。１００：１以上に、層１２に対する層１４の高い
選択性を達成することが望ましい。
【０００９】炭化水素は、好ましくはメタンであるが、
他の炭化水素も利用できる。貴ガスは、好ましくはアル
ゴンからなるが、ヘリウム，クリプトンまたはネオンな
どの他の貴ガスを利用してもよい。窒素など、貴ガスで
ない不活性ガスは利用できない。Ａｒは、経済的に利用
できることや、純度のため好ましい。本発明では、アル
ゴンは、プラズマを安定させるのに役立ち、プラズマ内
の平均電子エネルギ分布を増大し、水素原子数密度を増
加し、層１４の表面でイオン強化された化学速度(ion-e
nhanced chemical kinetics)を与える。好ましくは、混
合気は、体積比で、５〜３０％の炭化水素，４０％以下
の水素および６０％以下の貴ガスからなる。
【００１０】図３は、アルミニウムのさまざまなモル濃
度からなるＡｌＧａＡｓ層の、陰極ＤＣバイアスとエッ
チング・レートとの関係のグラフを示す。図３は、本発
明を利用して得られる予期せぬ成果を明白に示してい
る。６００Ｖ以下の陰極ＤＣバイアスの値は、一般に公
知である。６００Ｖ以上でもエッチング・レートの増加
傾向が期待される。従って、６００Ｖの陰極ＤＣバイア
ス以上でエッチング・レートが低下するとは予期しなか
った。ある陰極ＤＣバイアス・レベルでエッチング・レ
ートが低下するという発見は、本発明の選択的エッチン
グ・プロセスを得る上で重要である。
【００１１】高いプラズマ・パワーではプラズマ内のエ
ネルギー学(energetics)は、プラズマ・プロセス全体の
動力学(kinetics)を自然の被着に１要因または要因の組
み合わせだけシフトさせるため、ＡｌＧａＡｓ（層１
２）のエッチング・レートは６００Ｖ以上の陰極ＤＣバ
イアスで低下すると考えられる。高いプラズマ・パワー
は、部分的に、非常に高密度のメチル（ＣＨ3 ）および
メチレン（ＣＨ2 ）などのポリマ形成先駆物質(polymer
forming precursor) よび／または高密度のガス状イオ
ン、とくにアルゴン・イオンを本発明のエッチング・プ
ロセスで発生する。６００Ｖ以上のＤＣバイアスでは、
アルゴン・イオンの高密度化により、層１４へのイオン
の流出が増加し、揮発性の有機アルミニウム・エッチン
グ生成物の可能性が低減する。イオン・エネルギは結合
の分解および／またはガス炭化水素形成で放散されるの
で、この場合のスパッタリング(sputtering)は行わなく
てもよい。
【００１２】４２５Ｖ以下のＤＣバイアス（低いプラズ
マ・パワー）でのＡｌＧａＡｓの低いエッチング・レー
トおよび炭化水素ポリマの被着の増加は、貴ガス・イオ
ン数密度の低下，水素原子数密度の低下，およびプラズ
マ中の平均電子エネルギ分布の低下に起因する。イオン
の低密度化の印は、同じガス薬品および圧力でのＤＣバ
イアスの低下である。また、ＤＣバイアスに関係するも
のとして、平均プラズマ電位と平均自己バイアスとの間
の電位差を介してプラズマ・シース(plasma sheath) を
通過するイオンの運動エネルギがある。表面酸化物や、
水酸化物などのエッチング抑制物質(etch inhibitors)
を除去するために必要なイオン・エネルギまたはフラッ
クスは、これらの条件下のＩＩＩ−Ｖ族半導体エッチン
グには不十分である。このプラズマ・エネルギ条件で水
素原子数密度を低減することにより、気相重合(gas pha
se polymerization)が増加し、また表面水素化物の中間
物の形成に影響を与え、揮発性生成物が生じる。４２５
ＶのＤＣバイアスでは、気相重合の増加により、揮発性
有機アルミニウム・エッチング生成物の形成のための反
応性メチル物の数が低減し、そのため、空乏(depletio
n) 効果が得られる。図３に示す例は、ＣＨ4 ：Ｈ2 ：
Ａｒ（１８：２４：４０）を利用して、３０ミリトール
の圧力および２５゜Ｃの温度で実施された。ライン２０
は、ＧａＡｓ層１４のエッチング・レートを表す。ライ
ン２２は、３０％アルミニウムを有するＡｌＧａＡｓ層
のエッチング・レートを表し、ライン２４は、５０％ア
ルミニウムを有するＡｌＧａＡｓのエッチング・レート
を表し、ライン２６は、７５％のアルミニウムを有する
ＡｌＧａＡｓ層を表し、ライン２８は、アルミニウム砒
素層を表す。ライン２２，２４，２６，２８は、層１２
の可能な組成を表す。
【００１３】図３のグラフは、陰極ＤＣバイアスが増加
すると、ライン２０によって表されるガリウム砒素のエ
ッチング・レートが徐々に増加することを示す。反対
に、アルミニウム・ガリウム砒素のエッチング・レート
であるライン２２，２４，２６は、陰極ＤＣバイアスが
６００Ｖになるまで陰極ＤＣバイアスの増加とともに増
加し、その後エッチング・レートは低下し始める。
【００１４】従来、下層の破壊のため高い陰極ＤＣバイ
アス・エッチングを利用することは望ましくないと考え
られていた。本発明に関する実験結果により、炭化水素
／水素ベースの薬品を利用してもそのような悪影響はな
いことがわかった。層１２がエッチ・ストップ層として
機能できるように、アルミニウムからなる層１２がＩＩ
Ｉ−Ｖ族半導体層１４の下になることが重要である。エ
ッチング・ストップ・プロセスを開発することは、電気
および光電子デバイスを製造する上で極めて重要であ
る。
【００１５】図４は、本発明による選択的被着プロセス
を利用して形成された非平面構造を示す。この実施例で
は、アルミニウムを含有しない層３９が設けられる。最
も好ましくは、層３９は、ＧａＡｓ，ＩｎＰ，ＩｎＧａ
ＡｓまたはＧａＳｂなどＩＩＩ−Ｖ族半導体材料からな
る。アルミニウムからなる層４０は、当技術分野で周知
の従来のプロセスを利用して、層３９の部分の上に選択
的に設けられる。層４０は、好ましくは、Ａｌx Ｇａ
1-x ＡｓなどアルミニウムからなるＩＩＩ−Ｖ族半導体
材料である。水素化炭素層(hydrogenated carbon laye
r) ４１は、層４０の上に選択的に被着される。同時
に、層３９の一部はエッチングされ、ここで層４０は被
着されない。このように、選択的被着プロセスを行うこ
とができる。
【００１６】層を選択的にエッチングまたは選択的に被
着する方法が提供された。６００Ｖ以上の陰極ＤＣバイ
アスで貴ガスとともに炭化水素および水素を利用するこ
とにより、アルミニウムからなる下の層をエッチングせ
ずにＩＩＩ−Ｖ族半導体材料をエッチングできる。同じ
薬品および陰極ＤＣバイアスを利用して、アルミニウム
からなる層の上に水素化炭素膜を選択的に被着できる。
【図面の簡単な説明】
【図１】本発明の１実施例によるエッチング・プロセス
で用いられる構造の断面図である。
【図２】本発明の１実施例によるエッチング・プロセス
を利用して処理される構造の断面図である。
【図３】本発明の１実施例によるエッチング・プロセス
を利用したエッチング・レートの実験データのグラフで
ある。
【図４】本発明の１実施例による選択的被着プロセスを
利用して形成された構造の断面図である。
【符号の説明】
１０ ＩＩＩ−Ｖ族半導体層 １２ アルミニウムからなる層 １４ ＩＩＩ−Ｖ族半導体層 １６ マスキング層 １９ 開口部 ３９ アルミニウムを含有しない層 ４０ アルミニウムからなる層 ４１ 水素化炭素層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・ピー・ロジャーズ アメリカ合衆国アリゾナ州フェニックス、 イースト・マウンテン・スカイ・アベニュ ー516

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 基板を設ける段階；および６００Ｖ以上
    の陰極ＤＣバイアスを利用して、炭化水素，水素および
    貴ガスからなる混合気に前記基板を晒す段階；によって
    構成されることを特徴とする処理方法。
  2. 【請求項２】基板を設ける前記段階は、アルミニウム
    （１２）からなる層と、前記アルミニウム（１２）から
    なる層の上にあるＩＩＩ−Ｖ族半導体材料（１４）とか
    らなる前記基板を設けることからなり、混合気に前記基
    板（１０）を晒す前記段階は、前記ＩＩＩ−Ｖ族半導体
    材料（１４）の一部をエッチングすることからなること
    を特徴とする請求項１記載の方法。
  3. 【請求項３】 基板を設ける前記段階は、ＩＩＩ−Ｖ族
    半導体材料（３９）と、アルミニウム（４０）からなる
    層とからなる前記基板を設けることからなり、混合気に
    前記基板を晒す前記段階は、アルミニウム（４０）から
    なる前記層の上に水素化炭素層（４１）を選択的に形成
    することからなることを特徴とする請求項１記載の方
    法。
  4. 【請求項４】 混合気に前記基板を晒す前記段階は、６
    ５０Ｖ以上の陰極ＤＣバイアスを利用することからなる
    ことを特徴とする請求項１記載の方法。
  5. 【請求項５】 アルミニウム（１２）からなる層を設け
    る段階；アルミニウム（１２）からなる前記層の上にＩ
    ＩＩ−Ｖ族半導体材料（１４）を設ける段階；および６
    ００Ｖ以上の陰極ＤＣバイアスを利用して、体積比で、
    ５〜３０％の炭化水素，４０％以下の水素および６０％
    以下の貴ガスからなる混合気で、前記ＩＩＩ−Ｖ族半導
    体材料（１４）の一部をエッチングする段階；によって
    構成されることを特徴とするＩＩＩ−Ｖ族半導体材料を
    エッチングする方法。
JP7211298A 1994-08-01 1995-07-28 炭化水素および水素を利用する選択的処理 Pending JPH0864576A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/283,331 US5478437A (en) 1994-08-01 1994-08-01 Selective processing using a hydrocarbon and hydrogen
US283331 2005-11-18

Publications (1)

Publication Number Publication Date
JPH0864576A true JPH0864576A (ja) 1996-03-08

Family

ID=23085518

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7211298A Pending JPH0864576A (ja) 1994-08-01 1995-07-28 炭化水素および水素を利用する選択的処理

Country Status (3)

Country Link
US (1) US5478437A (ja)
JP (1) JPH0864576A (ja)
DE (1) DE19523999A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9616225D0 (en) 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US6417013B1 (en) 1999-01-29 2002-07-09 Plasma-Therm, Inc. Morphed processing of semiconductor devices
US6716758B1 (en) * 1999-08-25 2004-04-06 Micron Technology, Inc. Aspect ratio controlled etch selectivity using time modulated DC bias voltage
WO2003019590A1 (en) * 2001-08-21 2003-03-06 Seagate Technology Llc Enhanced ion beam etch selectivity of magnetic thin films using carbon-based gases

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2615655B1 (fr) * 1987-05-21 1989-06-30 Loic Henry Procede de gravure anisotrope d'un materiau iii-v : application au traitement de surface en vue d'une croissance epitaxiale
NL8701867A (nl) * 1987-08-07 1989-03-01 Cobrain Nv Werkwijze voor het behandelen, in het bijzonder droog etsen van een substraat en etsinrichting.
US5171401A (en) * 1990-06-04 1992-12-15 Eastman Kodak Company Plasma etching indium tin oxide
US5068007A (en) * 1990-09-24 1991-11-26 Motorola, Inc. Etching of materials in a noncorrosive environment
US5185293A (en) * 1992-04-10 1993-02-09 Eastman Kodak Company Method of forming and aligning patterns in deposted overlaying on GaAs

Also Published As

Publication number Publication date
US5478437A (en) 1995-12-26
DE19523999A1 (de) 1996-02-08

Similar Documents

Publication Publication Date Title
US5338398A (en) Tungsten silicide etch process selective to photoresist and oxide
KR102460794B1 (ko) 극자외선 (euv) 에칭 내성을 강화시키기 위한 보호 캡의 선택적 원자 층 증착 (ald)
US4484979A (en) Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
US8133819B2 (en) Plasma etching carbonaceous layers with sulfur-based etchants
US5160407A (en) Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
Constantine et al. Smooth, low‐bias plasma etching of InP in microwave Cl2/CH4/H2 mixtures
EP1973148A2 (en) Halogen-free amorphous carbon mask etch having high selectivity to photoresist
US6013943A (en) Etch stop for use in etching of silicon oxide
GB2094720A (en) Etching of semi-conductors and oxides
WO2001013414A1 (en) A process for making island arrays
KR100595090B1 (ko) 포토레지스트 마스크를 사용한 개선된 엣칭방법
US5074955A (en) Process for the anisotropic etching of a iii-v material and application to the surface treatment for epitaxial growth
US6025281A (en) Passivation of oxide-compound semiconductor interfaces
US5387312A (en) High selective nitride etch
US7067429B2 (en) Processing method of forming MRAM circuitry
US7183220B1 (en) Plasma etching methods
US6069087A (en) Highly selective dry etching process
US3661636A (en) Process for forming uniform and smooth surfaces
JPH0864576A (ja) 炭化水素および水素を利用する選択的処理
JPH0955365A (ja) 半導体基板の表面清浄方法
CN1103493C (zh) 降低在蚀刻氮化物时产生微负载的方法
US6455232B1 (en) Method of reducing stop layer loss in a photoresist stripping process using a fluorine scavenger
US10937659B2 (en) Method of anisotropically etching adjacent lines with multi-color selectivity
US5961718A (en) Process for selectively depositing diamond films
JPH04105319A (ja) 選択エッチング方法