JPH0864648A - 半導体ウエハ - Google Patents
半導体ウエハInfo
- Publication number
- JPH0864648A JPH0864648A JP6221173A JP22117394A JPH0864648A JP H0864648 A JPH0864648 A JP H0864648A JP 6221173 A JP6221173 A JP 6221173A JP 22117394 A JP22117394 A JP 22117394A JP H0864648 A JPH0864648 A JP H0864648A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- evaluation
- pad
- evaluation circuit
- probe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩの評価時にプローブの移動を少なくし
て評価時間を短縮できるように構成された半導体ウエハ
を提供する。 【構成】 半導体ウエハ１２に形成される集積回路チッ
プ２の構成を、グループ毎に評価用回路部１が形成され
た複数のグループに分割すると共に、評価用回路部に、
プローブ接触用のパッド３、５と、各グループ内の各チ
ップの入出力用パッドに接続され、かつプローブ接触用
パッドから入力されるチップ選択信号をデコードしてプ
ローブ接触用パッドを選択されたチップに接続するデコ
ード手段４とを設けるものとする。 【効果】 評価時間の短縮化。
て評価時間を短縮できるように構成された半導体ウエハ
を提供する。 【構成】 半導体ウエハ１２に形成される集積回路チッ
プ２の構成を、グループ毎に評価用回路部１が形成され
た複数のグループに分割すると共に、評価用回路部に、
プローブ接触用のパッド３、５と、各グループ内の各チ
ップの入出力用パッドに接続され、かつプローブ接触用
パッドから入力されるチップ選択信号をデコードしてプ
ローブ接触用パッドを選択されたチップに接続するデコ
ード手段４とを設けるものとする。 【効果】 評価時間の短縮化。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩのテスト評価に
適した半導体ウエハに関するものである。
適した半導体ウエハに関するものである。
【０００２】
【従来の技術】従来のＬＳＩ製造工程に於ては、図５に
示すように、製品チップ（被評価チップ）部２のみが半
導体ウエハ１２上に形成されており、各ＬＳＩの電気的
特性の評価は、各製品チップ部２個々のパッドにプロー
ブを接触させて１チップずつ電気的特性を測定する方法
で行われている。従って、この従来法では、各ＬＳＩの
パッド配置に合わせてプローブを配置した専用のプロー
ブカードを作成する必要があった。
示すように、製品チップ（被評価チップ）部２のみが半
導体ウエハ１２上に形成されており、各ＬＳＩの電気的
特性の評価は、各製品チップ部２個々のパッドにプロー
ブを接触させて１チップずつ電気的特性を測定する方法
で行われている。従って、この従来法では、各ＬＳＩの
パッド配置に合わせてプローブを配置した専用のプロー
ブカードを作成する必要があった。
【０００３】一方、大容量ＤＲＡＭ等、１チップの評価
に時間のかかるメモリや、評価が困難なロジックＩＣの
評価では、評価を容易にするために、自己評価用回路を
各チップに内蔵させている。
に時間のかかるメモリや、評価が困難なロジックＩＣの
評価では、評価を容易にするために、自己評価用回路を
各チップに内蔵させている。
【０００４】
【発明が解決しようとする課題】上記、従来の方法で
は、１チップずつウエハを移動させて評価を行うために
評価に時間がかかる上、パッド周辺のデザインルールが
プローブによる制約を受ける場合がある。また、プロー
ブカードが各製品のパッド配置に合わせた仕様になって
いるので、他の製品との互換性がない。他方、自己評価
用回路を内蔵したＬＳＩにあっては、製品としての使用
には不必要な自己評価用回路を内蔵させるため、チップ
面積が増大する不都合がある。
は、１チップずつウエハを移動させて評価を行うために
評価に時間がかかる上、パッド周辺のデザインルールが
プローブによる制約を受ける場合がある。また、プロー
ブカードが各製品のパッド配置に合わせた仕様になって
いるので、他の製品との互換性がない。他方、自己評価
用回路を内蔵したＬＳＩにあっては、製品としての使用
には不必要な自己評価用回路を内蔵させるため、チップ
面積が増大する不都合がある。
【０００５】本発明は、このような従来技術の欠点を改
善するべく案出されたものであり、その主な目的は、Ｌ
ＳＩの評価時にプローブの移動を少なくして評価時間を
短縮できるように構成された半導体ウエハを提供するこ
とにある。
善するべく案出されたものであり、その主な目的は、Ｌ
ＳＩの評価時にプローブの移動を少なくして評価時間を
短縮できるように構成された半導体ウエハを提供するこ
とにある。
【０００６】
【課題を解決するための手段】このような目的は、本発
明によれば、集積回路が形成された複数のチップが形成
される半導体ウエハであって、前記複数のチップは、複
数のグループに分割され、かつグループ毎に評価用回路
部が形成されており、前記評価用回路部は、プローブ接
触用のパッドと、前記各グループ内の各チップの入出力
用パッドに接続されると共に、前記プローブ接触用パッ
ドから入力されるチップ選択信号をデコードして前記プ
ローブ接触用パッドを選択されたチップに接続するデコ
ード手段とを備えることを特徴とする半導体ウエハを提
供することにより達成される。
明によれば、集積回路が形成された複数のチップが形成
される半導体ウエハであって、前記複数のチップは、複
数のグループに分割され、かつグループ毎に評価用回路
部が形成されており、前記評価用回路部は、プローブ接
触用のパッドと、前記各グループ内の各チップの入出力
用パッドに接続されると共に、前記プローブ接触用パッ
ドから入力されるチップ選択信号をデコードして前記プ
ローブ接触用パッドを選択されたチップに接続するデコ
ード手段とを備えることを特徴とする半導体ウエハを提
供することにより達成される。
【０００７】
【作用】本発明に基づく手段に於ては、各チップのパッ
ドにプローブを接触させて１チップずつ評価を行う代わ
りに、評価用回路部のパッドにプローブを接触させて評
価を行うので、ウエハの移動回数が、従来の（評価用回
路部数）／（被評価チップ数）で済み、評価時間の短縮
が図れる。この方法を用いると、製品チップのパッドに
プローブを接触させることはないので、パッド周辺のデ
ザインルールをプローブの影響を受けないものにするこ
とができる。更に、この評価用回路部のパッド数・パッ
ド配置を規格化することにより、一種類のプローブカー
ドを複数の製品について共用できるようになるので、プ
ローブカード作成費を低減できる。また、自己評価用回
路を評価用回路部に搭載することにより、自己評価用回
路の必要なＬＳＩのチップ面積を小さくすることができ
る。加えて、１つの評価用回路部に対して多数の製品チ
ップを配置することにより、一枚のウエハに形成できる
製品チップ数を従来より増やすことが可能になる。
ドにプローブを接触させて１チップずつ評価を行う代わ
りに、評価用回路部のパッドにプローブを接触させて評
価を行うので、ウエハの移動回数が、従来の（評価用回
路部数）／（被評価チップ数）で済み、評価時間の短縮
が図れる。この方法を用いると、製品チップのパッドに
プローブを接触させることはないので、パッド周辺のデ
ザインルールをプローブの影響を受けないものにするこ
とができる。更に、この評価用回路部のパッド数・パッ
ド配置を規格化することにより、一種類のプローブカー
ドを複数の製品について共用できるようになるので、プ
ローブカード作成費を低減できる。また、自己評価用回
路を評価用回路部に搭載することにより、自己評価用回
路の必要なＬＳＩのチップ面積を小さくすることができ
る。加えて、１つの評価用回路部に対して多数の製品チ
ップを配置することにより、一枚のウエハに形成できる
製品チップ数を従来より増やすことが可能になる。
【０００８】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【０００９】図１は、本発明の一実施例を説明するため
のウエハ上のチップ配置の模式図である。本ウエハに
は、後の工程で切断されて製品になる複数の製品チップ
（被評価チップ）部２と、製品チップ部２の評価に用い
る評価用回路部１とが設けられている。
のウエハ上のチップ配置の模式図である。本ウエハに
は、後の工程で切断されて製品になる複数の製品チップ
（被評価チップ）部２と、製品チップ部２の評価に用い
る評価用回路部１とが設けられている。
【００１０】評価用回路部１には、製品チップ部２の測
定に必要な信号・電源用パッド３と、該信号・電源用パ
ッド３と電気的に接続されて信号・電源を送る製品チッ
プ部２を選択するためのデコーダ回路４と、該デコーダ
回路４と電気的に接続されて被評価チップ部２の選択に
必要なチップアドレス（００、０１、１０、１１）信号
を発するチップアドレス信号用パッド５とが、製品チッ
プ部２と同様に既知のプロセス技術により形成されてい
る。
定に必要な信号・電源用パッド３と、該信号・電源用パ
ッド３と電気的に接続されて信号・電源を送る製品チッ
プ部２を選択するためのデコーダ回路４と、該デコーダ
回路４と電気的に接続されて被評価チップ部２の選択に
必要なチップアドレス（００、０１、１０、１１）信号
を発するチップアドレス信号用パッド５とが、製品チッ
プ部２と同様に既知のプロセス技術により形成されてい
る。
【００１１】製品チップ部２は、評価用回路部１の上下
に２チップずつ形成されている。そしてスクライブライ
ン６上にＡＬ配線７、８を形成し、製品チップ部２の信
号・電源パッド９と評価用回路部１のデコーダ回路４と
の電気的接続を行う。このとき、ＡＬ配線７、８の長さ
は、どの製品チップ部２に対しても等しくなるようにし
ておく。
に２チップずつ形成されている。そしてスクライブライ
ン６上にＡＬ配線７、８を形成し、製品チップ部２の信
号・電源パッド９と評価用回路部１のデコーダ回路４と
の電気的接続を行う。このとき、ＡＬ配線７、８の長さ
は、どの製品チップ部２に対しても等しくなるようにし
ておく。
【００１２】上述のような、評価用回路部１が１個と製
品チップ部２が４個との組み合わせを最小単位グループ
として、図２のようにウエハ１２上にチップを配置す
る。なお、各グループ内の製品チップ部２は、図１に０
０、０１、１０、１１で示すように、アドレス付けされ
ている。
品チップ部２が４個との組み合わせを最小単位グループ
として、図２のようにウエハ１２上にチップを配置す
る。なお、各グループ内の製品チップ部２は、図１に０
０、０１、１０、１１で示すように、アドレス付けされ
ている。
【００１３】本実施例では、評価用回路部１のパッドに
プローブ（図示せず）を接触させ、評価に必要な信号・
電源と同時に被評価チップ選択のためのチップアドレス
信号（００、０１、１０、１１）を順次送ることによ
り、一回のプローブの接触で４チップの測定を行うこと
ができる。また製品チップ部２内のパッド９にはプロー
ブを接触させないので、パッド周辺のデザインルールは
プローブによる制約を受けない。
プローブ（図示せず）を接触させ、評価に必要な信号・
電源と同時に被評価チップ選択のためのチップアドレス
信号（００、０１、１０、１１）を順次送ることによ
り、一回のプローブの接触で４チップの測定を行うこと
ができる。また製品チップ部２内のパッド９にはプロー
ブを接触させないので、パッド周辺のデザインルールは
プローブによる制約を受けない。
【００１４】図３は、本発明に於て評価用回路部１のパ
ッドの数並びに配置を規格化した場合の実施例を説明す
るための模式図である。上記第１の実施例と同様にして
各チップを形成するが、ここでは、必要数より多くのパ
ッド３、５、１０を評価用回路部１上に形成する。但
し、使用しないパッド１０は、デコーダ回路４と電気的
接続を行わない。そしてプローブカードは、これらのパ
ッド３、５、１０の数並びに配置に合わせて作成する。
例えば互いに異なるＬＳＩを作成する場合も、その評価
用回路部１のパッドの数並びに配置を共通化することに
より、共通のプローブカードを流用することが可能とな
る。
ッドの数並びに配置を規格化した場合の実施例を説明す
るための模式図である。上記第１の実施例と同様にして
各チップを形成するが、ここでは、必要数より多くのパ
ッド３、５、１０を評価用回路部１上に形成する。但
し、使用しないパッド１０は、デコーダ回路４と電気的
接続を行わない。そしてプローブカードは、これらのパ
ッド３、５、１０の数並びに配置に合わせて作成する。
例えば互いに異なるＬＳＩを作成する場合も、その評価
用回路部１のパッドの数並びに配置を共通化することに
より、共通のプローブカードを流用することが可能とな
る。
【００１５】図４は、評価用回路部１に自己評価回路１
１を搭載した場合の実施例を説明するための模式図であ
る。上記第１の実施例と同様にして各チップを形成する
が、ここでは、評価用回路部１上に自己評価回路１１を
形成する。本実施例に於ては、自己評価回路１１が製品
チップ部２の外部に配置されるので、製品チップ部２の
面積が増大せずに済む。
１を搭載した場合の実施例を説明するための模式図であ
る。上記第１の実施例と同様にして各チップを形成する
が、ここでは、評価用回路部１上に自己評価回路１１を
形成する。本実施例に於ては、自己評価回路１１が製品
チップ部２の外部に配置されるので、製品チップ部２の
面積が増大せずに済む。
【００１６】
【発明の効果】以上説明したように本発明によれば、パ
ッドに対して１回のプローブの接触で複数の製品チップ
（被評価チップ）を評価し得るので、ウエハの移動回数
が減少し、評価時間の短縮化が実現し得る。
ッドに対して１回のプローブの接触で複数の製品チップ
（被評価チップ）を評価し得るので、ウエハの移動回数
が減少し、評価時間の短縮化が実現し得る。
【図１】本発明の一実施例を説明するためのチップ配置
の模式図。
の模式図。
【図２】本発明の一実施例を説明するためのウエハの平
面図。
面図。
【図３】本発明に於て評価用回路部のパッドの数並びに
配置を規格化した場合の実施例を説明するための模式
図。
配置を規格化した場合の実施例を説明するための模式
図。
【図４】本発明に於て評価用回路部に自己評価回路を搭
載した場合の実施例を説明するための模式図。
載した場合の実施例を説明するための模式図。
【図５】従来例を説明するためのウエハの平面図。
１ 評価用回路部 ２ 製品チップ部 ３ 信号・電源用パッド ４ デコーダ回路 ５ チップアドレス信号用パッド ６ スクライブライン ７、８ ＡＬ配線 ９ 信号・電源パッド １０ 予備パッド １１ 自己評価回路 １２ ウエハ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ
Claims (1)
- 【請求項１】 集積回路が形成された複数のチップが形
成される半導体ウエハであって、 前記複数のチップは、複数のグループに分割され、かつ
グループ毎に評価用回路部が形成されており、 前記評価用回路部は、プローブ接触用のパッドと、前記
各グループ内の各チップの入出力用パッドに接続される
と共に、前記プローブ接触用パッドから入力されるチッ
プ選択信号をデコードして前記プローブ接触用パッドを
選択されたチップに接続するデコード手段とを備えるこ
とを特徴とする半導体ウエハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221173A JPH0864648A (ja) | 1994-08-22 | 1994-08-22 | 半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6221173A JPH0864648A (ja) | 1994-08-22 | 1994-08-22 | 半導体ウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864648A true JPH0864648A (ja) | 1996-03-08 |
Family
ID=16762625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221173A Withdrawn JPH0864648A (ja) | 1994-08-22 | 1994-08-22 | 半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864648A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339228A (ja) * | 2005-05-31 | 2006-12-14 | Sharp Corp | 大規模集積回路のウェハおよびその製造方法 |
| JP2008283073A (ja) * | 2007-05-11 | 2008-11-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2009043409A (ja) * | 2008-10-24 | 2009-02-26 | Elpida Memory Inc | 半導体記憶装置のテスト方法及び製造方法並びに半導体ウェハ |
| JP5451747B2 (ja) * | 2009-03-24 | 2014-03-26 | 日本電気株式会社 | 半導体ウェハ及び半導体装置の製造方法 |
-
1994
- 1994-08-22 JP JP6221173A patent/JPH0864648A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339228A (ja) * | 2005-05-31 | 2006-12-14 | Sharp Corp | 大規模集積回路のウェハおよびその製造方法 |
| JP2008283073A (ja) * | 2007-05-11 | 2008-11-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
| EP2031655A2 (en) | 2007-05-11 | 2009-03-04 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| US8106395B2 (en) | 2007-05-11 | 2012-01-31 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| JP2009043409A (ja) * | 2008-10-24 | 2009-02-26 | Elpida Memory Inc | 半導体記憶装置のテスト方法及び製造方法並びに半導体ウェハ |
| JP5451747B2 (ja) * | 2009-03-24 | 2014-03-26 | 日本電気株式会社 | 半導体ウェハ及び半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |