JPH0864679A - 線間容量を低減するための多孔質誘電体 - Google Patents

線間容量を低減するための多孔質誘電体

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Abstract

(57)【要約】 【目的】 半導体集積回路において、線間における電力
消費、クロストーク電圧、およびＲＣ定数を低減化され
た配線方式を得る多孔質誘電体に関する。 【構成】 半導体母材１０上へ相互接続線１４ａ−ｄを
形成し、半導体母材および相互接続線１４ａ−ｄ上を、
隣接する相互接続線間の空隙を埋めるのに十分以上の厚
さの誘電層２０で被覆する。誘電層２０を焼成し、より
高い温度で硬化する。これによって、空隙内部の誘電層
２０は相互接続線上およびオープンフィールド中のそれ
よりも低い密度を持つ。相互接続線の上から誘電層をエ
ッチバックで除去してもよい。相互接続線１４ａ−ｄお
よび誘電層２０の上を覆って二酸化シリコン層１２が堆
積され、二酸化シリコン層１２および誘電層２０を貫通
して相互接続線１４ａ−ｃへのコンタクト・ビア１１が
エッチされる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体処理に関するもの
であり、更に詳細には半導体デバイス中での線間容量の
低減化に関する。
【０００２】
【従来の技術】半導体はラジオやテレビを含む電子的用
途のための集積回路に幅広く使用されている。そのよう
な集積回路は単結晶シリコン中に作製された多数のトラ
ンジスタを使用するのが一般的である。多くの集積回路
には現在、多重レベルの相互接続金属配線が含まれるよ
うになっている。１個の半導体マイクロチップの中に数
千、更には数百万個のトランジスタが含まれる。理論的
には、１個のマイクロチップが数百万本のトランジスタ
を相互接続するための配線をも含み得る。それらの配線
は線間に集中する電気容量を作りだす可能性がある。デ
バイス形状が縮小し、機能密度が増大するにつれて、線
間容量を減らすことが不可欠なものとなっている。線間
容量は、遅延時間とクロストークとのためにデバイスの
動作性能が妨げられるまでに増大する可能性がある。こ
れらの多重レベル金属配線系において容量を減らすこと
は、線間における電力消費、クロストーク電圧、および
ＲＣ定数を減らすことにつながる。金属配線を互いに絶
縁するために用いられる典型的な材料は二酸化シリコン
である。二酸化シリコンは熱的にも化学的にも安定な材
料である。高アスペクト比のコンタクトおよびビア（ビ
アホール）のために従来の酸化物エッチを利用すること
もできる。
【０００３】しかしながら、熱酸化やＣＶＤ法によって
成長させた密なシリコン酸化物の誘電率は３．９のオー
ダーである。誘電率は、１．０が真空の誘電率を表すと
いうスケールのものである。ここに、”低誘電率”とい
う表現は、３．７よりも低い誘電率を持つ材料をさすも
のとして用いている。
【０００４】近年、密なシリコン酸化物の代わりにもっ
と低い誘電率を有するエーロゲルのような低密度材料を
使用する試みがなされた。エーロゲルのような多孔質の
二酸化シリコンの誘電率は１．２程度の低いものがあり
得る。このような低い誘電率であれば、ＲＣ遅延時間の
低減化が可能になる。しかし、エーロゲルを製造する従
来の方法では、超臨界的な（ｓｕｐｅｒｃｒｉｔｉｃａ
ｌ）ドライ工程が必要とされ、そのため半導体製造加工
のための複雑度やコストが嵩む。
【０００５】
【発明の概要】本発明は、金属配線間に低密度、低誘電
率の絶縁体を選択的に形成して線間容量を低減化する新
規な方法である。更に、本発明は超臨界的なドライ工程
を必要とせず、また任意の標準的な生産プロセスに容易
に適応できる。
【０００６】ここに相互接続構造とその方法とについて
説明する。まず、半導体母材の上に複数本の相互接続線
が形成される。次に、この半導体母材と複数の相互接続
線との上を覆って、隣接する相互接続線間の空隙を埋め
るのに十分な厚さ以上に誘電材料の層が被覆される。こ
の低誘電率材料は焼成（ｂａｋｅ）され、更に焼成温度
よりも高い温度において硬化（ｃｕｒｅ）される。焼成
し、更に硬化することによって、空隙内部の誘電材料は
相互接続線の上およびオープンフィールドにある誘電材
料よりも低密度のものになる。オプションとして、エッ
チバックによって相互接続線の上を覆っている低誘電率
材料を除去することもできる。最後に、この相互接続配
線および低誘電率材料を覆って二酸化シリコン層が堆積
される。
【０００７】空隙とオープンフィールドとの間での密度
差は、空隙中の多孔質材料のほうをオープンフィールド
のより多孔質でない材料よりも高速にエッチする浸出エ
ッチ（ｌｅａｃｈｉｎｇ ｅｔｃｈ）によって更に増大
する。
【０００８】１つの実施例では、次に、二酸化シリコン
および低誘電率材料層を貫通して複数本の相互接続線へ
のコンタクトビアがエッチされる。この低誘電率材料は
スピン塗布できる誘電材料であることが好ましい。
【０００９】本発明の１つの特長は、線間容量を低減化
する金属配線方式を提供することである。
【００１０】本発明の別の１つの特長は、クロストーク
および電力消費を低減化する金属配線方式を提供するこ
とである。
【００１１】本発明の更に別の１つの特長は、密な二酸
化シリコンよりも低い誘電率を有する誘電材料を相互接
続線間に提供することである。
【００１２】本発明は添付の図面を参照することによっ
て最も良く理解できる。
【００１３】各図面において、同じ符号および記号は特
にことわらない限り対応する部品を指す。
【００１４】
【実施例】図１は金属相互接続線１、２、３、および４
に対して本質的に平行に設けられたアース面５を有する
デバイスの垂直断面図を示す。これらの相互接続線１、
２、３、および４の各々によって運ばれる電気信号は、
その特定の線のＲＣ時定数によって影響される。線１を
例にとれば、ＲＣ時定数の容量を構成する要素は４つの
成分に分割される。第１の容量成分は線１と線２との間
の線間容量である容量Ｃ１２である。第２の成分はＣ
１３であって、これは線１とその下の線である線３との
間の層間容量である。第３の成分はＣ１４で、これは線
１とその対角下方の線である線４との間の層間容量であ
る。第４の成分はＣ１５であって、線１とアース５との
間の対アース容量である。Ｃ１１は合計容量として定義
されている。各線１−４の金属幅は約０．３６μｍであ
る。線間の間隔もまた約０．３６μｍである。金属線１
−４の高さは約０．６μｍである。金属配線間の酸化物
の厚さは約０．７μｍである。図１の構造に対する容量
シミュレーションが完了し、その結果は表１および表２
に示されている。
【００１５】
【表１】
【００１６】
【表２】
【００１７】表２のｃ−ｉｔｅｒ列から分かるように、
上述の例では全容量の８５％を線間容量が占めている。
もちろん、このパーセント値は線間の間隔に依存する。
間隔が減少すれば、合計容量のパーセント値は増大す
る。従って、接近して配置された相互接続線の線間容量
を減らすことは与えられた相互接続線の全ＲＣ時定数に
対して重大な影響を及ぼす。本発明の説明は多重レベル
金属配線プロセスに関連して説明するものではあるが、
当業者には明らかなように、金属層のレベル数は変えて
もよく、単一レベルの金属配線デバイスであっても本発
明は同様に適用できる。
【００１８】図２は、本発明に従う、半導体母材１０上
の相互接続の１レベルを示している。半導体母材１０
は、当業者には良く知られたように、トランジスタ、ダ
イオード、およびその他の半導体要素（図示されていな
い）を含むことができる。半導体母材１０はまた、その
他の金属相互接続層を含むこともできる。相互接続線１
４ａ−ｄから半導体母材の構造を絶縁するために半導体
母材の表面に絶縁層１２が形成される。絶縁層１２は二
酸化シリコン等の酸化物を含むことができる。コンタク
ト１１等のコンタクトは絶縁体１２を貫通して延びて、
相互接続線１４ａ−ｃを半導体母材へ接続する。相互接
続線１４ａ−ｄはアルミニウムやチタン／アルミニウム
／チタン窒化物多重層のような電気伝導性の材料を含む
ものでよいが、その他の伝導材料を採用することもでき
る。相互接続線１４ａ−ｃは近接して（例えば、０．５
μｍ以下）配置されているが、相互接続線１４ｃと１４
ｄとはそれらの間にもっと広い間隔（例えば、＞２．０
μｍ）を置いている。層２０は低密度、低誘電率の材料
を含み、相互接続線１４ａ−ｃを互いに絶縁している。
低密度、低誘電率の層２０は、多孔質二酸化シリコン、
多孔質シロキサン、多孔質シルスエクイオキサン（ｓｉ
ｌｓｅｑｕｉｏｘａｎｅ）、あるいはその他の３．７よ
りも小さい誘電率を有する多孔質の低密度材料を含むこ
とができる。好適実施例では多孔質二酸化シリコンが用
いられている。
【００１９】層２０の低誘電率材料は、容量に関して最
も大きい影響を持つデバイス領域に配置される。近接し
て配置された相互接続線上の線間容量は全容量に対して
最も大きな寄与をなすものであるから、相互接続線１４
ａ−ｃ間には多孔質二酸化シリコンのような低密度、低
誘電率の材料が使用されるわけである。その他の場所
（例えば、相互接続線１４ｃと１４ｄの間）および、付
加的な相互接続層（図示されていない）等の後に形成さ
れる要素から相互接続線１４ａ−ｄを絶縁するために
は、密なシリコン酸化物１８が使用される。２４で示さ
れたようなコンタクトビアは二酸化シリコン層１８を貫
通して所望の場所に相互接続線１４ａ−ｄとの相互接続
を供給する。
【００２０】相互接続線の間に多孔質の二酸化シリコン
を有することにはいくつかの利点がある。まず、低誘電
率材料２０は密な二酸化シリコンよりも低い誘電率を有
するので、線間容量が低減化される。第２に、高アスペ
クト比のコンタクト・ビアのために従来の酸化物エッチ
が利用できる。第３に、周囲の密な二酸化シリコンが多
孔質材料の機械的な不安定性を補って障壁となってくれ
る。第４に、二酸化シリコンの表面はリソグラフィのパ
ターニング用に平坦化される。第５に、多孔質材料と相
互接続線の側壁との間の界面力のために多孔質構造が安
定化される。更に、相互接続線間にある多孔質材料は７
００℃という高温までも機械的に安定である。この高温
安定性は多孔質材料を層間誘電体（ＩＬＤ）応用として
使用することを許容するばかりでなく、ポリ（ｐｏｌ
ｙ）−金属間の誘電体（ＰＭＤ）応用として使用するこ
とも許容する。
【００２１】図３はトランジスタやその他のデバイス要
素（図示されていない）を作製した後の半導体母材１０
を示す。半導体母材１０中には１個または複数個の相互
接続層も形成されているであろう。絶縁層１２とコンタ
クト１１が半導体母材１０の表面上に形成される。
【００２２】図４を参照すると、金属層が堆積され、エ
ッチされて相互接続線１４ａ−ｄが形成される。簡単の
ために、図４は４本の相互接続線１４ａ−ｄだけを示し
ている。しかし、当業者には明らかなように、その他の
形状の相互接続線とともにより数多くの相互接続線が形
成されて構わない。相互接続線１４ａ−ｄは、０．５−
２．０ミクロンのオーダーの縦方向厚さ、および設計次
第で変化するが典型的には０．２５から１ミクロンの範
囲の横方向厚さを有する。相互接続線１４ａ−ｄの形成
の後に、オプションとしてこの構造の表面を覆って薄い
二酸化シリコン層（図示されていない）が堆積される。
しかし、この二酸化シリコン層はオプションであるか
ら、図面には示されていない。
【００２３】なおも図４を参照すると、この構造の表面
上へ０．２−５．０ミクロンのオーダーの厚さに誘電材
料の層２０が堆積される。層２０は相互接続線１４ａ−
ｃの線間を埋めるに十分な厚さに堆積される。層２０は
ポリシルスエクイオキサン、シロキサン、あるいはシリ
ケートのようなスピン塗布できるコロイド懸濁材料を含
むものでよい。更に、層２０は高度に加水分解された二
酸化シリコンのような蒸着されたゲル状の材料を含んで
もよい。望ましい実施態様では、ダウ・コーニング社の
ポリシルスエクイオキサン可流酸化物（以後「可流酸化
物」と呼ぶ）を用いるが、他の水素シルスエクイオキサ
ン（ＨＳＱ）を用いることもできる。ＨＳＱの一般式は
（ＨＳｉＯ１．５）２ｎで、ｎ＝３から８である。シル
スエクイオキサンの命名法は、各シリコン原子が１．５
酸素原子に接続していることを示す。多面シルスエクイ
オキサンＨ８Ｓｉ８Ｏ１２の分子構造を図５に示す。
【００２４】ＨＳＱのＦＴＩＲスペクトルグラフを図６
に示す。このグラフは、異なる硬化温度が赤外線吸収
（ａ．ｕ．）と波数（ｃｍ−１）に関係する様子を示
す。Ｓｉ−ＨとＳｉ−Ｑ赤外線吸収のピークの変化は、
ＨＳＱ分子が硬化温度が増加するにつれて再構成するこ
とを示す。Ｘ線回折は、調査した全ての温度においてア
モルファス膜の形成を示す。ＨＳＱは優れたギャップフ
ィルおよびプレーナ化能力を示す。これは部分的には、
最初の材料が比較的低いガラス遷移温度（−２５０℃）
を持つからである。
【００２５】図７を参照すると、堆積の後、図４からの
構造が焼成される。典型的な焼成温度は１５０℃と３０
０℃との間の温度である。焼成によって誘電材料層２０
から残留溶剤が除去され、最初懸濁状態にあった粒子間
に架橋結合が引き起こされる。更に、溶剤の蒸発によっ
てネットワーク中に気孔が生成する。
【００２６】図８を参照すると、この構造は先の焼成温
度よりも高い温度で硬化される。層間誘電体としての応
用のためには、典型的な硬化温度は３００℃と５００℃
との間にある。ポリ−金属間の誘電体としての応用のた
めには、もっと高い硬化温度（例えば、＞５００℃）が
必要であろう。硬化によって、相互接続線１４ｃ−ｄ間
およびオープンフィールドでの誘電材料が高密度化され
る。しかし、線１４ａ−ｃの線間材料は高密度化されず
に多孔質のままに残る。これは多分、ネットワークと相
互接続線の側壁との間の相互作用が高密度化を妨げるた
めであろう。多孔質二酸化シリコンは湿気を吸着するた
め、耐湿材料（例えば、プラズマ酸化物）のキャップが
必要となる。
【００２７】多孔質性はＨＳＱのクロスリンク中に発達
する。図９は、平らなＳｉウエーハ上の凝縮膜の測定さ
れた厚さと多孔質性を、硬化温度の関数として示す。高
密度化のため、厚さも多孔質性も、硬化温度が増加する
につれて減少する。４００℃以下で硬化した膜では多孔
質性は約１９％であり、４５０℃で硬化した膜は約１３
％に減少する。ＭＯＳＣＡＰ法により測定された対応す
る誘電率を図１０に示す。（値は熱酸化（ｋ＝３．９
６）を標準にする。線間容量の測定は、０．５０／０．
５０μｍ幅／間隔のくし構造を用いて行った。）硬化温
度が４５０℃から３００℃に減少すると、誘電率は約
３．５から約２．７に減少した。これはＨＳＱ膜の内部
の孔が有効誘電率を下げたことを示す。線間容量はくし
構造を用いて慎重に測定した。抽出した誘電率も図１０
に示す。ＭＯＳＣＡＰデータと同様に、線間誘電率も硬
化温度の減少につれて減少するが、所定の硬化温度では
ＭＯＳＣＡＰ誘電率より実質的に小さい。これはＨＳＱ
膜ギャップの密度がオープンフィールドより低かったこ
とを示す。しかしＨＳＱの機械的強度は二酸化シリコン
より小さいので、オープンフィールド領域では濃度の高
いシリコンを用いてよい。一方、多孔質性の二酸化シリ
コンは相互接続線の間に残る。更に、トップの二酸化シ
リコン層と金属相互接続側壁は、多孔質性の二酸化シリ
コンには障壁（閉じ込め）になる。
【００２８】次に、図１１に示されたように、従来技術
に従って二酸化シリコン層１８を貫通して相互接続線１
４へコンタクトビア２４がパターン化され、エッチされ
る。本発明の１つの特長は、従来のコンタクト／ビア・
エッチが使用できてより短時間のＲＣ時定数を実現でき
ることである。これはビアが必要な場所に密な二酸化シ
リコン層１８が残され、配線に関するＲＣ時定数を減ら
す効果を有する隣接相互接続線間の空隙中には多孔質の
二酸化シリコンが使用されるという事実による。最後
に、金属層が堆積され、エッチされてビア２４を埋め、
図２の構造が得られる。
【００２９】図２の構造を形成した後、そのプロセスが
繰り返されて、図１２に示されたように付加的な金属相
互接続層が形成される。典型的には、そのような金属相
互接続層の４層または３層が形成されよう。しかし、本
発明は５レベル以上の相互接続線を有するデバイスの他
に、単一または２重の金属相互接続だけのデバイスに対
しても同じように適用できる。
【００３０】図１３を参照すると、可流酸化物１６は４
００℃で１時間、硬化される。この可流酸化物１６は標
準的な染料溶液（ＮＨ４Ｆと酢酸の混合物）によれば１
０秒間でエッチされてしまう。線１７−１９の線間の可
流酸化物１６は密度が低く、従って、オープンフィール
ドの可流酸化物よりも高速のエッチ速度を有する。この
材料は少なくとも２０％の多孔質度を含み、そのため二
酸化シリコンの誘電率を約３．３に減少させる。
【００３１】図１４を参照すると、可流酸化物１６はよ
り高温の７００℃で硬化されるが、配線１１−１５の線
間にある可流酸化物１６はここでもオープンフィールド
エリア２１にある酸化物よりも密度は低い。酸化物１６
は標準的な染料溶液中で１０秒間でエッチされてしま
う。しかし、より高温で硬化された材料はより多孔質の
程度が小さい。多孔質度は、可流酸化物１６中で約１６
％であると見積もられる。図１０はまた、保護用のキャ
ップ層１８と下側の材料層２０とを示している。
【００３２】更に、図１５と図１６は、この新しい多孔
質性の中間膜誘電体（３００℃で硬化）の最高１ＧＨｚ
までの高周波応答を示す。図１５はくし構造からの反射
係数の極図（スミスチャート）で、この構造は非常に小
さい金属直列抵抗を持つほぼ理想的なコンデンサである
ことを示す。図１６は、抽出されたアドミタンス（パッ
ドを外した後）を周波数の関数として示す。アドミタン
スの傾斜はこの構造の容量であって、１ＭＨｚから１Ｇ
Ｈｚまで一定であり、この範囲では誘電体の反応の吸収
がなかったことを示す。
【００３３】水素シルスエクイオキサン（ＨＳＱ）スピ
ンオンガラスの誘電率を更に減らす別の方法は、低分子
量を持つ樹脂を用いることである。低分子量材料は多く
の水素リガンドを持ち、密度の低い膜を形成する。高い
分子量を持つ材料は、かご構造が分解するので、水素リ
ガンドが少なく密度が高い。分子量の低いＨＳＱはより
多くの酸素が立方体に付き、従って得られる膜は図１６
に示すようにより高い多孔質性を示す。ダウ・コーニン
グ社の現在のＨＳＱ製品の平均分子量は１００００ａｍ
ｕである。
【００３４】水素リガンドを失うと、図１７に示すよう
に直接Ｓｉ−Ｓｉ結合を生じるか、またはかご構造が崩
壊する。どちらの結果も最後の膜の多孔質性を減少させ
る。
【００３５】限られた多孔質度のパーセンテージについ
て好適実施例を説明してきたが、低誘電率材料の多孔質
度を変える方法が存在する。低誘電率の材料を生成する
方法に対する各種の修正および多孔質度の多様性も本発
明の範囲に含まれることを理解されたい。例えば、クロ
スリファレンス出願のＴＩ−１９０７２は低誘電率材料
の多孔質度を変える各種の方法について述べている。例
えば、（硬化温度、ＰＨ値、粘性率（薄められた低誘電
率材料によって変える）、および雰囲気（例えば、真
空、Ｎ２、酸素）を変えることによって低誘電率材料の
多孔質度を修正することができる。
【００３６】更に、間隙とオープンフィールドとでの密
度の差はリーチングエッチによって更に増大させること
ができる。リーチングエッチは多孔質度の高い空隙中の
材料を多孔質度の低いオープンフィールドの材料よりも
高速でエッチする。例えば、リーチングエッチは、まず
材料中へ穴を開け、気体状のＨＦをそこへ注入して多孔
質度を増大させることによって実現することもできる。
更に、クロスリファレンス出願のＴＩ−１９１７９およ
びＴＩ−１９３０５には空隙間の誘電材料の多孔質度を
増大させるその他の方法について述べている。
【００３７】本発明は例示実施例に関連して説明してき
たが、この説明は限定的なものではない。本発明のその
他の実施例とともに、例示実施例の各種修正および組み
合わせが本説明を参照することによって当業者には明ら
かになろう。従って、特許請求の範囲はそのような修正
や実施例を包含するものと解釈されるべきである。
【００３８】
【関連出願へのクロスリファレンス】次の同時譲渡の特
許出願をここに参考のために引用する。 出願番号 出願日 ＴＩケース番号 １９９４年５月２０日 ＴＩ−１８９４１ １９９４年５月２０日 ＴＩ−１９０７２ 本特許出願と同時出願される次の同時譲渡の特許出願を
ここに参考のために引用する。 ＴＩケース番号 発明人 タイトル ＴＩ−１９１７９ グネード（Ｇｎａｄｅ）他 非混合性ゾル−ゲルプロセス による低誘電率層（Ｌｏｗ Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａｎｔ Ｌａｙ ｅｒｓ ｖｉａ Ｉｍｍｉｓｃｉｂｌｅ Ｓｏｌ−ＧｅｌＰｒｏｃｅｓｓｉｎｇ ） ＴＩ−１９３０５ ヘーブマン（Ｈａｖｅｍａｎｎ）他 金属リード間に形成 された空隙を備えた多重レベル相互接続構造（Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅ ｒｃｏｎｎｅｃｔ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ Ａｉｒ Ｇａｐｓ Ｆｏｒ ｍｅｄ Ｂｅｔｗｅｅｎ Ｍｅｔａｌ Ｌｅａｄｓ）
【図面の簡単な説明】
【図１】多重レベル相互接続デバイスのブロック図。
【図２】本発明に従う相互接続構造の垂直断面図。
【図３】図２の構造の制作の逐次段階を示す垂直断面
図。
【図４】図２の構造の制作の逐次段階を示す垂直断面
図。
【図５】シルスエクイオキサンＨ８Ｓｉ８Ｏ１２の分子
構造の図。
【図６】硬化温度の関数として示した、水素シルスエク
イオキサン（ＨＳＱ）のフーリエ変換赤外線（ＦＴＩ
Ｒ）分光学。
【図７】図２の構造の制作の逐次段階を示す垂直断面
図。
【図８】図２の構造の制作の逐次段階を示す垂直断面
図。
【図９】平らなシリコンウエーハ上の濃縮されたＨＳＱ
の多孔質性の厚さを硬化温度の関数として示すグラフ。
【図１０】金属酸化膜半導体容量（ＭＯＳＣＡＰ）とＨ
ＳＱの線間誘電率を硬化温度の関数として示すグラフ。
【図１１】図２の構造の制作の逐次段階を示す垂直断面
図。
【図１２】図２の構造の制作の逐次段階を示す垂直断面
図。
【図１３】半導体デバイスの断面のマイクログラフ。
【図１４】半導体デバイスの断面のマイクログラフ。
【図１５】くし構造からの反射係数の極図（ｐｏｌａｒ
ｐｌｏｔ）（スミスチャート）。
【図１６】抽出したアドミタンス（パッドを外した（ｄ
ｅ−ｅｍｂｅｄｄｉｎｇ）後の）を周波数の関数として
示すグラフ。
【図１７】水素シルスエクイオキサンの化学構造の表
示。
【図１８】水素シルスエクイオキサンの化学結合状態の
一可能性の表示。各図面において、同じ数字および記号
は、特にことわらないかぎり対応する部品を指す。
【符号の説明】
１，２，３，４ 相互接続線 ５ アース面 １０ 半導体母材 １１ コンタクト・ビア １２ 絶縁体層 １４ａ−ｄ 相互接続線 １５，１７，１９ 相互接続線 １６ 可流酸化物 １８ 密な二酸化シリコン層 ２０ 低密度、低誘電率誘電層 ２１ オープンフィールド ２４ コンタクト・ビア

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイス中に、線間容量を低減化
    された相互接続層を作製する方法であって、 ａ． 半導体本体上に半導体要素を形成し、 ｂ． 前記半導体本体および前記半導体要素上に誘電層
    を被覆し、 ｃ． 前記誘電層を焼成し、 ｄ． 前記誘電層をプレーナ化する ことを含む方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000017172A (ja) * 1998-06-29 2000-01-18 Toshiba Corp ケイ素ポリマー組成物、ケイ素酸化膜の形成方法および半導体素子
US6140225A (en) * 1997-06-27 2000-10-31 Nec Corporation Method of manufacturing semiconductor device having multilayer wiring
US6316833B1 (en) 1998-05-08 2001-11-13 Nec Corporation Semiconductor device with multilayer interconnection having HSQ film with implanted fluorine and fluorine preventing liner
US6320264B1 (en) 1998-06-02 2001-11-20 Nec Corporation Interconnect wiring with sidewalls and inter-wiring insulation composed of fluorine
JP2004023031A (ja) * 2002-06-20 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7224064B2 (en) 2001-02-02 2007-05-29 Oki Electric Industry Co., Ltd. Semiconductor device having conductive interconnections and porous and nonporous insulating portions
JP2009055071A (ja) * 2008-12-10 2009-03-12 Panasonic Corp 回路基板及びその製造方法
JP2020536396A (ja) * 2017-10-13 2020-12-10 サムスン エスディアイ カンパニー, リミテッドSamsung Sdi Co., Ltd. シリカ膜形成用組成物、シリカ膜の製造方法およびシリカ膜

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6319852B1 (en) 1995-11-16 2001-11-20 Texas Instruments Incorporated Nanoporous dielectric thin film formation using a post-deposition catalyst
US6130152A (en) 1995-11-16 2000-10-10 Texas Instruments Incorporated Aerogel thin film formation from multi-solvent systems
US6380105B1 (en) 1996-11-14 2002-04-30 Texas Instruments Incorporated Low volatility solvent-based method for forming thin film nanoporous aerogels on semiconductor substrates
US5807607A (en) * 1995-11-16 1998-09-15 Texas Instruments Incorporated Polyol-based method for forming thin film aerogels on semiconductor substrates
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
JP3435325B2 (ja) * 1997-02-13 2003-08-11 株式会社東芝 低誘電率珪素酸化膜の形成方法
US6080526A (en) * 1997-03-24 2000-06-27 Alliedsignal Inc. Integration of low-k polymers into interlevel dielectrics using controlled electron-beam radiation
JP2001520805A (ja) * 1997-04-17 2001-10-30 アライドシグナル・インコーポレーテッド 等級化された密度を有するナノポーラス誘電体フィルム及びそのようなフィルムの製造方法
US5962067A (en) 1997-09-09 1999-10-05 Lucent Technologies Inc. Method for coating an article with a ladder siloxane polymer and coated article
US6858526B2 (en) * 1998-07-14 2005-02-22 Micron Technology, Inc. Methods of forming materials between conductive electrical components, and insulating materials
US6333556B1 (en) 1997-10-09 2001-12-25 Micron Technology, Inc. Insulating materials
US5866945A (en) * 1997-10-16 1999-02-02 Advanced Micro Devices Borderless vias with HSQ gap filled patterned metal layers
EP0917199A3 (en) * 1997-11-17 2001-04-11 Texas Instruments Incorporated Improvements in or relating to semiconductor devices
DE69841227D1 (de) * 1997-11-18 2009-11-19 Panasonic Corp Mehrschichtprodukt, Kondensator und Verfahren zur Herstellung des Mehrschichtprodukts
US5906859A (en) * 1998-07-10 1999-05-25 Dow Corning Corporation Method for producing low dielectric coatings from hydrogen silsequioxane resin
US6657302B1 (en) * 1999-01-12 2003-12-02 Agere Systems Inc. Integration of low dielectric material in semiconductor circuit structures
US6350679B1 (en) * 1999-08-03 2002-02-26 Micron Technology, Inc. Methods of providing an interlevel dielectric layer intermediate different elevation conductive metal layers in the fabrication of integrated circuitry
FR2798673B1 (fr) * 1999-09-16 2004-05-28 Exonhit Therapeutics Sa Methodes et compositions pour la detection d'evenements pathologiques
EP1094506A3 (en) 1999-10-18 2004-03-03 Applied Materials, Inc. Capping layer for extreme low dielectric constant films
US6875687B1 (en) 1999-10-18 2005-04-05 Applied Materials, Inc. Capping layer for extreme low dielectric constant films
US6107357A (en) * 1999-11-16 2000-08-22 International Business Machines Corporatrion Dielectric compositions and method for their manufacture
US6342454B1 (en) 1999-11-16 2002-01-29 International Business Machines Corporation Electronic devices with dielectric compositions and method for their manufacture
US6638358B1 (en) * 2000-01-13 2003-10-28 Advanced Micro Devices, Inc. Method and system for processing a semiconductor device
US6576568B2 (en) 2000-04-04 2003-06-10 Applied Materials, Inc. Ionic additives for extreme low dielectric constant chemical formulations
US7265062B2 (en) * 2000-04-04 2007-09-04 Applied Materials, Inc. Ionic additives for extreme low dielectric constant chemical formulations
EP1172847A3 (en) * 2000-07-10 2004-07-28 Interuniversitair Micro-Elektronica Centrum Vzw A method to produce a porous oxygen-silicon layer
US6984581B2 (en) 2000-12-21 2006-01-10 Intel Corporation Structural reinforcement of highly porous low k dielectric films by ILD posts
US6653718B2 (en) 2001-01-11 2003-11-25 Honeywell International, Inc. Dielectric films for narrow gap-fill applications
US6444495B1 (en) 2001-01-11 2002-09-03 Honeywell International, Inc. Dielectric films for narrow gap-fill applications
US6685983B2 (en) 2001-03-14 2004-02-03 International Business Machines Corporation Defect-free dielectric coatings and preparation thereof using polymeric nitrogenous porogens
US6670285B2 (en) 2001-03-14 2003-12-30 International Business Machines Corporation Nitrogen-containing polymers as porogens in the preparation of highly porous, low dielectric constant materials
JP2003100757A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置およびその製造方法
US6967172B2 (en) * 2002-07-03 2005-11-22 Honeywell International Inc. Colloidal silica composite films for premetal dielectric applications
US7994069B2 (en) * 2005-03-31 2011-08-09 Freescale Semiconductor, Inc. Semiconductor wafer with low-K dielectric layer and process for fabrication thereof
US20070090231A1 (en) * 2005-10-26 2007-04-26 Macduff James Multi-purpose hanger for pipe, tubing, conduit or cable and method of using same
US20100134297A1 (en) * 2008-12-03 2010-06-03 Curtis Baldwin Activity monitoring eyewear
JP6053415B2 (ja) 2012-09-19 2016-12-27 三菱電機株式会社 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3065150D1 (en) * 1979-06-21 1983-11-10 Fujitsu Ltd Improved electronic device having multilayer wiring structure
JPH02186636A (ja) * 1989-01-12 1990-07-20 Seiko Epson Corp 集積回路装置の配線法
US5043789A (en) * 1990-03-15 1991-08-27 International Business Machines Corporation Planarizing silsesquioxane copolymer coating
US5003062A (en) * 1990-04-19 1991-03-26 Taiwan Semiconductor Manufacturing Co. Semiconductor planarization process for submicron devices
US5106787A (en) * 1990-11-19 1992-04-21 Taiwan Semiconductor Manufacturing Co. Method for high vacuum controlled ramping curing furnace for SOG planarization
US5223804A (en) * 1990-11-28 1993-06-29 Seiko Epson Corporation Fabrication process for IC circuit and IC circuits fabricated thereby
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
US5250472A (en) * 1992-09-03 1993-10-05 Industrial Technology Research Institute Spin-on-glass integration planarization having siloxane partial etchback and silicate processes
US5312512A (en) * 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
US5371046A (en) * 1993-07-22 1994-12-06 Taiwan Semiconductor Manufacturing Company Method to solve sog non-uniformity in the VLSI process
US5432128A (en) * 1994-05-27 1995-07-11 Texas Instruments Incorporated Reliability enhancement of aluminum interconnects by reacting aluminum leads with a strengthening gas
US5548159A (en) * 1994-05-27 1996-08-20 Texas Instruments Incorporated Porous insulator for line-to-line capacitance reduction
US5527737A (en) * 1994-05-27 1996-06-18 Texas Instruments Incorporated Selective formation of low-density, low-dielectric-constant insulators in narrow gaps for line-to-line capacitance reduction
DE69531571T2 (de) * 1994-05-27 2004-04-08 Texas Instruments Inc., Dallas Verbesserungen in Bezug auf Halbleitervorrichtungen

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140225A (en) * 1997-06-27 2000-10-31 Nec Corporation Method of manufacturing semiconductor device having multilayer wiring
US6225217B1 (en) 1997-06-27 2001-05-01 Nec Corporation Method of manufacturing semiconductor device having multilayer wiring
US6316833B1 (en) 1998-05-08 2001-11-13 Nec Corporation Semiconductor device with multilayer interconnection having HSQ film with implanted fluorine and fluorine preventing liner
US6320264B1 (en) 1998-06-02 2001-11-20 Nec Corporation Interconnect wiring with sidewalls and inter-wiring insulation composed of fluorine
KR100327145B1 (ko) * 1998-06-02 2002-03-13 가네꼬 히사시 반도체 장치 및 그 제조 방법
JP2000017172A (ja) * 1998-06-29 2000-01-18 Toshiba Corp ケイ素ポリマー組成物、ケイ素酸化膜の形成方法および半導体素子
US7224064B2 (en) 2001-02-02 2007-05-29 Oki Electric Industry Co., Ltd. Semiconductor device having conductive interconnections and porous and nonporous insulating portions
JP2004023031A (ja) * 2002-06-20 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009055071A (ja) * 2008-12-10 2009-03-12 Panasonic Corp 回路基板及びその製造方法
JP2020536396A (ja) * 2017-10-13 2020-12-10 サムスン エスディアイ カンパニー, リミテッドSamsung Sdi Co., Ltd. シリカ膜形成用組成物、シリカ膜の製造方法およびシリカ膜
US11518909B2 (en) 2017-10-13 2022-12-06 Samsung Sdi Co., Ltd. Composition for forming silica layer, manufacturing method for silica layer, and silica layer

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