JPH08107149A - 半導体デバイスおよび半導体ウエハ上の金属導線を絶縁する方法 - Google Patents

半導体デバイスおよび半導体ウエハ上の金属導線を絶縁する方法

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JPH08107149A JP7224016A JP22401695A JPH08107149A JP H08107149 A JPH08107149 A JP H08107149A JP 7224016 A JP7224016 A JP 7224016A JP 22401695 A JP22401695 A JP 22401695A JP H08107149 A JPH08107149 A JP H08107149A
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dielectric constant
conductor
low dielectric
oxide
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Shin-Puu Jeng
− プウ イェング シン
Robert H Havemann
エィチ．ヘイブマン ロバート
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 導線間の静電容量が小さく、かつ従来の作成
工程を利用することができる、半導体デバイスおよびそ
の製造法を提供する。 【解決手段】 基板の上に金属層が沈着され、そしてこ
の金属層の中に金属導線が作成される。この金属導線の
上に酸化物ライナが沈着される。この酸化物ライナの厚
さは、金属導線の側面の上よりも金属導線の頂部の上で
大きい。金属導線の間の酸化物ライナの上に、低誘電率
部材が沈着される。低誘電率部材は、誘電率が３．５以
下の部材である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全体的にいえば、半導
体デバイスの製造に関する。さらに詳細にいえば、本発
明は、導線の間に低誘電率部材を有する半導体に関す
る。
【０００２】
【従来の技術およびその問題点】半導体は、ラジオおよ
びテレビジョンを含む応用電子装置のための集積回路に
広く用いられている。このような集積回路は、典型的に
は、単結晶シリコンの中に作成された多数個のトランジ
スタを使用する。現在の多くの集積回路は、相互接続の
ために、多重レベルのメタライゼーションを有してい
る。
【０００３】半導体デバイスは、１ウエハ当りのチップ
数を大きくすることにより、または１チップ当りのトラ
ンジスタ数を大きくして回路の複雑性を増加することに
より、ウエハのコストを低下させることが行われてお
り、そのためにデバイスの水平方向の寸法が小さくなっ
てきている。半導体デバイスの水平方向の寸法が小さく
なってきているけれども、半導体デバイスに対する金属
相互接続体の垂直方向における寸法は、通常は小さくな
っていない。（その理由は、そのことにより電流密度が
信頼性の限界を越えてしまうからである。）水平方向の
寸法が小さくなると共に、これらの背の高い金属導線が
ますます稠密に集積されるようになり、その結果、縦横
比（導電体の幅に対する導電体の高さの比として定義さ
れる）が１より大きくなる。このことにより、導線間の
静電容量的結合が、回路の動作速度を限定する主要な原
因となる。もし導線間の静電容量値が大きいならば、回
路の機能性と動作速度との両方を妥協して処理すること
になるであろう。多重レベルのメタライゼーション装置
の中の静電容量値が小さくなれば、導線間のＲＣ時定数
が小さくなるであろう。
【０００４】金属導線を相互に分離するのに用いられる
部材は、典型的には、二酸化シリコンである。けれど
も、化学蒸気沈着により沈着された二酸化シリコンの誘
電率は、４．１ないし４．２の程度である。誘電率を定
める尺度は、１．０が真空の誘電率を表すように定める
ことに基づいている。種々の部材の誘電率は、１．０に
非常に近い値から数百という値にまで広がっている。
【０００５】
【問題点を解決するための手段】二酸化シリコンを置き
換える誘電体部材として、小さな誘電率を有する部材を
用いることが試みられてきている。低誘電率部材を絶縁
体層として用いることにより、金属導線間の静電容量値
が小さくなり、したがって、ＲＣ時定数が小さくなる。
典型的なサブミクロン回路において、誘電率が３．５よ
り小さい部材を用いれば、ＲＣ時定数が満足な程度に小
さくなることが分かっている。ここで用いられている低
誘電率部材という用語は、誘電率が３．５より小さい部
材を指すとして用いられている。
【０００６】ここで認められる１つの問題点は、金属導
線の間に配置された低誘電率部材を金属導線の高さ全体
に沿って備えることが困難であることである。低誘電率
部材の利点を十分に利用するためには、金属導線の高さ
全体に低誘電率部材が存在することが好ましい。けれど
も、低誘電率部材を沈着する段階は、低誘電率部材を導
線の頂部から除去するエッチング・バック段階がある。
場合によっては、低誘電率部材の一部分が導線の側面か
らもまた除去される。本発明は、金属導線の間に配置さ
れた低誘電率部材の高さを増大させるために、金属導線
の頂部の上に酸化物ライナを備えることにより、この問
題点が解決される。
【０００７】本発明の１つの実施例は、基板の上に金属
層を沈着する段階と、この金属層の中に金属導線を作成
する段階と、この金属導線の上に、金属導線の側面の上
よりも金属導線の頂部の上で大きな厚さを有する、酸化
物ライナを沈着する段階とを有する、半導体ウエハの上
の金属導線を絶縁する方法である。低誘電率部材が、金
属導線の間の酸化物ライナの上に沈着される。低誘電率
部材は、誘電率が３．５以下の部材である。
【０００８】本発明のまた別の実施例は、基板の上に金
属層を沈着する段階と、この金属層の中に金属導線を作
成する段階と、この金属導線の上に第１酸化物上部層を
沈着する段階と、この第１酸化物上部層の上に、金属導
線の側面の上よりも金属導線の頂部の上で大きな厚さを
有する、酸化物ライナを沈着する段階と、を有する。次
に、低誘電率部材が、金属導線の間の酸化物ライナの上
に沈着される。ここで低誘電率部材とは、誘電率が３．
５以下の部材である。
【０００９】さらに別の実施例は、基板と、この基板の
上に作成された金属導線と、この金属導線の上に作成さ
れかつ金属導線の側面の上よりも金属導線の頂部の上で
大きな厚さを有する酸化物ライナと、金属導線の間の酸
化物ライナの上の低誘電率部材と、を有する半導体デバ
イスである。金属導線の間の領域に、誘電率が３．５以
下である低誘電率部材が備えられる。
【００１０】本発明の１つの利点は、金属導線間の静電
容量が小さいことである。酸化物ライナおよび第１酸化
物上部層、またはその両方が金属導線の上に配置され、
その結果、金属導線上の低誘電率部材の高さを増加させ
ることができる。このことにより、金属導線の頂部を越
えて低誘電率部材を配置することができ、それにより、
処理工程の余裕度の増加を得ることができ、また縁静電
容量値と金属導線の導線間静電容量値とを減少させるこ
とができる。
【００１１】本発明のまた別の利点は、酸化物ライナの
厚さが、導線の頂部の上よりも導線の側面の上で小さい
ことである。この側壁上の酸化物の厚さが薄いことによ
り、金属導線の間にさらに多くの低誘電率部材を配置す
ることができ、それにより、導線間の静電容量値が減少
する。
【００１２】本発明のまた別の利点は、下にある金属導
線までの貫通孔を構造的に堅固でかつ高品質の誘電体部
材を通して作成することができ、それにより、従来の貫
通孔作成工程を用いることができることである。
【００１３】
【実施例】添付図面において、図面が異なっても特に断
らない限り、同等な部品には同等の参照番号および同等
の記号が付される。添付図面は本明細書の一部分を構成
しており、そして添付図面を参照することにより本発明
をさらによく理解することができる。
【００１４】好ましい実施例の製造法および利用法を、
下記において詳細に説明する。けれども、本発明の概念
は多方面に応用可能であり、広範囲の具体的状況の中で
実施可能であることが理解されるはずである。説明され
る実施例は本発明の製造法および利用法の例を単に示し
たものであって、本発明の範囲がこれらの実施例に限定
されることを意味するものではない。
【００１５】製造法を含んだいくつかの好ましい実施例
およびまた別の実施例を、下記で説明する。異なる図面
における対応する番号および記号は、特に断らない限
り、対応する部品を指す。下記の表１により、実施例の
エレメントおよび図面を概観することができる。
【００１６】
【表１】
【００１７】従来、低誘電率部材１２０が金属導線１１
４の間に沈着される時、穴領域の中の低誘電率部材の量
をできるだけ少なくするために、そして標準的な穴処理
工程を可能にするために、エッチバック処理工程段階が
必要であった。このエッチバック工程により得られる低
誘電率部材の高さｈは、図１（先行技術）に示されてい
るように、金属導線の高さよりも小さい。図２（先行技
術）は、金属導線１１４の間に存在する低誘電率部材１
２０の高さと、低誘電率部材１２０の静電容量値の及ぼ
す効果との間の関係を示した、コンピュータ・シュミレ
ーションの結果である。図２に示された解析は、金属導
線１１４の幅が０．３μｍ、金属導線の間の間隔が０．
３μｍ、金属導線の厚さが１．０μｍ、金属導線の間の
部材の誘電率が２．０の場合のものである。
【００１８】金属導線の全静電容量値ＣT は、導線・ア
ース間静電容量値Ｃl-g と、導線間静電容量値Ｃ
l-l （交差静電容量値を加える）とを加算して得られ
る。導線・アース間静電容量値Ｃl-g は比較的一定であ
る。図２のコンピュータ・シュミレーションでは、約
０．２×１０-16 Ｆ／μｍとされている。間隔距離が小
さい金属導線の場合、例えばサブミクロン金属導線の場
合、導線間静電容量値Ｃl-l は全静電容量値に大きな影
響を及ぼす。Ｃl-l の対する式は下記の通りである。
【００１９】
【数１】
【００２０】ここで、εは透電率または誘電率、Ｗは金
属線または金属導線の幅、Ｔは金属導線の厚さ、Ｈは金
属層の間の誘電体層の厚さ、Ｓは平行な導線の間の隙間
の距離である。図２に示されたグラフは、低誘電率部材
１２０の高さが高くなればなる程、ますます導線間静電
容量値Ｃl-l が小さくなり、したがって全静電容量値Ｃ
T がますます小さくなることを示している。図２に示さ
れているように、誘電体層（低誘電率部材）の厚さが
０．５μｍから１．０μｍに増加すると、静電容量値は
約２０％の因子だけ減少する。本発明は、導線の間の低
誘電率部材の高さ、すなわち厚さ、を増加することによ
り、導線間静電容量値を減少させる。
【００２１】本発明の第１実施例が図３〜図９に示され
ている。図３には、基板１１２を備えた半導体ウエハ１
１０が示されている。基板１１２は、当業者にはよく知
られているように、例えば、トランジスタ、ダイオー
ド、および他の半導体エレメント（図示されていない）
を有することができる。基板１１２はまた、金属層を有
することができる。金属層１１４は基板１１２の上に沈
着される。金属層１１４は、ＴｉＮ／ＡｌＣｕ／ＴｉＮ
の３重層で構成されることが好ましい。ＴｉＮは、通
常、２００℃の温度で５００オングストロームの厚さに
スパッタリングで作成される。アルミニウム・銅合金
は、９９％ないし９９．５％のアルミニウムと、０．５
％ないし１．０％の銅との合金であることが好ましい。
ＡｌＣｕはまた、１００℃と２００℃との間の温度で、
６０００オングストロームの厚さにスパッタリングで作
成される。その上に、また別のＴｉＮの層が、再び２０
０℃の温度で５００オングストロームの厚さにスパッタ
リングで作成される。金属層１１４が（例えば、レジス
トを沈着し、パターンに作成し、そしてこのレジストを
露光し、そしてその後、金属層をエッチングすることに
より）パターンに作成しそしてエッチングを行うことに
より、金属導線１１６が作成される。金属導線の縦横比
は、０．３５μｍデバイスの場合、典型的には２：１ま
たはそれ以上であり、およびそれを越える値（導線間の
間隔が０．３５μｍまたはそれ以下のデバイスの場合）
である。金属導線１１６が作成される時、図４に示され
ているように、基板１１２がわずかに、例えば１０００
オングストロームだけ、腐食される。次に、金属導線１
１６の上と基板１１２の露出された部分の上とに、ＣＶ
Ｄ酸化物沈着により、好ましくは窒素雰囲気中でのＰＥ
ＴＥＯＳ（プラズマで増強されたテトラエトキシシラン
（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｔｅｔｒａｅｔｈ
ｏｘｙｓｉｌａｎｅ））沈着により、酸化物ライナ１１
８が沈着される。ＰＥＴＥＯＳ沈着の期間中窒素が装置
に加えられると、金属導線１１６の側壁の被覆体の厚さ
が小さくなる。ＰＥＴＥＯＳ沈着は、典型的には、４０
０℃ないし４４０℃のサスセプタ（図示されていない）
温度で実行される。金属導線１１６の頂部の上の酸化物
ライナ１１８の厚さは、金属導線１１６の側面の上の酸
化物ライナ１１８の厚さよりも大きい。プラズマはＴＥ
ＯＳをＳｉＯ2 前駆物質に分解し、そして窒素はＣＶＤ
ＳｉＯ2 前駆物質の移動度を小さくする。窒素が付加
されたＰＥＴＥＯＳ沈着の期間中において、ＳｉＯ2 分
子が金属導線の頂部の表面に衝突する時、これらの分子
は側壁に沿って下方に移動するよりはむしろ、そこに止
まる傾向がある。ＳｉＯ2 は金属導線の側壁に沿ってあ
まり移動しないので、図５に示されているように、導線
の間の隙間に到達するＳｉＯ2 分子の数は少ない。得ら
れた構造体は、図６に示されているように、焼かれた食
パンの形状の酸化物ライナ１１８を有する。酸化物ライ
ナ１１８の厚さは、金属導線１１６の側面の上よりも頂
部の上の方で大きい。金属導線１１６の頂部の酸化物ラ
イナ１１８の厚さは、典型的には、この金属導線の側面
の上の厚さの２倍ないし５倍（２Ｘ〜５Ｘ）である。次
に、図７に示されているように、酸化物ライナ１１８の
上に低誘電率部材１２０が沈着される。この実施例で
は、低誘電率部材１２０に対しスピン・オン・ガラス、
例えばポリシルセキオキサン（ｐｏｌｙｓｉｌｓｅｑｕ
ｉｏｘａｎｅ）、を用いることが好ましく、そして典型
的には窒素雰囲気中で、そして例えば４００℃で１時
間、硬化が行われる。低誘電率部材１２０は、図８に示
されているように、例えば標準的な酸化物エッチング液
を用いて、１００℃ないし２００℃で時間を定めたエッ
チングにより、エッチング・バックが行われる。金属導
線１１６の全体の高さまたはそれ以上の高さに沿って、
低誘電率部材１２０が金属導線１１６の間に残る。最後
に、その後の処理工程段階が実行される。例えば、図９
に示されているように、第２酸化物上部層１２６、例え
ばＴＥＯＳ ＳｉＯ2 、の沈着が実行される。
【００２２】本発明の第２実施例が図１０〜図１５に示
されている。図１０には、半導体ウエハ１１０が示され
ている。半導体ウエハ１１０は、基板１１２と、基板１
１２の上に沈着された金属層１１４とを有する。図１０
に示されているように、金属層１１４の上に第１酸化物
上部層１２２が沈着される。次に、第１酸化物上部層１
２２と金属層１１４との両方がパターンに作成されそし
てエッチングが行われて、金属層１１６と、この金属層
１１６の頂部の上に残っている第１酸化物上部層の部分
１２４とが作成される。図１１に示されているように、
基板１１２がわずかにエッチングされる。次に、図１２
に示されているように、第１酸化物上部層の部分１２４
の上と、金属導線１１６の側面の上と、基板１１２の露
出した部分の上とに、低誘電率部材１２０が沈着され
る。この実施例では、低誘電率部材１２０は高度に整合
したパリレン（ｐａｒｙｌｅｎｅ）で構成される。−７
０℃ないし室温で沈着が行われる時、図１２に示されて
いるように、ウエハの表面全体に均一にパリレンが分布
する。図１３に示されているように、パリレンは均一な
層を形成する。次に、このパリレンに対し、図１４に示
されているように、第１酸化物上部層の部分１２４が露
出した時に停止する、例えば異方的酸素プラズマ・エッ
チング（ジェング（Ｊｅｎｇ）名で１９９４年５月１６
日に受け付けられた名称「レジストのための低温異方的
アッシュ処理工程（Ａ Ｌｏｗ ｔｅｍｐｅｒａｔｕｒ
ｅ Ａｎｉｓｏｔｒｏｐｉｃ Ａｓｈ Ｐｒｏｃｅｓｓ
ｆｏｒＲｅｓｉｓｔ）」の出願中米国特許、出願番号
第０８／２４２，９２２号を見よ）で端部点検出エッチ
ングが行われる。金属導線１１６の頂部と第１酸化物上
部層の部分１２４の頂部との間に、低誘電率部材１２０
が残る。したがって、第１酸化物上部層の部分１２４に
より、低誘電率部材の過剰エッチングに対する余裕度が
得られる。最後に、図１５に示されているように、第２
酸化物上部層１２６の沈着のような、その後の処理工程
段階を実行することができる。
【００２３】本発明の第３実施例が図１６〜図１９に示
されている。図１１に示された構造体から出発し、図１
６に示されているように、第１酸化物上部層の部分１２
４の上と、金属導線１１６の側面の上と、基板１１２の
露出した部分の上とに、酸化物ライナ１１８が沈着され
る。次に、図１７に示されているように、酸化物ライナ
１１８の上に低誘電率部材１２０が沈着される。次に、
低誘電率部材１２０が、例えば酸化物ライナ１１８の頂
部より低い高さにまで時間を指定したエッチングによ
り、図１８に示されているように、エッチング・バック
を行うことができる。低誘電率部材１２０は、有機物の
スピン・オン・ガラスであることが好ましい。この構造
体により、金属導線の頂部の上の酸化物の２重層、すな
わち第１酸化物上部層の部分１２４と酸化物ライナ１１
８、が存在するので、最高の処理工程余裕度が得られ
る。再び、その後の処理工程段階、例えば図１９に示さ
れているような第１酸化物上部層１２６の沈着、を実行
することができる。
【００２４】別の処理工程およびエレメント部材もまた
適切であり、そして当業者には容易に理解されるであろ
う。表１は種々の好ましい部材および他の処理工程を示
している。それぞれの実施例に対して説明された部材
は、相互に交換可能である。例えば、パリレンは第１実
施例および第３実施例の低誘電率部材に対して用いるこ
とができ、そして逆に、有機物スピン・オン・ガラスは
第３実施例の低誘電率部材として用いることができる。
また、第１実施例で説明された沈着法は、空隙を作成す
るために用いることができる。この場合の低誘電率部材
は、不活性ガスまたは真空であり、そして低誘電率部材
のエッチング・バック段階は必要でないであろう。本発
明で説明されたように、金属導線の頂部の上に沈着され
る酸化物よりも金属導線の側面の上に沈着される酸化物
の厚さが薄いことにより、エッチング・バック段階が実
行されないの場合に、また利点である。
【００２５】前記で説明された半導体デバイスの金属導
線の相互接続の静電容量値を改善する新規な方法によ
り、従来の処理工程に比べて明確に優れた利点が得られ
る。すべての実施例において、酸化物層（第１実施例の
酸化物ライナ１１８、第２実施例の第１酸化物上部層の
部分１２４、および第３実施例の第１酸化物上部層の部
分１２４と酸化物ライナ１１８との両方）により、低誘
電率部材のエッチング・バック段階の際、大きな処理工
程の余裕度を得ることができる。このことにより、金属
導線１１６の間にさらに厚い低誘電率部材の層１２０を
作成することが可能であり、したがって縁静電容量値と
導線間静電容量値との両方を小さくすることができる。
金属導線１１６の側面上の酸化物層部分が薄いことによ
り、金属導線１１６の側面に盛り上がった部分が形成さ
れることが防止される。
【００２６】本発明のまた別の利点は、酸化物ライナ１
１８の厚さが、導線の頂部よりも導線の側面において薄
いことである。側壁酸化物の厚さが薄いことにより、金
属導線１１６の間にさらに低誘電率の部材を配置するこ
とができ、それのより導線間の静電容量値を小さくする
ことができる。
【００２７】本発明のまた別の利点は、下にある金属導
線までの貫通孔を構造的に堅固でかつ高品質の誘電体部
材（例えば、第２酸化物上部層１２６）により作成でき
ることであり、したがって従来の貫通孔作成工程を利用
することができる。
【００２８】例示された実施例を参照して本発明を説明
したが、この説明は、本発明の範囲がこれらの実施例に
限定されることを意味するものではない。例示された実
施例を種々に変更した実施例と種々に組み合わせた実施
例、および本発明のこの他の実施例の可能であること
は、当業者には前記説明から明らかであるであろう。し
たがって、本発明はこのような変更実施例または他の実
施例をすべて包含するものと理解しなければならない。
【００２９】以上の説明に関して更に以下の項を開示す
る。 （１） 基板の上に金属層を沈着する段階と、前記金属
層の中に、おのおのが頂部と少なくとも２つの側面とを
有する、少なくとも２個の金属導線を作成する段階と、
前記金属導線の上に、金属導線の前記側面の上の厚さよ
りも金属導線の前記頂部の上の厚さが大きい、酸化物ラ
イナを沈着する段階と、前記金属導線の少なくとも間の
前記酸化物ライナの上に、その誘電率が３．５よりも小
さい低誘電率部材を沈着する段階と、を有する、半導体
ウエハの上の金属導線を絶縁する方法。 （２） 第１項記載の方法において、前記酸化物ライナ
が窒素雰囲気中でプラズマ増強ＴＥＯＳの化学蒸気沈着
により作成される、前記方法。 （３） 第１項記載の方法において、前記金属導線の前
記頂部の上の前記酸化物ライナの厚さが前記金属導線の
前記側面の上の前記酸化物ライナの厚さの少なくとも２
倍である、前記方法。 （４） 第３項記載の方法において、前記金属導線の前
記頂部の上の前記酸化物ライナの厚さが前記金属導線の
前記側面の上の前記酸化物ライナの厚さの少なくとも５
倍である、前記方法。 （５） 第１項記載の方法において、前記低誘電率部材
が前記金属導線の高さに少なくとも等しい高さを有す
る、前記方法。 （６） 第１項記載の方法において、前記低誘電率部材
が、前記金属導線の少なくとも高さと、前記金属導線の
前記頂部の上の前記酸化物ライナの前記厚さの少なくと
も５０％と、を加算したものに等しい高さを有する、前
記方法。 （７） 第１項記載の方法において、基板の上に金属層
を沈着する前記段階の後、前記金属層の上に第１酸化物
上部層を沈着する段階をさらに有し、かつ前記第１酸化
物上部層の上に前記酸化物ライナが沈着される、前記方
法。 （８） 第１項記載の方法において、前記金属導線が少
なくとも２：１の縦横比を有する、前記方法。 （９） 基板の上に金属層を沈着する段階と、前記金属
層の中に、おのおのが頂部と少なくとも２つの側面とを
有する、少なくとも２個の金属導線を作成する段階と、
前記金属層の上に第１酸化物上部層を沈着する段階と、
前記第１酸化物上部層の上に、金属導線の前記側面の上
の厚さよりも金属導線の前記頂部の上の厚さが大きい、
酸化物ライナを沈着する段階と、前記金属導線の少なく
とも間で前記酸化物ライナの上に、その誘電率が３．５
よりも小さい低誘電率部材を沈着する段階と、を有す
る、半導体ウエハの上の金属導線を絶縁する方法。 （１０） 第９項記載の方法において、前記低誘電率部
材の上に第２酸化物上部層を沈着する段階をさらに有す
る、前記方法。 （１１） 第９項記載の方法において、前記酸化物ライ
ナが窒素雰囲気中でプラズマ増強ＴＥＯＳの化学蒸気沈
着により作成される、前記方法。 （１２） 第９項記載の方法において、前記金属導線の
前記頂部の上の前記酸化物ライナの厚さが前記金属導線
の前記側面の上の前記酸化物ライナの厚さの少なくとも
２倍である、前記方法。 （１３） 第９項記載の方法において、前記低誘電率部
材が前記金属導線の高さに少なくとも等しい高さを有す
る、前記方法。 （１４） 第９項記載の方法において、前記低誘電率部
材が、前記金属導線の少なくとも高さと、前記金属導線
の前記頂部の上の前記酸化物ライナの前記厚さの少なく
とも５０％と、を加算したものに等しい高さを有する、
前記方法。 （１５） 基板と、前記基板の上に作成され、かつ頂部
と少なくとも２つの側面とを有する、金属導線と、前記
金属導線の上に作成され、かつ前記金属導線の前記側面
の上よりも前記金属導線の前記頂部の上で大きな厚さを
有する、酸化物ライナと、少なくとも前記金属導線の間
の前記酸化物ライナの上および少なくとも２つの前記金
属導線の間の領域に備えられた、低誘電率部材と、を有
する半導体デバイス。 （１６） 第１５項記載の半導体デバイスにおいて、前
記金属導線の前記頂部の上の前記酸化物ライナの厚さが
前記金属導線の前記側面の上の前記酸化物ライナの厚さ
の少なくとも２倍である、前記半導体デバイス。 （１７） 第１６項記載の半導体デバイスにおいて、前
記金属導線の前記頂部の上の前記酸化物ライナの厚さが
前記金属導線の前記側面の上の前記酸化物ライナの厚さ
の少なくとも５倍である、前記半導体デバイス。 （１８） 第１５項記載の半導体デバイスにおいて、前
記低誘電率部材が前記金属導線の高さに少なくとも等し
い高さを有する、前記半導体デバイス。 （１９） 第１５項記載の半導体デバイスにおいて、前
記金属導線の少なくとも前記頂部の上に第１酸化物上部
層をさらに有する、前記半導体デバイス。 （２０） 第１９項記載の半導体デバイスにおいて、前
記低誘電率部材の上に第２酸化物上部層をさらに有す
る、前記半導体デバイス。 （２１） 第１５項記載の半導体デバイスにおいて、前
記金属導線が少なくとも２：１の縦横比を有する、前記
半導体デバイス。 （２２） 第１５項記載の半導体デバイスにおいて、前
記低誘電率部材が空隙である、前記半導体デバイス。 （２３） 好ましくない静電容量を減少させるために、
金属導線の間に低誘電率部材を有する、半導体デバイス
とその製造法が得られる。基板１１２の上に、金属層１
１４が沈着される。金属層１１４の中に、金属導線１１
６が作成される。金属導線１１６の上に、酸化物ライナ
１１８が沈着される。酸化物ライナ１１８は、金属導線
１１６の側面の上よりも金属導線１１６の頂部の上で大
きな厚さを有する。金属導線１１６の間の酸化物ライナ
１１８の上に、低誘電率部材１２０が沈着される。低誘
電率部材１２０は、その誘電率が３．５以下の部材であ
る。
【００３０】関連する出願のクロス・レファレンス 下記の出願中米国特許はいずれも同じ譲渡人に譲渡され
ている。下記の出願中米国特許の内容は、本出願の中に
参考として取り込まれている。ＴＩケー 整理番号 受付日 発明人 名称 ス番号 TI-18509 08/137,658 10/15/93 ジェング 導線間静電容量減少のための平 (Jeng) 坦化された構造体(Planarized Structure for Line-to-Line Capacitance Reduction) TI-18867 08/201,679 2/25/94 ジェング 低誘電率部材による狭い隙間の (Jeng)ほか 選択的充填(Selective Filling Narrow Gaps with Low- dielectric-constant materials) TI-18929 08/202,057 2/25/94 ジェング 埋め込まれた低誘電率絶縁体を (Jeng) 有する平坦化された多重レベル 相互接続方式(Planarized Multilevel Interconnect Scheme with Embedded Low- Dielectric-Constant Insulators) TI-19068 08/234,443 4/28/94 チョウ ＶＬＳＩ応用における低誘電率 (Cho) 絶縁(Low Dielectric Constant Insulation in VLSI applications) TI-19071 08/234,099 4/27/94 ハーブマン 重合体部材の中の貫通孔形成 (Havemann) (Via Formation in Polymeric Materials) TI-18941 08/247,195 5/20/94 グナーデ 電子装置応用における低誘電率 (Gnade) ほ 部材(A Low dielectric か Constant Materials for Electronics Applications) TI-19072 08/246,432 5/20/94 ハーブマン 集積された低密度誘電体を備え (Havemann) た相互接続構造体 ほか (Interconnect Structure with an Integrated Low Density Dielectric) TI-19073 08/250,192 5/27/94 ティゲラー 空隙誘電体を用いた時の導線間 (Tigelaar) 漏洩の抑制(Suppression of ほか Interlead Leakage when using Airgap dielectric) TI-19253 08/250,142 5/27/94 ハーブマン サブミクロン相互接続体の選択 (Havemann) 的隙間充填のための２段階金属 エッチング工程とその構造体 (Tow-step Metal Etch Process for Selecive Gap Fill of Submicron Interconnects and Structure for Same) TI-19390 08/255,198 6/7/94 ハーブマン サブミクロン相互接続体の選択 (Havemann) 的隙間充填のためのデュアル・ ほか マスキング(Dual Masking for Selecive Gap Fill of Submicron Interconnects) TI-18929 08/202,057 2/25/94 ジェング 埋め込まれた低誘電率絶縁体を (Jeng) 有する平坦化された多重レベル 相互接続方式(Planarized Multilevel Interconnect Scheme with Embedded Low- Dielectric-Constant Insulators) TI-19109 08/242,922 5/16/94 ジェング レジストのための低温異方的ア (Jeng) ッシュ処理工程(A Low- temperature Anisotropic Ash Process for Resist)
【図面の簡単な説明】
【図１】金属導線の間に低誘電率部材を備えた金属導線
の先行技術の図。
【図２】金属導線の間の低誘電率部材の量が減少する
時、導線の全静電容量が増加することを示すコンピュー
タ・シュミレーションの図。
【図３】本発明の第１実施例の半導体デバイスの一部分
の横断面図であって、製造における最初の段階の図。
【図４】本発明の第１実施例の半導体デバイスの一部分
の横断面図であって、製造における図３の次の段階の
図。
【図５】本発明の第１実施例の半導体デバイスの一部分
の横断面図であって、製造における図４の次の段階の
図。
【図６】本発明の第１実施例の半導体デバイスの一部分
の横断面図であって、製造における図５の次の段階の
図。
【図７】本発明の第１実施例の半導体デバイスの一部分
の横断面図であって、製造における図６の次の段階の
図。
【図８】本発明の第１実施例の半導体デバイスの一部分
の横断面図であって、製造における図７の次の段階の
図。
【図９】本発明の第１実施例の半導体デバイスの一部分
の横断面図であって、製造における図８の次の段階の
図。
【図１０】本発明の第２実施例の半導体デバイスの一部
分の横断面図であって、製造における最初の段階の図。
【図１１】本発明の第２実施例の半導体デバイスの一部
分の横断面図であって、製造における図１０の次の段階
の図。
【図１２】本発明の第２実施例の半導体デバイスの一部
分の横断面図であって、製造における図１１の次の段階
の図。
【図１３】本発明の第２実施例の半導体デバイスの一部
分の横断面図であって、製造における図１２の次の段階
の図。
【図１４】本発明の第２実施例の半導体デバイスの一部
分の横断面図であって、製造における図１３の次の段階
の図。
【図１５】本発明の第２実施例の半導体デバイスの一部
分の横断面図であって、製造における図１４の次の段階
の図。
【図１６】本発明の第３実施例の半導体デバイスの一部
分の横断面図であって、製造における最初の段階の図。
【図１７】本発明の第３実施例の半導体デバイスの一部
分の横断面図であって、製造における図１６の次の段階
の図。
【図１８】本発明の第３実施例の半導体デバイスの一部
分の横断面図であって、製造における図１７の次の段階
の図。
【図１９】本発明の第３実施例の半導体デバイスの一部
分の横断面図であって、製造における図１８の次の段階
の図。
【符号の説明】
１１２ 基板 １１４ 金属層 １１６ 金属導線 １１８ 酸化物ライナ １２０ 低誘電率部材

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 基板の上に金属層を沈着する段階と、 前記金属層の中に、おのおのが頂部と少なくとも２つの
    側面とを有する、少なくとも２個の金属導線を作成する
    段階と、 前記金属導線の上に、金属導線の前記側面の上の厚さよ
    りも金属導線の前記頂部の上の厚さが大きい、酸化物ラ
    イナを沈着する段階と、 前記金属導線の少なくとも間の前記酸化物ライナの上
    に、その誘電率が３．５よりも小さい低誘電率部材を沈
    着する段階と、を有する、半導体ウエハの上の金属導線
    を絶縁する方法。
  2. 【請求項２】 基板と、 前記基板の上に作成され、かつ頂部と少なくとも２つの
    側面とを有する、金属導線と、 前記金属導線の上に作成され、かつ前記金属導線の前記
    側面の上よりも前記金属導線の前記頂部の上で大きな厚
    さを有する、酸化物ライナと、 少なくとも前記金属導線の間の前記酸化物ライナの上お
    よび少なくとも２つの前記金属導線の間の領域に備えら
    れ、少なくとも上記金属導線間で誘電率が３．５以下と
    なる低誘電率部材と、を有する半導体デバイス。
JP7224016A 1994-08-31 1995-08-31 半導体デバイスおよび半導体ウエハ上の金属導線を絶縁する方法 Pending JPH08107149A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222269B1 (en) 1996-12-25 2001-04-24 Nec Corporation Semiconductor device and fabrication process thereof
US6633082B1 (en) 1997-05-30 2003-10-14 Nec Corporation Semiconductor device and method for manufacturing the semiconductor device
JP2008021768A (ja) * 2006-07-12 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2773729B2 (ja) * 1996-02-29 1998-07-09 日本電気株式会社 半導体装置の製造方法
US5854131A (en) * 1996-06-05 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having horizontally and vertically offset interconnect lines
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
JP3102382B2 (ja) * 1997-05-30 2000-10-23 日本電気株式会社 半導体装置およびその製造方法
US5977635A (en) * 1997-09-29 1999-11-02 Siemens Aktiengesellschaft Multi-level conductive structure including low capacitance material
US6444564B1 (en) * 1998-11-23 2002-09-03 Advanced Micro Devices, Inc. Method and product for improved use of low k dielectric material among integrated circuit interconnect structures
FR2786609B1 (fr) * 1998-11-26 2003-10-17 St Microelectronics Sa Circuit integre a capacite interlignes reduite et procede de fabrication associe
US6734564B1 (en) * 1999-01-04 2004-05-11 International Business Machines Corporation Specially shaped contact via and integrated circuit therewith
US6071805A (en) * 1999-01-25 2000-06-06 Chartered Semiconductor Manufacturing, Ltd. Air gap formation for high speed IC processing
US6541367B1 (en) * 2000-01-18 2003-04-01 Applied Materials, Inc. Very low dielectric constant plasma-enhanced CVD films
US6436814B1 (en) 2000-11-21 2002-08-20 International Business Machines Corporation Interconnection structure and method for fabricating same
US6432811B1 (en) * 2000-12-20 2002-08-13 Intel Corporation Method of forming structural reinforcement of highly porous low k dielectric films by Cu diffusion barrier structures
US7446047B2 (en) * 2005-02-18 2008-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Metal structure with sidewall passivation and method
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US9449871B1 (en) 2015-11-18 2016-09-20 International Business Machines Corporation Hybrid airgap structure with oxide liner

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
KR910008980B1 (ko) * 1988-12-20 1991-10-26 현대전자산업 주식회사 자외선을 이용한 s.o.g 박막 경화 방법
EP0393635B1 (en) * 1989-04-21 1997-09-03 Nec Corporation Semiconductor device having multi-level wirings
US5013691A (en) * 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
JPH04174541A (ja) * 1990-03-28 1992-06-22 Nec Corp 半導体集積回路及びその製造方法
JPH0437067A (ja) * 1990-05-31 1992-02-07 Canon Inc 半導体素子用電極及び該電極を有する半導体装置及びその製造方法
JP3074713B2 (ja) * 1990-09-18 2000-08-07 日本電気株式会社 半導体装置の製造方法
US5231043A (en) * 1991-08-21 1993-07-27 Sgs-Thomson Microelectronics, Inc. Contact alignment for integrated circuits
JPH05267290A (ja) * 1992-03-18 1993-10-15 Nec Yamaguchi Ltd 半導体集積回路およびその製造方法
EP0572704B1 (en) * 1992-06-05 2000-04-19 Semiconductor Process Laboratory Co., Ltd. Method for manufacturing a semiconductor device including method of reforming an insulating film formed by low temperature CVD
US5302233A (en) * 1993-03-19 1994-04-12 Micron Semiconductor, Inc. Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP)
US5310700A (en) * 1993-03-26 1994-05-10 Integrated Device Technology, Inc. Conductor capacitance reduction in integrated circuits
US5366850A (en) * 1993-04-14 1994-11-22 Industrial Technology Research Institute Submicron planarization process with passivation on metal line
US5403780A (en) * 1993-06-04 1995-04-04 Jain; Vivek Method enhancing planarization etchback margin, reliability, and stability of a semiconductor device
US5438022A (en) * 1993-12-14 1995-08-01 At&T Global Information Solutions Company Method for using low dielectric constant material in integrated circuit fabrication
US5641711A (en) * 1994-04-28 1997-06-24 Texas Instruments Incorporated Low dielectric constant insulation in VLSI applications
US5407860A (en) * 1994-05-27 1995-04-18 Texas Instruments Incorporated Method of forming air gap dielectric spaces between semiconductor leads
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5476817A (en) * 1994-05-31 1995-12-19 Texas Instruments Incorporated Method of making reliable metal leads in high speed LSI semiconductors using both dummy leads and thermoconductive layers
US5413962A (en) * 1994-07-15 1995-05-09 United Microelectronics Corporation Multi-level conductor process in VLSI fabrication utilizing an air bridge

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222269B1 (en) 1996-12-25 2001-04-24 Nec Corporation Semiconductor device and fabrication process thereof
US6633082B1 (en) 1997-05-30 2003-10-14 Nec Corporation Semiconductor device and method for manufacturing the semiconductor device
JP2008021768A (ja) * 2006-07-12 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP0703611B1 (en) 2007-05-02
DE69535488T2 (de) 2008-01-03
US5814558A (en) 1998-09-29
DE69535488D1 (de) 2007-06-14
EP0703611A1 (en) 1996-03-27

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